專利名稱：半導(dǎo)體裝置的制作方法
本申請是基于并要求保護申請日為2004年4月16日，申請?zhí)枮?004-122156的在先日本專利申請的優(yōu)先權(quán)。該申請的全部內(nèi)容通過引用在作為參考。
技術(shù)區(qū)域本發(fā)明涉具有SOI(Silicon On Insulator)結(jié)構(gòu)的半導(dǎo)體裝置，特別是涉及具備CMOS(Complementary Metal Oxide Semiconductor)邏輯電路的半導(dǎo)體裝置。
背景技術(shù)：
近年來，CMOS器件一直在向微細(xì)化發(fā)展。為了實現(xiàn)CMOS器件的微細(xì)化和提高構(gòu)成CMOS器件的MOS晶體管的電流驅(qū)動力等性能，根據(jù)規(guī)定的縮放比例按照比例進行縮小。在縮小CMOS器件的情況下，有必要將半導(dǎo)體基板上形成的元件區(qū)域、為對元件區(qū)域間進行電氣分離而設(shè)置的元件分離區(qū)域也進行縮小。
但是，有人指出由于在上述元件區(qū)域上形成的作為MOS晶體管的源極和漏極區(qū)域的擴散層也縮小了，因此CMOS晶體管的性能有變化。該性能變動的原因是，埋入源極分離區(qū)域的絕緣體來的應(yīng)力在源極區(qū)域發(fā)生。具體地說，作為源極分離區(qū)域，在例如半導(dǎo)體基板內(nèi)形成溝(trench)，在該溝內(nèi)埋入絕緣體的所謂STI(Shallow Trench Isolation；淺溝絕緣)中，壓縮應(yīng)力從絕緣體作用于源極區(qū)域。由于該應(yīng)力，形成于元件區(qū)域上的MOS晶體管的電子或孔穴的移動度發(fā)生變化，CMOS器件發(fā)生性能變化。
當(dāng)前的CMOS器件中，在例如元件區(qū)域使用Si，在元件分離區(qū)域使用TEOS等二氧化硅系材料。因此，在對元件區(qū)域進行壓縮的方向上產(chǎn)生來自元件分離區(qū)域的應(yīng)力。這是由于二氧化硅的熱膨脹系數(shù)比硅小的緣故。也就是說，各種材料從高溫的熱處理狀態(tài)降低到室溫的情況下，與二氧化硅相比，硅的收縮程度要大。因此，元件區(qū)域受到從元件分離區(qū)域來的壓縮方向的應(yīng)力。
但是，由元件分離區(qū)域產(chǎn)生的壓應(yīng)力引起的MOS晶體管的性能變動取決于與元件分離區(qū)域的距離、也就是與元件區(qū)域端部的距離。又，P型MOS晶體管(以后稱為“PMOS晶體管”)和N型MOS晶體管(以后稱為“NMOS晶體管”)，相對于與元件71端部的距離具有相反的特性。圖50是表示PMOS晶體管與NMOS晶體管的離元件區(qū)域端部的距離與晶體管的電流驅(qū)動力的關(guān)系的關(guān)系圖。在圖50中，橫軸表示從元件區(qū)域端部到晶體管柵極的距離X?？v軸用ΔIdr表示與在沒有產(chǎn)生壓縮應(yīng)力的元件區(qū)域上形成的晶體管的電流驅(qū)動力Idr之差。也就是說，將與上述電流驅(qū)動力Idr相同的電流驅(qū)動力時作為0％。從圖50可知，PMOS晶體管越是與元件區(qū)域端部距離近性能越好，另一方面，NMOS晶體管越是與元件區(qū)域端部距離大性能越好。
下面對已有的CMOS器件的一個例子進行說明。圖51是逆變器電路的一個例子的平面圖。半導(dǎo)體基板上形成元件區(qū)域34、35。元件區(qū)域周圍形成元件分離區(qū)域36。元件區(qū)域34上配設(shè)5個柵極37。在各柵極37的兩側(cè)的元件區(qū)域34上形成源極和漏極，形成PMOS晶體管PM1～5。在元件區(qū)域35上配設(shè)3個柵極38，各柵極38的兩側(cè)的元件區(qū)域35內(nèi)形成源極和漏極，設(shè)置NMOS晶體管NM1～3。
各柵極連接于逆變器電路的輸入、即輸入部1N。各晶體管的源極和漏極連接于接地電壓gnd或逆變器電路的輸出、即輸出部OUT。這樣構(gòu)成逆變器電路。
在圖51所示的逆變器電路中，PMOS晶體管和NMOS晶體管分別形成于不同的元件區(qū)域。因此靠近元件區(qū)域端部的晶體管和元件區(qū)域中央附近的晶體管性能不同，又，PMOS晶體管與NMOS晶體管的性能隨與元件區(qū)域的端部的距離在相反的方向上變化。
例如，如果是PMOS晶體管，則元件區(qū)域端部的PM1、PM5和中央附近的PM2～4性能不同，靠近元件分離區(qū)域的PM1、PM5比中央附近的PM2～PM4性能好。另一方面，如果是NMOS晶體管，則元件區(qū)域端部的晶體管NM1、NM2與中央附近的NM2性能不同。離元件分離區(qū)域遠(yuǎn)的NM2性能比元件區(qū)域端部的NM1、NM2好。
由于這樣的特性，PMOS晶體管的柵極的個數(shù)和位置、以及PMOS晶體管的柵極的個數(shù)和位置會使晶體管的性能有偏差，不能夠得到期待的電路性能。由于存在這樣的與形狀相關(guān)的特性，有必要為得到所希望性能而采取重新設(shè)計，或考慮與形狀的關(guān)系留下設(shè)計余地等對策。但是，即使采取這樣的對策也得不到所希望的電路特性，而且設(shè)計效率低。

發(fā)明內(nèi)容
本發(fā)明第1種的半導(dǎo)體裝置，包含具有絕緣層和設(shè)置于所述絕緣層上的活性層的基板、設(shè)置于所述活性層上的元件區(qū)域、設(shè)置于所述元件區(qū)域周圍的所述活性層，達到所述絕緣層的元件分離區(qū)域、設(shè)置于所述元件區(qū)域內(nèi)，達到所述絕緣層的P型半導(dǎo)體區(qū)域、在所述第1方向上，分別設(shè)置于所述P型半導(dǎo)體區(qū)域兩側(cè)，而且設(shè)置于所述元件區(qū)域內(nèi)，達到所述絕緣層的第1和第2N型半導(dǎo)體區(qū)域、在所述P型半導(dǎo)體區(qū)域至少設(shè)置一個，而且具有使溝槽長度方向與所述第1方向大致一致地在所述P型半導(dǎo)體區(qū)域上設(shè)置的第1柵極的N型MOS晶體管、在所述第1N型半導(dǎo)體區(qū)域至少設(shè)置一個，而且具有使溝槽長度方向與所述第1方向大致一致地在所述第1N型半導(dǎo)體區(qū)域上設(shè)置的第2柵極的第1P型MOS晶體管、以及在所述第2N型半導(dǎo)體區(qū)域至少設(shè)置一個，而且具有使溝槽長度方向與所述第1方向大致一致地在所述第2N型半導(dǎo)體區(qū)域上設(shè)置的第3柵極的第2P型MOS晶體管。
本發(fā)明第2種的半導(dǎo)體裝置，其特征在于，包含具有絕緣層和設(shè)置于所述絕緣層上的活性層的基板、設(shè)置于所述活性層上的元件區(qū)域、設(shè)置于所述元件區(qū)域周圍的所述活性層，達到所述絕緣層的元件分離區(qū)域、設(shè)置于所述元件區(qū)域內(nèi)，達到所述絕緣層的P型半導(dǎo)體區(qū)域、達到所述絕緣層而且包圍所述P型半導(dǎo)體區(qū)域地設(shè)置于所述元件區(qū)域內(nèi)的N型半導(dǎo)體區(qū)域、設(shè)置于所述P型半導(dǎo)體區(qū)域，而且具有設(shè)置于所述P型半導(dǎo)體區(qū)域的第1柵極的N型MOS晶體管、以及設(shè)置于所述N型半導(dǎo)體區(qū)域，而且具有設(shè)置于所述第N型半導(dǎo)體區(qū)域的第2柵極的P型MOS晶體管。
本發(fā)明第3種的半導(dǎo)體裝置，包含具有絕緣層和設(shè)置于所述絕緣層上的活性層的基板、貫通中央部地設(shè)置于所述活性層上的元件區(qū)域、設(shè)置于所述元件區(qū)域的所述中央部和周圍的所述活性層，達到所述絕緣層的元件分離區(qū)域、以及設(shè)置于所述元件區(qū)域上，而且分別沿著從所述中央部輻射出的方向配置的多個柵極。


圖1是本發(fā)明第1實施形態(tài)的CMOS器件的平面圖。
圖2是圖1所示的CMOS器件的沿著II-II線的剖面圖。
圖3是在P型半導(dǎo)體區(qū)域6具有一個NMOS晶體管，在N型半導(dǎo)體區(qū)域7以及P2塊上分別具有一個PMOS晶體管的CMOS器件。
圖4是圖3所示的CMOS器件的沿著IV-IV線的剖面圖。
圖5是本發(fā)明第2實施形態(tài)的逆變器電路的平面圖。
圖6是圖5所示的逆變器電路的沿著VI-VI線的剖面圖。
圖7圖5所示的逆變器電路的等效電路圖。
圖8是本發(fā)明實施形態(tài)3的2輸入NAND電路的平面圖。
圖9是圖8所示的2輸入NAND電路的沿著IX-IX線的剖面圖。
圖10是圖8所示的2輸入NAND電路的等效電路圖。
圖11是2輸入NAND電路的另一例子的平面圖。
圖12是圖11所示的2輸入NAND電路等效電路圖。
圖13是本發(fā)明第4實施形態(tài)的2輸入NOR電路的平面圖。
圖14是圖13所示的2輸入NOR電路的沿XIV-XIV線的剖面圖。
圖15是圖13所示的2輸入NOR電路的等效電路圖。
圖16是2輸入NOR電路的另一例子的平面圖。
圖17是圖16所示的2輸入NOR電路的等效電路圖。
圖18是2輸入NOR電路的另一例子的平面圖。
圖19是圖18所示的2輸入NOR電路的沿XIX-XIX線的剖面圖。
圖20是本發(fā)明第5實施形態(tài)的3輸入NAND電路的平面圖。
圖21是圖20所示的3輸入NAND電路的沿XXI-XXI線的剖面圖。
圖22是圖20所示的3輸入NAND電路的等效電路圖。
圖23是表示3輸入NAND電路的另一例子的平面圖。
圖24是表示3輸入NAND電路的另一例子的平面圖。
圖25是本發(fā)明第6實施形態(tài)的3輸入NOR電路的平面圖。
圖26是圖25所示的3輸入NOR的等效電路圖。
圖27是表示3輸入NOR電路的另一例子的平面圖。
圖28是表示3輸入NOR電路的另一例子的平面圖。
圖29是表示3輸入NOR電路的另一例子的平面圖。
圖30是表示3輸入NOR電路的另一例子的平面圖。
圖31是本發(fā)明第7實施形態(tài)的2輸入XOR電路的平面圖。
圖32是圖31所示的2輸入XOR電路的沿XXXI-XXXI線的剖面圖。
圖33是圖31所示的2輸入XOR電路的等效電路圖。
圖34是輸入XOR電路的另一例子的平面圖。
圖35是本發(fā)明第8實施形態(tài)的AND-NOR電路的電路圖。
圖36是用NAND電路和逆變器電路置換AND電路，構(gòu)成圖35所示的AND-NOR電路的電路圖。
圖37是圖36所示的AND-NOR電路的配置圖。
圖38是半導(dǎo)體集成電路的配置圖。
圖39是本發(fā)明第10實施形態(tài)的CMOS器件的平面圖。
圖40是用圖39所示的CMOS器件構(gòu)成的NMOS晶體管的平面圖。
圖41是圖40所示的NMOS晶體管的等效電路圖。
圖42是用圖39所示的CMOS器件構(gòu)成的逆變器電路的平面圖。
圖43是圖39所示的元件區(qū)域為四邊形的情況下的CMOS器件的平面圖。
圖44是圖39所示的CMOS器件中柵極在中央部不連接的情況下的CMOS器件的平面圖。
圖45是用圖44所示的CMOS器件構(gòu)成的2輸入NAND電路的平面圖。
圖46是圖44所示的元件區(qū)域為四邊形的情況下的CMOS器件的平面圖。
圖47是本發(fā)明第11實施形態(tài)的CMOS器件的平面圖。
圖48是用圖47所示的CMOS器件構(gòu)成的逆變器電路的平面圖。
圖49是圖47所示的元件區(qū)域為四邊形的情況下的CMOS器件的平面圖。
圖50是表示PMOS晶體管與NMOS晶體管的離元件區(qū)域端部的距離與晶體管的電流驅(qū)動力的關(guān)系的關(guān)系圖。
圖51是表示逆變器電路的一個例子的平面圖。
最佳實施方式下面參照附圖對本發(fā)明的實施形態(tài)進行說明。在下面的說明中，對具有相同的功能和結(jié)構(gòu)的結(jié)構(gòu)要素標(biāo)以相同的符號，并且只是在有必要的情況下進行重復(fù)說明。
第1實施形態(tài)圖1是本發(fā)明第1實施形態(tài)的CMOS器件的平面圖。圖2是圖1所示的CMOS器件的沿著II-II線的剖面圖。
在基板1上，設(shè)置埋入絕緣層2?；?利用例如硅構(gòu)成。埋入絕緣層2由例如二氧化硅構(gòu)成。在埋入絕緣層2上，設(shè)置形成元件的活性層3(例如硅層)。這樣，構(gòu)成SOI(Silicon On Insulator)基板。這種SOI基板利用例如SIMOX(Separation by Implanted Oxygen)形成。
在SOI基板的硅層3上形成溝(trench)，并使其達到埋入絕緣層2，在該溝內(nèi)埋入例如二氧化硅作為絕緣體材料，設(shè)置元件分離區(qū)域5。借助于此，在元件分離區(qū)域5內(nèi)側(cè)形成元件區(qū)域4。
在元件區(qū)域4的中央部，設(shè)置形成NMOS晶體管的區(qū)域、即P型半導(dǎo)體區(qū)域6。P型半導(dǎo)體區(qū)域6通過使低濃度P型雜質(zhì)擴散形成。在P型半導(dǎo)體區(qū)域6上設(shè)置多個柵極(gate)絕緣膜9。柵極絕緣膜9利用例如二氧化硅構(gòu)成。在該柵極絕緣膜9上分別設(shè)置柵極10。柵極10利用例如多晶硅構(gòu)成。
在元件區(qū)域4內(nèi)，在沿著L方向(形成具有上述柵極10的晶體管的情況下的溝槽長度(L)方向)的P型半導(dǎo)體區(qū)域6兩側(cè)分別設(shè)置形成PMOS晶體管的區(qū)域、即N型半導(dǎo)體區(qū)域7和N型半導(dǎo)體區(qū)域8。N型半導(dǎo)體區(qū)域7和N型半導(dǎo)體區(qū)域8通過擴散低濃度N型雜質(zhì)形成。在N型半導(dǎo)體區(qū)域7上，隔著柵極絕緣膜9設(shè)置多個柵極11。N型半導(dǎo)體區(qū)域7的柵極11與P型半導(dǎo)體區(qū)域6上的柵極10并行配置。具體地說，柵極11配設(shè)得使柵極10與溝槽長度方向相同。N型半導(dǎo)體區(qū)域8上隔著柵極絕緣膜9設(shè)置多個柵極12。N型半導(dǎo)體區(qū)域8上的柵極12與P型半導(dǎo)體區(qū)域6上的柵極10并行設(shè)置。
在上述各柵極10的兩側(cè)分別形成源極和漏極。借助于此，在P型半導(dǎo)體區(qū)域6上形成多個NMOS晶體管。又，在上述各柵極11兩側(cè)分別形成源極和漏極。借助于此，在N型半導(dǎo)體區(qū)域7上形成多個PMOS晶體管。同樣，在N型半導(dǎo)體區(qū)域8上形成多個PMOS晶體管。這些柵極的連接是任意的。也就是說，柵極可以任意短路，也可以分別連接。又，對源極/漏極也一樣。各半導(dǎo)體區(qū)域上的柵極數(shù)目雖然表示為多個，但是，也以是一個。
在圖1中將包含P型半導(dǎo)體區(qū)域和形成于P型半導(dǎo)體區(qū)域上的MOS晶體管的組件(block)稱為N組件。又，將包含N型半導(dǎo)體區(qū)域7和形成于N型半導(dǎo)體區(qū)域7上的PMOS晶體管的組件稱為P1組件。又，將包含N型半導(dǎo)體區(qū)域8和形成于N型半導(dǎo)體區(qū)域8上的PMOS晶體管的組件稱為P2組件。圖1所示的CMOS器件在中央部配設(shè)N組件，與N組件相對，在L方向兩端分別配置P1組件和P2組件。這樣，夾著N組件配置P1組件和P2組件的P1組件-N組件-P2組件的三明治式結(jié)構(gòu)的CMOS器件被稱為基本單元。
圖3是在P型半導(dǎo)體區(qū)域6具有一個NMOS晶體管，在N型半導(dǎo)體區(qū)域7和8分別形成一個PMOS晶體管的情況下的CMOS器件的平面圖。圖4是圖3所示的CMOS器件的沿著IV-IV線的剖面圖。
在柵極10的兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)的柵極10的兩側(cè)分別設(shè)置N型雜質(zhì)濃度高的n+擴散層(即源極和漏極)。這樣，在P型半導(dǎo)體區(qū)域6形成NMOS晶體管。又，在柵極11的兩側(cè)的N型半導(dǎo)體區(qū)域7內(nèi)分別設(shè)置P型雜質(zhì)濃度高的p+擴散層(即源極和漏極)。同樣，在柵極12兩側(cè)的N型半導(dǎo)體區(qū)域8內(nèi)設(shè)置p+擴散層(即源極和漏極)。這樣，在N型半導(dǎo)體區(qū)域7和N型半導(dǎo)體區(qū)域8分別形成PMOS晶體管。
如圖4所示，相鄰的NMOS晶體管與PMOS晶體管的源極/漏極不使用元件分離區(qū)域等進行電氣絕緣。又，相鄰的NMOS晶體管與PMOS晶體管的源極/漏極形成PN結(jié)，結(jié)合的擴散層形成等電位。
這樣構(gòu)成的CMOS器件在元件區(qū)域4中央部具備NMOS晶體管。又，在元件區(qū)域4的端部近旁具備PMOS晶體管。也就是說，在以元件分離區(qū)域為基礎(chǔ)的不發(fā)生壓縮應(yīng)力的元件區(qū)域能夠形成NMOS晶體管，在以元件分離區(qū)域為基礎(chǔ)的產(chǎn)生壓縮應(yīng)力的元件區(qū)域能夠形成PMOS晶體管。
因此，采用本實施形態(tài)能夠提高NMOS晶體管和PMOS晶體管的載流子移動度。其結(jié)果是，能夠提高NMOS晶體管和PMOS晶體管的性能，因此能夠形成性能更加良好的CMOS器件。
第2實施形態(tài)圖5是本發(fā)明第2實施形態(tài)的逆變器電路的平面圖。圖6是圖5所示的逆變器電路的沿著VI-VI線的剖面圖。圖7圖5所示的逆變器電路的等效電路圖。還有，在圖5中各配線簡化表示。
在P型半導(dǎo)體區(qū)域6上，隔著柵極絕緣膜9設(shè)置柵極GN1、GN2。在N型半導(dǎo)體區(qū)域7上隔著柵極絕緣膜9設(shè)置柵極GP1。在N型半導(dǎo)體區(qū)域8上隔著柵極絕緣膜9設(shè)置柵極GP2。
在P型半導(dǎo)體區(qū)域6上，設(shè)置具有柵極GN1的NMOS晶體管NM1、以及具有柵極GN2的NMOS晶體管NM2。又在N型半導(dǎo)體區(qū)域7設(shè)置具有柵極GP1的PMOS晶體管PM1。在N型半導(dǎo)體區(qū)域8設(shè)置具有柵極GP2的PMOS晶體管PM2。
具體地說，在柵極GN1兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)，設(shè)置n+擴散層DN1(漏極)和n+擴散層DN2(源極)。在柵極GN2兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置上述n+擴散層DN2(源極)和n+擴散層DN3(漏極)。也就是說，NM1的源極和NM2的源極由共同的擴散層構(gòu)成。在柵極GP1兩側(cè)的N型半導(dǎo)體區(qū)域7內(nèi)，設(shè)置p+擴散層DP1(源極)和p+擴散層DP2(漏極)。在柵極GP2兩側(cè)的N型半導(dǎo)體區(qū)域8內(nèi)設(shè)置p+擴散層DP3(漏極)和p+擴散層DP4(源極)。
柵極GN1、GN2、GP1、GP2連接于輸入部1N。p+擴散層DP1通過配線M1連接于電源電壓Vdd。P+擴散層DP2和n+擴散層DN1通過配線M2連接于輸出部OUT。n+擴散層DN2通過配線M3連接于接地電壓gnd。n+擴散層DN3與p+擴散層DP3通過配線M4連接于輸出部OUT。p+擴散層DP4通過配線M5連接于電源電壓Vdd。
在這樣構(gòu)成的CMOS器件中，用NM1與NM2構(gòu)成1個NMOS晶體管NMT1。又，用PM1和PM2構(gòu)成一個PMOS晶體管PMT1。結(jié)果如圖7所示，NMT1與PMT1構(gòu)成逆變器電路。
如上所述，在本實施形態(tài)中用NMOS晶體管NMT1與PMOS晶體管PMT1構(gòu)成逆變器電路時，將NMOS晶體管NMT1的柵極一分為二配置于P半導(dǎo)體區(qū)域6。還將PMOS晶體管PMT1的柵極一分為二分別配置于N型半導(dǎo)體區(qū)域7和N型半導(dǎo)體區(qū)域8。
因此，采用本實施形態(tài)，能夠提高NMOS晶體管和PMOS晶體管的載流子移動度。其結(jié)果是，能夠提高NMOS晶體管和PMOS晶體管的性能，因此能夠構(gòu)成性能更好的逆變器電路。
又，可以將NMOS晶體管和PMOS晶體管相對于中央線對稱配置，因此，能夠形成性能波動小的CMOS器件。
又，還有，配置于P型半導(dǎo)體區(qū)域的NMOS晶體管NMT1的柵極的個數(shù)只要是相鄰的兩個以上的偶數(shù)即可。
第3實施形態(tài)圖8是本發(fā)明實施形態(tài)3的2輸入NAND電路的平面圖。圖9是圖8所示的2輸入NAND電路的沿著IX-IX線的剖面圖。圖10是圖8所示的2輸入NAND電路的等效電路圖。還有，在圖8中，各配線簡化表示。
在P型半導(dǎo)體區(qū)域6上，隔著柵極絕緣膜9設(shè)置柵極GN1、GN2、GN3、GN4。在N型半導(dǎo)體區(qū)域7上隔著柵極絕緣膜設(shè)置柵極GP1。在N型半導(dǎo)體區(qū)域8上隔著柵極絕緣膜設(shè)置柵極GP2。
在P型半導(dǎo)體區(qū)域6上設(shè)置具有柵極GN1的NMOS晶體管NM1、具有柵極GN2的NMOS晶體管NM2、具有柵極GN3的NMOS晶體管NM3、以及具有柵極GN4的NMOS晶體管NM4。又在N型半導(dǎo)體區(qū)域7設(shè)置具有柵極GP1的PMOS晶體管PM1。在N型半導(dǎo)體區(qū)域8設(shè)置具有柵極GP2的PMOS晶體管PM2。
具體地說，在柵極GN1兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置n+擴散層DN1(漏極)和n+擴散層DN2(源極)。在柵極GN2兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置上述n+擴散層DN2(漏極)和n+擴散層DN3(源極)。也就是說，NM1的源極和NM2的漏極由共同的擴散層構(gòu)成。在柵極GN3兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置上述n+擴散層DN3(源極)和n+擴散層DN4(漏極)。也就是說，NM2的源極和NM3的源極由共同的擴散層構(gòu)成。在柵極GN4兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置上述n+擴散層DN4(源極)和n+擴散層DN5(漏極)。也就是說，NM3的漏極和NM4的源極由共同的擴散層構(gòu)成。
在柵極GP1兩側(cè)的N型半導(dǎo)體區(qū)域7內(nèi)設(shè)置p+擴散層DP1(源極)和p+擴散層DP2(漏極)。在柵極GP2兩側(cè)的N型半導(dǎo)體區(qū)域8內(nèi)設(shè)置p+擴散層DP3(漏極)和p+擴散層DP4(源極)。
柵極GN1、GN4、GP1連接于輸入部A。柵極GN2、GN3、GP2連接于輸入部B。
p+擴散層DP1通過配線M1連接于電源電壓Vdd。p+擴散層DP2和n+擴散層DN1通過配線M2連接于輸出部OUT。n+擴散層DN2通過配線M3連接于節(jié)點N1。n+擴散層DN3通過配線M4連接于接地電壓gnd。n+擴散層DN4通過配線M5連接于節(jié)點N1。n+擴散層DN5和p+擴散層DP3通過配線M6連接于輸出部OUT。p+擴散層DP4通過配線M7連接于電源電壓Vdd。
這樣構(gòu)成的CMOS器件中，NM1和NM4構(gòu)成一個NMOS晶體管NMT1，NM2和NM3構(gòu)成一個NMOS晶體管NMT2。結(jié)果，如圖10所示，NMT1、MMT2、PM1以及PM2構(gòu)成2輸入NAND電路。
如上所述，在本實施形態(tài)中用NMT1、NMT2、PM1以及PM2構(gòu)成2輸入NAND電路時，將NMT1的柵極一分為二配置于P型半導(dǎo)體區(qū)域6上的L方向兩側(cè)。又，將NMT2的柵極一分為二，配置于兩個NMT1的柵極之間。而且將PM1和PM2分別配置于N型半導(dǎo)體區(qū)域7和N型半導(dǎo)體區(qū)域8。
因此采用本實施形態(tài)能夠提高NMOS晶體管和PMOS晶體管的載流子移動度。其結(jié)果是由于能夠提高NMOS晶體管和PMOS晶體管的性能，所以能夠形成性能更好的2輸入NAND電路。
還有，配置于P型半導(dǎo)體區(qū)域6的NMOS晶體管的柵極個數(shù)只要是相鄰的4或4以上的偶數(shù)即可。
下面對其他2輸入NAND電路的結(jié)構(gòu)進行說明。圖11是其他2輸入NAND電路的平面圖。圖12是圖11所示的2輸入NAND電路等效電路圖。還有，圖11所示的2輸入NAND電路的剖面圖只是與圖9中配線有所不同，結(jié)構(gòu)是相同的，因此省略該圖。
圖11所示的2輸入NAND電路將NMOS晶體管配置于從L方向的元件區(qū)域4端部看來對稱的位置，以便相對于兩個輸入部A、B不發(fā)生差異。
如等效電路所示，將串聯(lián)連接的NM1和NM2與串聯(lián)連接的NM3和NM4并聯(lián)連接，以此將柵極配置為相對于輸入部A和B對稱。也就是說，連接于輸入部A的NMOS晶體管具有從圖11的左端數(shù)第2個和從右端數(shù)第3個柵極，連接于另一輸入部B的NMOS晶體管具有從左端數(shù)第3個和從右端數(shù)第2個的柵極。因此，可以使從NMOS晶體管的元件區(qū)域4兩端看來的位置相對于輸入部A和B對稱。
因此，除了圖8所示的2輸入NAND電路的效果以外，還可以實現(xiàn)不因輸入信號而引起偏差的2輸入NAND電路。
第4實施形態(tài)圖13是本發(fā)明第4實施形態(tài)的2輸入NOR電路的平面圖。圖14是圖13所示的2輸入NOR電路的沿XIV-XIV線的剖面圖。圖15是圖13所示的2輸入NOR電路的等效電路圖。還有，在圖13中，各配線簡化表示。
在P型半導(dǎo)體6上隔著柵極絕緣膜9設(shè)置柵極GN1、GN2。在N型半導(dǎo)體區(qū)域7上隔著絕緣膜9設(shè)置柵極GP1、GP2。在N型半導(dǎo)體區(qū)域8上隔著柵極絕緣膜9設(shè)置柵極GP3、GP4。
在P型半導(dǎo)體區(qū)域6設(shè)置具有柵極GN1的NMOS晶體管NM1和具有柵極GN2的NMOS晶體管NM2。又在N型半導(dǎo)體區(qū)域7設(shè)置具有柵極GP1的PMOS晶體管PM1和具有柵極GP2的PMOS晶體管PM2。在N型半導(dǎo)體區(qū)域8設(shè)置具有柵極GP3的PMOS晶體管PM3和具有柵極GP4的PMOS晶體管PM4。
具體地說，在柵極GN1的兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置n+擴散層DN1(漏極)和n+擴散層DN2(源極)。在柵極GN2兩側(cè)的P型半導(dǎo)體6內(nèi)設(shè)置上述n+擴散層DN2(源極)和n+擴散層DN3(漏極)。也就是說，NM1的源極和NM2的源極利用共同的擴散層構(gòu)成。
在柵極GP1兩側(cè)的N型半導(dǎo)體區(qū)域7內(nèi)，設(shè)置p+擴散層DP1(源極)和p+擴散層DP2(漏極)。在柵極GP2兩側(cè)的N型半導(dǎo)體區(qū)域7內(nèi)設(shè)置上述p+擴散層DP2(源極)和p+擴散層DP3(漏極)。也就是說，PM1的漏極和PM2的源極由共同的擴散層構(gòu)成。在柵極GP3兩側(cè)的N型半導(dǎo)體區(qū)域8內(nèi)設(shè)置p+擴散層DP4(漏極)和p+擴散層DP5(源極)。在柵極GP4兩側(cè)的N型半導(dǎo)體區(qū)域8內(nèi)設(shè)置上述p+擴散層DP5(漏極)和p+擴散層DP6(源極)。也就是說，PM3的源極和PM4的漏極由共同的擴散層構(gòu)成。
柵極GN2、GP1、GP4連接于輸入部A。柵極GN1、GP2、GP3連接于輸入部B。
p+擴散層DP1通過配線M1連接于電源電壓Vdd。p+擴散層DP2通過配線M2連接于節(jié)點N1。p+擴散層DP3與n+擴散層DN1通過配線M3連接于輸出部OUT。n+擴散層DN2通過配線M4連接于接地電壓gnd。n+擴散層DN3和p+擴散層DP4通過配線M5連接于輸出部OUT。p+擴散層DP5通過配線M6連接于節(jié)點N1。p+擴散層DP6通過配線7連接于電源電壓Vdd。
這樣構(gòu)成的CMOS器件中，用PM1和PM4構(gòu)成一個PMOS晶體管PMT1，用PM2和PM3構(gòu)成一個PMOS晶體管PMT2。結(jié)果如圖15所示由NM1、NM2、PMT1以及PMT2構(gòu)成2輸入NOR電路。
如上所述，在本實施形態(tài)中，用NM1、NM2、PMT1以及PMT2構(gòu)成2輸入NOR電路時，將PMT1的柵極一分為二，分別配置于元件區(qū)域4端部的各N型半導(dǎo)體區(qū)域7和N型半導(dǎo)體區(qū)域8。又將PMT2的柵極一分為二，分別配置于N型半導(dǎo)體區(qū)域7和N型半導(dǎo)體區(qū)域8的靠P型半導(dǎo)體區(qū)域6一側(cè)。還將NM1和NM2配置于P型半導(dǎo)體區(qū)域6。
因此，采用本實施形態(tài)能夠提高NMOS晶體管和PMOS晶體管的載流子移動度。其結(jié)果是能夠提高NMOS晶體管和PMOS晶體管的性能，因此能夠形成性能更好的2輸入NOR電路。
還有，P型半導(dǎo)體區(qū)域上形成的NMOS晶體管只要是2個或2個以上的偶數(shù)(也就是說，柵極是相鄰的2個或2個以上的偶數(shù))即可。形成于N型半導(dǎo)體區(qū)域7和N型半導(dǎo)體區(qū)域8中的至少一方的PMOS晶體管只要是兩個或兩個以上(也就是柵極是相鄰的2個或2個以上)即可。
下面對其他2輸入NOR電路的結(jié)構(gòu)進行說明。圖16是另一2輸入NOR電路的平面圖。圖17是圖16所示的2輸入NOR電路的等效電路圖。還有，圖16所示的2輸入NOR電路的剖面圖只是與圖14在配線上有不同，其結(jié)構(gòu)是相同的，因此附圖省略。
圖16所示的2輸入NOR電路將PMOS晶體管配置為從L方向的元件區(qū)域4端部看來對稱，以使其相對于2個輸入部A、B不因形狀引起偏差。
如等效電路所示將串聯(lián)連接的PM1和PM2與串聯(lián)連接的PM3和PM4并聯(lián)連接，以此將柵極配置為相對于輸入部A、B對稱。也就是說，連接于輸入部A的PMOS晶體管具有從圖16的左端數(shù)第1個和從右端數(shù)第2個的柵極，連接于另一個輸入部B上的PMOS晶體管具有從圖16的左端數(shù)第2個和從右端數(shù)第1個的柵極。因此可以使從PMOS晶體管的元件區(qū)域4兩端看來的位置相對于輸入部A和B對稱。
因此，除了圖13所示的2輸入NOR電路的效果以外，還可以實現(xiàn)不因輸入信號引起偏差的2輸入NOR電路。
下面還對其他2輸入NOR電路的結(jié)構(gòu)進行說明。圖18是其他2輸入NOR電路的平面圖。圖19是圖18所示的2輸入NOR電路的沿XIX-XIX線的剖面圖。
圖18所示的2輸入NOR電路與圖13所示的2輸入NOR電路相比，少了一個PMOS晶體管。也就是說，連接于輸入部A的PMOS晶體管利用PM1構(gòu)成，連接于輸入部B的PMOS晶體管利用PM2和PM3構(gòu)成。
圖18所示的2輸入NOR電路中，也可以構(gòu)成與圖15所示的等效電路相同的電路。又可以在元件區(qū)域4中央形成NMOS晶體管，在元件區(qū)域4端部形成PMOS晶體管。因此，能夠提高NMOS晶體管和PMOS晶體管的性能，所以能夠形成性能更好的2輸入NOR電路。
又，可以比圖13所示的2輸入NOR電路減少形成于N型半導(dǎo)體區(qū)域8的柵極。因此能夠進一步簡化2輸入NOR電路。
第5實施形態(tài)圖20是本發(fā)明第5實施形態(tài)的3輸入NAND電路的平面圖。圖21是圖20所示的3輸入NAND電路的沿XXI-XXI線的剖面圖。圖22是圖20所示的3輸入NAND電路的等效電路圖。
在P型半導(dǎo)體區(qū)域6隔著柵極絕緣膜9設(shè)置柵極GN1、GN2、GN3、GN4、GN5、GN6。在N型半導(dǎo)體區(qū)域7隔著柵極絕緣膜9設(shè)置柵極GP1、GP2、GP3。在N型半導(dǎo)體區(qū)域8隔著柵極絕緣膜9設(shè)置柵極GP4、GP5、GP6。
在P型半導(dǎo)體區(qū)域6設(shè)置NMOS晶體管NM1、NM2、NM3、NM4、NM5、NM6。又，在N型半導(dǎo)體區(qū)域7設(shè)置PMOS晶體管PM1、PM2、PM3。在N型半導(dǎo)體區(qū)域8設(shè)置PMOS晶體管PM4、PM5、PM6。
具體地說，在柵極GN1兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置n+擴散層DN1(漏極)和n+擴散層DN2(源極)。在柵極GN2兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置上述n+擴散層DN2(漏極)和n+擴散層DN3(源極)。也就是說，NM1的源極和NM2的漏極利用共同的擴散層構(gòu)成。在柵極GN3兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置上述n+擴散層DN3(漏極)和n+擴散層DN4(源極)。也就是說，NM2的源極和NM3的漏極利用共同的擴散層構(gòu)成。在柵極GN4兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置上述n+擴散層DN4(源極)和n+擴散層DN5(漏極)。也就是說，NM3的源極和NM4的源極利用共同的擴散層構(gòu)成。
在柵極GN5兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置上述n+擴散層DN5(源極)和n+擴散層DN6(漏極)。也就是說，NM4的漏極和NM5的源極利用共同的擴散層構(gòu)成。在柵極GN6兩側(cè)的P型半導(dǎo)體區(qū)域6內(nèi)設(shè)置上述n+擴散層DN6(源極)和n+擴散層DN7(漏極)。也就是說，NM5的漏極和NM6的源極利用共同的擴散層構(gòu)成。
在柵極GP1兩側(cè)的N型半導(dǎo)體區(qū)域7內(nèi)設(shè)置p+擴散層DP1(源極)和p+擴散層DP2(漏極)。在柵極GP2兩側(cè)的N型半導(dǎo)體區(qū)域7內(nèi)設(shè)置上述p+擴散層DP2(漏極)和p+擴散層DP3(源極)。也就是說，PM1的漏極和PM2的源極利用共同的擴散層構(gòu)成。在柵極GP3兩側(cè)的N型半導(dǎo)體區(qū)域7內(nèi)設(shè)置上述p+擴散層DP3(源極)和p+擴散層DP4(漏極)。也就是說，PM2的源極和PM3的源極利用共同的擴散層構(gòu)成。
在柵極GP4兩側(cè)的N型半導(dǎo)體區(qū)域8內(nèi)設(shè)置p+擴散層DP5(漏極)和p+擴散層DP6(源極)。在柵極GP5兩側(cè)的N型半導(dǎo)體區(qū)域8內(nèi)設(shè)置上述p+擴散層DP6(源極)和p+擴散層DP7(漏極)。也就是說，PM4的源極和PM5的源極利用共同的擴散層構(gòu)成。在柵極GP6兩側(cè)的N型半導(dǎo)體區(qū)域8內(nèi)設(shè)置上述p+擴散層DP7(漏極)和p+擴散層DP8(源極)。也就是說，PM5的漏極和PM6的漏極利用共同的擴散層構(gòu)成。
柵極GN1、GN6、GP3、GP4連接于輸入部A。柵極GN2、GN5、GP2、GP5接于輸入部B。柵極GN3、GN4、GP1、GP6連接于輸入部C。
p+擴散層DP1通過配線M1連接于電源電壓Vdd。p+擴散層DP2通過配線M2連接于輸出部OUT。p+擴散層DP3通過配線M3連接于電源電壓Vdd。p+擴散層DP4與n+擴散層DN1通過配線M4連接于輸出部OUT。n+擴散層DN2通過配線M5連接于節(jié)點N1。n+擴散層DN3通過配線6連接于節(jié)點N2。n+擴散層DN4通過配線M7連接于gnd電壓。n+擴散層DN5通過配線M8連接于節(jié)點N2。n+擴散層DN6通過配線M9連接于節(jié)點N1。n+擴散層DN7和p+擴散層DP5通過配線10連接于輸出部OUT。p+擴散層DP6通過配線M11連接于電源電壓Vdd。p+擴散層DP7通過配線M12連接于輸出部OUT。p+擴散層DP8通過配線M13連接于電源電壓Vdd。
這樣構(gòu)成的CMOS晶體管中，由NM1和NM6構(gòu)成1個NMOS晶體管NMT1，由NM2和NM5構(gòu)成一個NMOS晶體管NMT2，由NM3和NM4構(gòu)成一個NMOS晶體管NMT3。又，由PM3和PM4構(gòu)成1個PMOS晶體管PMT1，由PM2和PM5構(gòu)成一個PMOS晶體管PMT2，由PM1和PM6構(gòu)成一個PMOS晶體管PMT3。結(jié)果如圖22所示，由NMT1～3和PMT1～3構(gòu)成3輸出NAND電路。
如上所述，在本實施形態(tài)中用NMT1～3以及PMT1～3構(gòu)成3輸入NAND電路時，將各晶體管的柵極一分為二配置于元件區(qū)域4。還將NMOS晶體管配置于元件區(qū)域4中央部，將PMOS晶體管配置于元件區(qū)域4端部。
因此，采用本實施形態(tài)能夠提高NMOS晶體管和PMOS晶體管的載流子移動度。其結(jié)果是由于能夠提高NMOS晶體管和PMOS晶體管的性能，所以能夠形成性能更好的3輸入NAND電路。
還有，形成于P型半導(dǎo)體區(qū)域6的NMOS晶體管只要是6或6以上的偶數(shù)(即柵極相鄰的6個或6個以上的偶數(shù))即可。又，N型半導(dǎo)體區(qū)域7和N型半導(dǎo)體區(qū)域8中的至少一個區(qū)域上形成的PMOS晶體管只要是2個或2個以上(即柵極相鄰的2個或2個以上)即可。
下面對其他3輸入NAND電路的結(jié)構(gòu)進行說明。圖23是其他3輸入NAND電路的平面圖。
圖23所示的3輸入NAND電路中，在N型半導(dǎo)體區(qū)域7設(shè)置PMOS晶體管PM1。在N型半導(dǎo)體區(qū)域8設(shè)置PMOS晶體管PM2、PM3。這樣構(gòu)成圖22等效電路所示的3輸入NAND電路。也就是說，圖23所示的3輸入NAND電路與圖20所示的3輸入NAND電路相比，不對PMT1～3的柵極進行分割地構(gòu)成3輸入NAND電路。
即使這樣構(gòu)成3輸入NAND電路，也能夠提高NMOS晶體管和PMOS晶體管的性能，又可以減少柵極的個數(shù)。
下面進一步對其他3輸入NAND電路的結(jié)構(gòu)進行說明。圖24是其他3輸入NAND電路的平面圖。
圖24中，在N型半導(dǎo)體區(qū)域7設(shè)置PMOS晶體管PM1。在N半導(dǎo)體區(qū)域8設(shè)置PMOS晶體管PM2。還在SOI基板的硅層3上形成元件區(qū)域13。在該元件區(qū)域13周圍，與元件區(qū)域4一樣形成元件分離區(qū)域5。在元件區(qū)域13，擴散低濃度的N型雜質(zhì)，形成N型半導(dǎo)體區(qū)域14。
在元件區(qū)域13上與元件區(qū)域4上的柵極并行設(shè)置柵極GP3。在柵極GP3兩側(cè)的N型半導(dǎo)體區(qū)域14內(nèi)分別形成P型擴散層，形成源極和漏極。以此形成PMOS晶體管PM3。PMOS晶體管PM3的柵極GP3連接于輸入部C。PMOS晶體管PM3的源極連接于電源電壓Vdd。PMOS晶體管PM3的漏極連接于輸出部OUT。
即使這樣構(gòu)成3輸入NAND電路也能夠提高NMOS晶體管和PMOS晶體管的性能。又可以在全部元件區(qū)域配置PMOS晶體管，因此能夠進一步提高PMOS晶體管的性能。
第6實施形態(tài)圖25是本發(fā)明第6實施形態(tài)的3輸入NOR電路的平面圖。圖26是圖25所示的3輸入NOR的等效電路圖。圖25所示的3輸入NOR的剖面圖除了配線連接外，與圖21相同，因此將其省略。
P型半導(dǎo)體區(qū)域6上設(shè)置NMOS晶體管NM1、NM2、NM3、NM4、NM5、NM6。又在N型半導(dǎo)體區(qū)域7設(shè)置PMOS晶體管PM1、PM2、PM3。在N型半導(dǎo)體區(qū)域8設(shè)置PMOS晶體管PM4、PM5、PM6。
柵極GN3、GN4、GP1、GP6連接于輸入部A。柵極GN2、GN5、GP2、GP5連接于輸入部B。柵極GN1、GN6、GP3、GP4連接于輸入部C。
PM1的源極連接于電源電壓Vdd。PM1的漏極和PM2的源極連接于節(jié)點N1。PM2的漏極和PM3的源極連接于節(jié)點N2。PM3的漏極和NM1的漏極連接于輸出部OUT。NM1的源極和NM2的源極連接于接地電壓gnd。NM2的漏極和NM3的漏極連接于輸出部OUT。NM3的源極和NM4的源極連接于接地電壓gnd。NM4的漏極和NM5的漏極連接于輸出部OUT。NM5的源極和NM6的源極連接于接地電壓gnd。NM6的漏極和PM4的漏極連接于輸出OUT。PM4的源極和PM5的漏極連接于節(jié)點N2。PM5的源極和PM6的漏極連接于節(jié)點N1。PM6的源極連接于電源電壓Vdd。
圖26的等效電路中，PMT1由PM1和PM6構(gòu)成。PMT2由PM2和PM5構(gòu)成。PMT3由PM3和PM4構(gòu)成。NMT1由NM3和NM4構(gòu)成。NMT2由NM3和NM5構(gòu)成。NMT3由NM1和NM6構(gòu)成。這樣構(gòu)成3輸入NOR電路。
如上所述，在本實施形態(tài)中，用NMT1～3及PMT1～3構(gòu)成3輸入NOR電路時，將各晶體管的柵極一分為二配置于元件區(qū)域4。又將NMOS晶體管配置于元件區(qū)域4中央部，將PMOS晶體管配置于元件區(qū)域4端部。
因此采用本實施形態(tài)能夠提高NMOS晶體管和PMOS晶體管的載流子移動度。其結(jié)果是由于能夠提高NMOS晶體管和PMOS晶體管的性能，所以能夠形成性能更好的3輸入NOR電路。
還有，形成于P型半導(dǎo)體區(qū)域6的NMOS晶體管，只要是6或6以上的偶數(shù)(即柵極相鄰的6個或6個以上的偶數(shù))即可。又，N型半導(dǎo)體區(qū)域7和N型半導(dǎo)體區(qū)域8中的至少一個區(qū)域上形成的PMOS晶體管只要是3個或3個以上(即柵極相鄰的3個或3個以上)即可。
下面對其他3輸入NOR電路的結(jié)構(gòu)進行說明。圖27是其他3輸入NOR電路的平面圖。
圖27所示的3輸入NOR電路，是在圖26的等效電路中，不對PMT1的柵極進行分割地構(gòu)成3輸入NOR電路作為PM1。其他結(jié)構(gòu)與圖25相同。
即使這樣構(gòu)成3輸入NOR電路也能夠提高NMOS晶體管和PMOS晶體管的性能。又能夠減少柵極數(shù)目。
又可以將配設(shè)于N型半導(dǎo)體區(qū)域8上的柵極做成一個，構(gòu)成3輸入NOR電路。圖28是如上所述構(gòu)成的3輸入NOR電路的平面圖。
圖28所示的3輸入NOR電路是在圖26的等效電路中不分割PMT1和PMT2的柵極地，分別作為PMT1和PMT2構(gòu)成3輸入NOR電路。其它結(jié)構(gòu)與圖25相同。
通過這樣構(gòu)成3輸入NOR電路，能夠進一步減少柵極的個數(shù)。又由于在N型半導(dǎo)體區(qū)域8上形成的PMOS晶體管可以只形成于元件區(qū)域4端部，因此能夠進一步提高PMOS晶體管的性能。
又，也可以將PM1形成于元件區(qū)域13。圖29是這樣構(gòu)成的3輸入NOR電路的平面圖。
通過這樣構(gòu)成3輸入NOR電路，能夠?qū)⒖梢孕纬捎谠^(qū)域的最端部的PMOS晶體管做成3個。以此能夠比圖28所示的3輸入NOR電路進一步提高PMOS晶體管的性能。
還可以將PM2形成于元件區(qū)域13。圖30是這樣構(gòu)成的3輸入NOR電路的平面圖。
通過這樣構(gòu)成3輸入NOR電路，能夠?qū)⑷縋MOS晶體管形成于元件區(qū)域的最端部。借助于此，能夠比圖29所示的3輸入NOR電路更進一步提高PMOS晶體管的性能。
第7實施形態(tài)圖31是本發(fā)明第7實施形態(tài)的2輸入排他邏輯和電路(以下稱為“XOR電路”)的平面圖。圖32是圖31所示的2輸入XOR電路的沿XXXI-XXXI線的剖面圖。圖33是圖31所示的2輸入XOR電路的等效電路圖。
在SOI基板的硅層3上設(shè)置元件區(qū)域4和元件區(qū)域15。元件區(qū)域15與元件區(qū)域4一樣形成P1組件(block)-N組件-P2組件這樣的三明治式結(jié)構(gòu)。又，在元件區(qū)域15上設(shè)置P型半導(dǎo)體區(qū)域16、N型半導(dǎo)體區(qū)域17、18。
在P型半導(dǎo)體區(qū)域6上設(shè)置NMOS晶體管NM1、NM2。又在N型半導(dǎo)體區(qū)域7上設(shè)置PMOS晶體管PM1、PM2在N型半導(dǎo)體區(qū)域8設(shè)置PMOS晶體管PM3、PM4。
在P型半導(dǎo)體區(qū)域16設(shè)置NMOS晶體管NM3、NM4、NM5。又在N型半導(dǎo)體區(qū)域17上設(shè)置PMOS晶體管PM5、PM6。在N型半導(dǎo)體區(qū)域18設(shè)置PMOS晶體管PM7、PM8。
柵極GN2、GN3、GP1、GP4、GP7連接于輸入部A。柵極GN1、GN4、GP2、GP3、GP6連接于輸入部B。柵極GN4、GP5、GP8連接于連接部C。
PM1的源極連接于電源電壓Vdd。PM1的漏極和PM2的源極連接于節(jié)點N1。PM2的漏極和NM1的漏極連接于連接部C。NM1的源極和NM2的源極連接于接地電壓gnd。NM2的漏極和PM3的漏極連接于連接部C。PM3的源極和PM4的漏極連接于節(jié)點N1。PM4的源極連接于電源電壓Vdd。
PM5的源極連接于電源電壓Vdd。PM5的漏極和PM6的源極連接于節(jié)點N2。PM6的漏極和NM3的漏極連接于輸出部OUT。NM3的源極和NM4的漏極連接于節(jié)點N3。NM4的源極和NM5的源極連接于接地電壓gnd。NM5的漏極和PM7的漏極連接于輸出部OUT。PM7的源極和PM8的漏極連接于節(jié)點N2。PM8的源極連接于電源電壓Vdd。
在圖33的等效電路中，PMT1由PM1和PM4構(gòu)成。PMT2由PM2和PM3構(gòu)成。PMT3由PM5和PM8構(gòu)成。這樣，構(gòu)成了2輸入XOR電路。
如上所述，在本實施形態(tài)中構(gòu)成2輸入XOR電路時，將PMT1～3的柵極分別分割為2。然后，在元件區(qū)域的中央部配置NMOS晶體管，在元件區(qū)域端部配置PMOS晶體管。
因此，采用本實施形態(tài)能夠提高NMOS晶體管和PMOS晶體管的載流子移動度。其結(jié)果是，由于能夠提高NMOS晶體管和PMOS晶體管的性能，所以能夠形成性能更好的2輸入XOR電路。
而且由于能夠?qū)MOS晶體管和PMOS晶體管在元件區(qū)域高度對稱地加以配置，因此能夠形成性能偏差小的CMOS器件。
下面對其他2輸入XOR電路的結(jié)構(gòu)進行說明。圖34是其他2輸入XOR電路的平面圖。
圖34所示的2輸入XOR電路，是在圖33的等效電路圖中所示的PMT3只用PM5構(gòu)成的電路。其他結(jié)構(gòu)與圖31相同。
即使這樣構(gòu)成2輸入XOR電路也能夠提高NMOS晶體管和PMOS晶體管的性能。又能夠減少柵極數(shù)目。上面說明的2個2輸入XOR電路可以根據(jù)基板面積和必要性能等分開使用。
實施形態(tài)8第8實施形態(tài)是利用上述說明的各電路構(gòu)成AND-NOR電路的實施形態(tài)。圖35是本發(fā)明第4實施形態(tài)的AND-NOR電路的電路圖。
兩個AND電路上分別連接輸入部A、B和輸入部D、E。各AND電路的輸出被輸入到NOR電路。這樣構(gòu)成了4輸入的AND-NOR電路。
圖36是用NAND電路和逆變器電路置換AND電路的AND-NOR電路的電路圖。如圖36所示，通過用NAND電路和逆變器電路置換AND電路，能夠構(gòu)成圖35所示的AND-NOR電路。又，節(jié)點/N1和/N2表示分別輸入節(jié)點N1和節(jié)點N2的反轉(zhuǎn)數(shù)據(jù)的節(jié)點。
圖37是圖36所示的AND-NOR電路的配置圖。圖37所示的NAND電路、逆變器電路以及NOR電路表示上述實施形態(tài)所示的電路。電源電壓Vdd的供給線和接地電壓gnd的供給線是為了說明配置情況而表示出的，對各電路的配線省略。
如圖37所示，通過將上述實施形態(tài)所示的NAND電路、逆變器電路、以及NOR電路加以組合，能夠構(gòu)成AND-NOR電路。而且NAND電路、逆變器電路、以及NOR電路如上述實施形態(tài)所述，配置成能夠提高NMOS晶體管和PMOS晶體管的性能的構(gòu)成。因此在使用這些構(gòu)件的AND-NOR電路中，也能夠形成性能良好而且性能波動小的電路。
第9實施形態(tài)第9實施形態(tài)是具備多個上述實施形態(tài)中說明的基本單元構(gòu)成半導(dǎo)體集成電路的實施形態(tài)。圖38是該半導(dǎo)體集成電路的配置圖。
半導(dǎo)體集成電路具備功能組件、與外部電路進行連接用的焊盤、以及多個標(biāo)準(zhǔn)單元。在功能組件、焊盤和標(biāo)準(zhǔn)單元之間設(shè)置配線(未圖示)。標(biāo)準(zhǔn)單元具備具備多個基本單元BC。該基本單元BC可以從上述實施形態(tài)所示的逆變器電路、NAND電路、NOR電路和XOR電路中任意選擇搭載。各標(biāo)準(zhǔn)單元不必具備相同電路，又可以具備由在各部標(biāo)準(zhǔn)單元不同的電路構(gòu)成的基本單元BC。又，一個標(biāo)準(zhǔn)單元所具備的基本單元BC的個數(shù)可以任意設(shè)定。還有，各基本單元BC利用以及分離區(qū)域(未圖示)實現(xiàn)電氣上的分離。
這樣能夠使用各基本單元簡單構(gòu)成半導(dǎo)體集成電路。以此能夠構(gòu)成性能良好而且形成波動小的大規(guī)模集成電路。而且能夠也使用于單元庫(セルベ一ス)ASIC(Application Specific Integrated Circuit；專用集成電路)。
第10實施形態(tài)第10實施形態(tài)是將元件區(qū)域做成環(huán)形，將柵極的元件區(qū)域中心輻射狀配置構(gòu)成CMOS器件的實施形態(tài)。圖39是本發(fā)明第10實施形態(tài)的CMOS器件的平面圖。
在SOI基板的硅層3設(shè)置具有環(huán)形的元件區(qū)域19。在元件區(qū)域19的中央部和元件區(qū)域19的外圍的外側(cè)設(shè)置元件分離區(qū)域5。在元件區(qū)域19上，隔著柵極絕緣膜9，從元件區(qū)域19的中心輻射狀地配置多個柵極20。該柵極20在元件區(qū)域19的中心連接。
圖40是用圖39所示的CMOS器件構(gòu)成的NMOS晶體管的平面圖。圖41是圖40所示的NMOS晶體管的等效電路圖。元件區(qū)域19上形成擴散低濃度雜質(zhì)形成P型半導(dǎo)體區(qū)域21。在各柵極20之間的P型半導(dǎo)體區(qū)域21分別形成n+擴散層。在多個n+擴散層上交替連接節(jié)點N1和節(jié)點N2。在柵極20上連接輸入部IN。這樣形成如圖41所示的NMOS晶體管。還有，又可以通過改變雜質(zhì)的導(dǎo)電型同樣形成PMOS晶體管。
又可以使用圖39所示的CMOS器件構(gòu)成逆變器電路。圖42是用圖39所示的CMOS器件構(gòu)成的逆變器電路的平面圖。逆變器電路的等效電路與圖7相同。
在從元件區(qū)域19的中心線起一半的區(qū)域，擴散低濃度的N型雜質(zhì)形成N型半導(dǎo)體區(qū)域22。元件區(qū)域19的另一半?yún)^(qū)域形成擴散低濃度的P型雜質(zhì)形成P型半導(dǎo)體區(qū)域23。在N型半導(dǎo)體區(qū)域22上形成PMOS晶體管PM1～PM4。又在相同的p+擴散層上形成PMOS晶體管PM1～PM4的鄰近的源極/漏極。在P型半導(dǎo)體區(qū)域23上形成NMOS晶體管NM1～NM4。又在同一n+擴散層上形成NMOS晶體管NM1～NM4的相鄰的源極/漏極。
這樣，在環(huán)狀的元件區(qū)域19上配設(shè)輻射狀的柵極20，因此不存在與溝槽(channel)寬度方向平行的元件區(qū)域端部。所以能夠使各柵極形成于與元件區(qū)域端部等距離的位置上。因此通過在元件區(qū)域19形成晶體管或逆變器電路，能夠減少PMOS晶體管之間和NMOS晶體管之間的性能偏差。借助于此，能夠形成性能穩(wěn)定的晶體管和逆變器電路。
又，元件區(qū)域的形狀也可以是四方形。圖43是具有四方形的元件區(qū)域24的CMOS器件的平面圖，元件區(qū)域24上形成晶體管或逆變器電路也能夠得到相同的效果。
又，柵極20也可以在中央部不連接。圖44是表示圖39所示的CMOS器件中柵極不在中央部連接的情況下的CMOS器件的平面圖。在元件區(qū)域19上隔著柵極絕緣膜9，從元件區(qū)域19的中央輻射狀地配設(shè)多個柵極25。該柵極25在元件區(qū)域19的中心不連接。這樣構(gòu)成的CMOS器件中也能夠使各柵極與元件區(qū)域端部保持等距離。
圖45是用圖44所示的CMOS器件構(gòu)成的2輸入NAND電路的平面圖。2輸入NAND電路的等效電路與圖10相同。從元件區(qū)域19的中心線起的一半?yún)^(qū)域上，擴散低濃度的N型雜質(zhì)形成N型半導(dǎo)體區(qū)域22。在元件區(qū)域19的另一半?yún)^(qū)域擴散低濃度的P型雜質(zhì)形成P型半導(dǎo)體區(qū)域23。在N型半導(dǎo)體區(qū)域22形成PMOS晶體管PM1～PM4。又，PMOS晶體管PM1～PM4相鄰的源極/漏極形成于相同的p+擴散層。P型半導(dǎo)體區(qū)域23上形成NMOS晶體管NM1～NM4。又，NMOS晶體管NM1～NM4的相鄰的源極/漏極形成于相同的n+擴散層。
這樣形成2輸入NAND電路，能夠減少PMOS晶體管之間和NMOS晶體管之間的偏差。以此能夠形成性能穩(wěn)定的2輸入NAND電路。
元件區(qū)域的形狀也可以是四方形。圖46是具有四方形的元件區(qū)域24的CMOS器件的平面圖。在元件區(qū)域24上形成2輸入NAND電路也能夠得到相同的效果。
第11實施形態(tài)第11實施形態(tài)是距元件區(qū)域做成圓形，構(gòu)成CMOS器件的實施形態(tài)。圖47是具有四邊形元件區(qū)域的CMOS器件的平面圖。
在SOI基板的硅層3上設(shè)置具有圓形的元件區(qū)域26。在元件區(qū)域26的周圍設(shè)置有元件分離區(qū)域5。在元件區(qū)域26的中央部設(shè)置有柵極。該柵極27使用于NMOS晶體管。在元件區(qū)域26上的端部附近配設(shè)柵極28。該柵極28使用于PMOS晶體管。
這樣在具有圓形的元件區(qū)域26的端部形成PMOS晶體管，在元件區(qū)域26的中央部形成NMOS晶體管，能夠提高NMOS晶體管和PMOS晶體管的載流子的移動度。其結(jié)果是，NMOS晶體管和PMOS晶體管的性能能夠得到提高。
圖48是用圖47所示的CMOS器件構(gòu)成的逆變器電路的平面圖。逆變器電路的等效電路與圖7相同。
在元件區(qū)域26的中央部，擴散低濃度的P型雜質(zhì)形成P型半導(dǎo)體區(qū)域29。在元件區(qū)域26的P型半導(dǎo)體區(qū)域29的外側(cè)擴散低濃度N型雜質(zhì)，形成N型半導(dǎo)體區(qū)域30。
在P型半導(dǎo)體區(qū)域29上，隔著柵極絕緣膜9設(shè)置圓形的柵極27。在柵極28兩側(cè)的P型號半導(dǎo)體區(qū)域29上，分別形成n+擴散層，形成源極和漏極。在N型半導(dǎo)體區(qū)域30上，隔著柵極絕緣膜9設(shè)置圓形的柵極28。在柵極28兩側(cè)的P型號半導(dǎo)體區(qū)域29上，分別形成p+擴散層，形成源極和漏極。
在這樣構(gòu)成的逆變器電路中，能夠提高構(gòu)成逆變器電路的NMOS晶體管和PMOS晶體管的載流子的移動度。其結(jié)果是，NMOS晶體管和PMOS晶體管的性能能夠得到提高，因此能夠構(gòu)成性能更好的逆變器電路。
又，元件區(qū)域的形狀也可以是四邊形。圖49是具有四邊形的元件區(qū)域31的CMOS器件的平面圖。在元件區(qū)域31上配設(shè)四邊形的柵極32、33。即使是在元件區(qū)域31上形成逆變器電路也能夠得到相同的效果。
又，柵極不必是完全圓形，也可以切去一部分。
又，在上述各實施形態(tài)中，描述了NMOS晶體管和PMOS晶體管的柵極寬度大小相同的情況，但是并不必一定是寬度大小相同。又，元件區(qū)域的大小和形狀部分改變，以對每一晶體管改變柵極寬度也完全不會改變本發(fā)明的效果。
其他的優(yōu)勢和修改將容易聯(lián)想到那些已有技術(shù)。因此，發(fā)明的更主要的方面不應(yīng)被局限于在此所描述的細(xì)節(jié)和有代表性的實施例中。從而不背離附加權(quán)利要求所定義的普通發(fā)明概念的精神和范圍，可以做出不同的修改。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具備具有絕緣層和設(shè)置于所述絕緣層上的活性層的基板、設(shè)置于所述活性層上的第1元件區(qū)域、設(shè)置于所述第1元件區(qū)域周圍的所述活性層，達到所述絕緣層的元件分離區(qū)域、設(shè)置于所述第1元件區(qū)域內(nèi)，達到所述絕緣層的P型半導(dǎo)體區(qū)域、以及在所述第1方向上，分別設(shè)置于所述P型半導(dǎo)體區(qū)域兩側(cè)，而且設(shè)置于所述第1元件區(qū)域內(nèi)，達到所述絕緣層的第1和第2N型半導(dǎo)體區(qū)域，N型MOS晶體管在所述P型半導(dǎo)體區(qū)域至少設(shè)置一個，而且具有使溝槽長度方向與所述第1方向大致一致地在所述P型半導(dǎo)體區(qū)域上設(shè)置的第1柵極，第1P型MOS晶體管在所述第1N型半導(dǎo)體區(qū)域至少設(shè)置一個，而且具有使溝槽長度方向與所述第1方向大致一致地在所述第1N型半導(dǎo)體區(qū)域上設(shè)置的第2柵極，第2P型MOS晶體管在所述第2N型半導(dǎo)體區(qū)域至少設(shè)置一個，而且具有使溝槽長度方向與所述第1方向大致一致地在所述第2N型半導(dǎo)體區(qū)域上設(shè)置的第3柵極。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成CMOS邏輯電路。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由兩個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成逆變器電路。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由兩個或兩個以上的偶數(shù)個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成逆變器電路。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由4個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成2輸入NAND電路。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由4個或4個以上的偶數(shù)個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成2輸入NAND電路。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由2個構(gòu)成，所述第1P型MOS晶體管由2個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成2輸入NOR電路。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第2P型MOS晶體管由2個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成2輸入NOR電路。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由2個或2個以上的偶數(shù)個構(gòu)成，所述第1P型MOS晶體管及第2P型MOS晶體管中的至少一方由兩個或兩個以上構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成2輸入NOR電路。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由6個構(gòu)成，所述第2P型MOS晶體管由兩個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成3輸入NAND電路。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由6個構(gòu)成，所述第1P型MOS晶體管由3個構(gòu)成，所述第2P型MOS晶體管由3個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成3輸入NAND電路。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，還具備設(shè)置于所述活性層上的第2元件區(qū)域、設(shè)置于所述第2元件區(qū)域內(nèi)，達到所述絕緣層的第3N型半導(dǎo)體區(qū)域、以及設(shè)置于所述第3N型半導(dǎo)體區(qū)域，而且具有設(shè)置于所述第3N型半導(dǎo)體區(qū)域的第4柵極的第3P型MOS晶體管，所述N型MOS晶體管由6個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、第2P型MOS晶體管、以及第3P型MOS晶體管構(gòu)成3輸入NAND電路。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由6個或6個以上的偶數(shù)個構(gòu)成，所述第1P型MOS晶體管及第2P型MOS晶體管中的至少一方由兩個或兩個以上構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成3輸入NAND電路。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由6個構(gòu)成，所述第1P型MOS晶體管由3個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成3輸入NOR電路。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于，所述第2P型MOS晶體管由兩個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成3輸入NOR電路。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由6個構(gòu)成，所述第1P型MOS晶體管由3個構(gòu)成，所述第2P型MOS晶體管由3個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成3輸入NOR電路。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述N型MOS晶體管由6個或6個以上的偶數(shù)個構(gòu)成，所述第1P型MOS晶體管及第2P型MOS晶體管中的至少一方由3個或3個以上構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、以及第2P型MOS晶體管構(gòu)成3輸入NOR電路。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，還具備設(shè)置于所述活性層上的第2元件區(qū)域、設(shè)置于所述第2元件區(qū)域內(nèi)，達到所述絕緣層的第3N型半導(dǎo)體區(qū)域、以及設(shè)置于所述第3N型半導(dǎo)體區(qū)域，而且具有設(shè)置于所述第3N型半導(dǎo)體區(qū)域的第4柵極的第3P型MOS晶體管，所述N型MOS晶體管由6個構(gòu)成，所述第1P型MOS晶體管由2個構(gòu)成，所述N型MOS晶體管、第1P型MOS晶體管、第2P型MOS晶體管、以及第3P型MOS晶體管構(gòu)成3輸入NOR電路。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述活性層由硅構(gòu)成，所述絕緣層和元件分離區(qū)域由硅的氧化物構(gòu)成。
20.一種半導(dǎo)體裝置，其特征在于，具備具有絕緣層和設(shè)置于所述絕緣層上的活性層的基板、設(shè)置于所述活性層上的元件區(qū)域、設(shè)置于所述元件區(qū)域周圍的所述活性層，達到所述絕緣層的元件分離區(qū)域、設(shè)置于所述元件區(qū)域內(nèi)，達到所述絕緣層的P型半導(dǎo)體區(qū)域、達到所述絕緣層而且包圍所述P型半導(dǎo)體區(qū)域地設(shè)置于所述元件區(qū)域內(nèi)的N型半導(dǎo)體區(qū)域、設(shè)置于所述P型半導(dǎo)體區(qū)域，而且具有設(shè)置于所述P型半導(dǎo)體區(qū)域的第1柵極的N型MOS晶體管、以及設(shè)置于所述N型半導(dǎo)體區(qū)域，而且具有設(shè)置于所述第N型半導(dǎo)體區(qū)域的第2柵極的P型MOS晶體管。
21.一種半導(dǎo)體裝置，其特征在于，具備具有絕緣層和設(shè)置于所述絕緣層上的活性層的基板、貫通中央部地設(shè)置于所述活性層上的元件區(qū)域、設(shè)置于所述元件區(qū)域的所述中央部和周圍的所述活性層，達到所述絕緣層的元件分離區(qū)域、以及設(shè)置于所述元件區(qū)域上，而且分別沿著從所述中央部輻射出的方向配置的多個柵極。
全文摘要
本發(fā)明涉及一種半導(dǎo)體裝置。該裝置具備具有活性層的基板、設(shè)置于所述活性層上的元件區(qū)域、設(shè)置于所述元件區(qū)域內(nèi)的P型半導(dǎo)體區(qū)域、在第1方向上，分別設(shè)置于所述P型半導(dǎo)體區(qū)域兩側(cè)，而且設(shè)置于所述元件區(qū)域內(nèi)的第1和第2 N型半導(dǎo)體區(qū)域、具有使溝槽長度方向與所述第1方向大致一致地在所述P型半導(dǎo)體區(qū)域上設(shè)置的第1柵極的N型MOS晶體管、具有使溝槽長度方向與所述第1方向大致一致地在所述第1N型半導(dǎo)體區(qū)域上設(shè)置的第2柵極的第1P型MOS晶體管、以及具有使溝槽長度方向與所述第1方向大致一致地在所述第2N型半導(dǎo)體區(qū)域上設(shè)置的第3柵極的第2P型MOS晶體管。
文檔編號H01L27/01GK1684263SQ20051006737
公開日2005年10月19日 申請日期2005年4月14日 優(yōu)先權(quán)日2004年4月16日
發(fā)明者太田雅子, 布施常明 申請人:株式會社東芝