專利名稱：靜電放電保護電路及具有此電路的半導(dǎo)體電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種保護電路，且特別是有關(guān)于一種靜電放電的保護電路。
背景技術(shù)：
現(xiàn)今的集成電路因為制程與技術(shù)的創(chuàng)新，使得運作時所需的電壓越來越低，也因此更加的省電。但由于供給集成電路的電壓并非理想的固定標(biāo)準(zhǔn)值，偶爾會突然有不正常并且電壓值過大的靜電電壓雜訊產(chǎn)生，若不防制此現(xiàn)象，雜訊過大導(dǎo)致運作中的集成電路燒毀的比比皆是。因此，必須要防制突如其來的靜電電壓雜訊使其不對內(nèi)部的集成電路造成傷害，就是保護電路的職責(zé)。
請參閱圖1所示，所示為靜電放電的保護電路架構(gòu)的方塊圖。如圖1所示，此靜電放電的保護電路架構(gòu)具有兩個靜電放電保護箝位電路130與135、靜電放電保護電路140以及145。其中，所要保護的電路即為集成電路105、集成電路110、以及位于集成電路105與集成電路110中間作為數(shù)據(jù)傳遞的界面電路120。而靜電放電保護電路140與靜電放電保護電路145是為相同作用的電路。
集成電路105連接至第一電壓源Vdd1以及第一接地端GND1，集成電路110連接至第二電壓源Vdd2以及第二接地端GND2，而界面電路120與第一電壓源Vdd1、第一接地端GND1、第二電壓源Vdd2、以及第二接地端GND2均有電性相連。
因此，若第一電壓源Vdd1發(fā)生靜電電壓雜訊時，靜電放電箝位電路130以及靜電放電連結(jié)電路140理論上會立即導(dǎo)通，讓靜電電壓雜訊所產(chǎn)生的雜訊電流經(jīng)由靜電放電箝位電路130與靜電放電連結(jié)電路140而流向GND1以及Vdd2，并不讓雜訊電流流過集成電路105與界面電路120導(dǎo)致燒毀。相反地，若第二電壓源Vdd2發(fā)生靜電電壓雜訊時，靜電放電箝位電路135以及靜電放電連結(jié)電路140會立即導(dǎo)通，讓靜電電壓雜訊所產(chǎn)生的雜訊電流經(jīng)由靜電放電箝位電路130與靜電放電連結(jié)電路140而流向GND2以及Vdd1，并不讓雜訊電流流過集成電路110與界面電路120導(dǎo)致燒毀。
于現(xiàn)有習(xí)知技術(shù)中，靜電放電連結(jié)電路140以及145多以二極管(diode)或是半導(dǎo)體硅控整流器(silicon controlled rectifier，簡稱SCR)制成，特點即為二極管或是半導(dǎo)體硅控整流器的保持電壓低，因此產(chǎn)生的功率也較低，其中，半導(dǎo)體硅控整流器可分為橫向半導(dǎo)體硅控整流器(lateralSCR，簡稱LSCR)、低電壓觸發(fā)半導(dǎo)體硅控整流器(low voltage trigger SCR，簡稱LVTSCR)等種類。
請參閱圖2所示。圖2為圖1中現(xiàn)有習(xí)知的靜電放電連結(jié)電路140、145的電路方塊圖與結(jié)構(gòu)圖。此處使用的半導(dǎo)體硅控整流器是為橫向半導(dǎo)體硅控整流器，由于橫向半導(dǎo)體硅控整流器內(nèi)的結(jié)構(gòu)類似一個PMOS(positive-channel metal oxide semiconductor)電晶體加上一個N+極區(qū)，此處將其稱為P型半導(dǎo)體硅控整流器(P-type SCR，簡稱PSCR)，或是類似一個NMOS(negative-channel metal oxide semiconductor)電晶體再加上一個P+極區(qū)，此處將其稱為N型半導(dǎo)體硅控整流器(N-type SCR，簡稱PSCR)，因此為了便于觀看圖2，特于圖2的左圖加上等效PMOS的圖示，于圖2的右圖加上等效NMOS圖示，以便于理解其原理。而圖2的左右兩圖的功能是為相同的。
圖2的左圖是由兩個PSCR 141a與143a所組成，其中PSCR 141a中的PMOS的控制閘極與Vdd1相接，PSCR 143a中的PMOS的控制閘極與Vdd2相接，其余連結(jié)關(guān)系請參閱圖2所示。因此，當(dāng)Vdd1產(chǎn)生較大的正靜電電壓雜訊時，于此瞬時時間內(nèi)，PSCR 143a的陽極(即其內(nèi)PMOS的source端)與PMOS的控制閘極的電壓差會大于此PMOS的臨界電壓(threshold voltage)而產(chǎn)生電流通路，使得Vdd1與Vdd2經(jīng)由PSCR 143a而導(dǎo)通，通常此臨界電壓為0.4～2伏特，為了簡化說明，以下的臨界電壓均為1伏特。
同樣地，當(dāng)Vdd2產(chǎn)生較大的正靜電電壓雜訊時，于此瞬時時間內(nèi)，PSCR141a的陽極(即其內(nèi)PMOS的source端)與PMOS的控制閘極的電壓差會大于此PMOS的臨界電壓(約1伏特)而產(chǎn)生電流通路，使得Vdd1與Vdd2經(jīng)由PSCR 141a而導(dǎo)通，讓靜電電壓雜訊產(chǎn)生的雜訊電流不至于傷害到內(nèi)部電路。
圖2右圖的靜電放電連結(jié)電路140是由兩個NSCR 141b與143b所組成，其中NSCR 141b中的NMOS的控制閘極與Vss2相接，NSCR 143b中的NMOS的控制閘極與Vss1相接，其余連結(jié)關(guān)系請參閱圖2。此處的Vss1與Vss2與Vdd1及Vdd2相同，由于說明方便而更改其名稱。因此，當(dāng)Vss1產(chǎn)生較大的正靜電電壓雜訊時，于此瞬時時間內(nèi)，NSCR 143b內(nèi)的NMOS的控制閘極與NSCR 141b的陰極(即NMOS的source端)的電壓差會大于此NMOS的臨界電壓(也是大約1伏特)而產(chǎn)生電流通路，使得Vss1與Vss2經(jīng)由NSCR 143b而導(dǎo)通，讓靜電電壓雜訊產(chǎn)生的雜訊電流不至于傷害到內(nèi)部電路。而NSCR141b的運作原理與NSCR 143b相同，在此不再贅述。
如上所述，現(xiàn)有習(xí)知的具靜電放電的保護電路架構(gòu)內(nèi)的靜電放電連結(jié)電路，由于當(dāng)?shù)谝浑妷涸碫dd1與第二電壓源Vdd2相差大于1伏特時，上述的靜電放電連結(jié)電路即會導(dǎo)通，使得集成電路105與110不能接收從外界輸入的正確數(shù)據(jù)。因此，第一電壓源Vdd1與第二電壓源Vdd2的差距必定小于1伏特才能使用此電路，或者必須串聯(lián)多個靜電放電連結(jié)電路才能讓第一電壓源Vdd1與第二電壓源Vdd2有大于1伏特的差異，使得此處的限制導(dǎo)致電路設(shè)計上的困難度增加，并且若要串聯(lián)靜電放電連結(jié)電路，就必須多耗費成本。
另外，由圖2下方的結(jié)構(gòu)圖可看出，由于PSCR 141a的控制閘極與Vdd1相接，PSCR 143a的控制閘極與Vdd2相接，使得在結(jié)構(gòu)圖上PSCR 141a與PSCR 143a的N井區(qū)必須各自分離，而不能放置于同一N井區(qū)，NSCR 141b與NSCR 143b也是相同的情況，導(dǎo)致電路布線的面積會增大，也會增加成本。

發(fā)明內(nèi)容
本發(fā)明的目的就是在提供一種靜電放電的保護電路，可于設(shè)計電路時不需在意第一電壓源與第二電壓源的差異，即可使用本發(fā)明。
本發(fā)明的再一目的是提供一種靜電放電的保護電路，能夠確實減少電路的布線面積而降低成本。
本發(fā)明的另一目的是提供一種靜電放電的保護電路結(jié)構(gòu)，可于設(shè)計電路時不需在意第一電壓源與第二電壓源的差異，即可使用本發(fā)明，并且能夠確實減少電路的布線面積而降低成本。
本發(fā)明提出一種靜電放電保護電路，適用于具有第一電壓源與第二電壓源的一集成電路中，包括第一半導(dǎo)體硅控整流器、第二半導(dǎo)體硅控整流器以及寄生二極管。第一半導(dǎo)體硅控整流器包括第一金屬氧化物半導(dǎo)體電晶體，其中第一半導(dǎo)體硅控整流器的陰極與第一電壓源相接，第一半導(dǎo)體硅控整流器的陽極與第二電壓源相接。第二半導(dǎo)體硅控整流器包括第二金屬氧化物半導(dǎo)體電晶體，其中第二半導(dǎo)體硅控整流器的陽極與第一電壓源相接，第二半導(dǎo)體硅控整流器的陰極與第二電壓源相接，其中第一與該第二金屬氧化物半導(dǎo)體電晶體的閘極連接到第一電壓源與第二電壓源的其中之一。寄生二極管的陰極與第一電壓源相接，寄生二極管的陽極與第二電壓源相接。
依據(jù)本發(fā)明一實施例，若第一與第二電壓源為系統(tǒng)的相對高的電壓源(Vdd)，且第一與該第二金屬氧化物半導(dǎo)體電晶體為P型并且閘極連接到第一電壓源。靜電放電保護電路更可包括信號延遲單元，電性耦接至第一電壓源與P型的第二金屬氧化物半導(dǎo)體電晶體的閘極之間。
依據(jù)本發(fā)明一實施例，若第一與第二電壓源為系統(tǒng)的相對低的電壓源(Vss)，且第一與第二金屬氧化物半導(dǎo)體電晶體為N型并且閘極連接到第二電壓源。此時，可更包括信號延遲單元，電性耦接至第二電壓源與N型的第一金屬氧化物半導(dǎo)體電晶體的閘極之間。
前述信號延遲單元是為電阻組成的電路、電阻與電容組成的電路、或傳輸閘。
此外，本發(fā)明更提出一種靜電放電保護電路，適用于具有第一電壓源與第二電壓源的集成電路中，包括第一半導(dǎo)體硅控整流器、第二半導(dǎo)體硅控整流器與寄生二極管。第一半導(dǎo)體硅控整流器包括第一金屬氧化物半導(dǎo)體電晶體，其中第一半導(dǎo)體硅控整流器的陰極與第一電壓源相接，第一半導(dǎo)體硅控整流器的陽極與第二電壓源相接。第二半導(dǎo)體硅控整流器包括第二金屬氧化物半導(dǎo)體電晶體，其中第二半導(dǎo)體硅控整流器的陽極與第一電壓源相接，第二半導(dǎo)體硅控整流器的陰極與第二電壓源相接，其中第一與第二金屬氧化物半導(dǎo)體電晶體的閘極，經(jīng)由信號延遲單元連接到第一電壓源與第二電壓源的其中之一。寄生二極管，其中陰極與該第一電壓源相接，寄生二極管的陽極與第二電壓源相接。
依據(jù)本發(fā)明一實施例，若第一與第二電壓源為系統(tǒng)相對高的電壓源，且第一與第二金屬氧化物半導(dǎo)體電晶體為P型并且閘極經(jīng)由信號延遲單元連接到第一電壓源。若第一與第二電壓源為系統(tǒng)的相對低的電壓源，且第一與第二金屬氧化物半導(dǎo)體電晶體為N型并且閘極經(jīng)由信號延遲單元連接到第二電壓源。
前述的信號延遲單元是為電阻組成的電路、電阻與電容組成的電路、或傳輸閘。
根據(jù)本發(fā)明一實施例，又提供一種靜電放電保護半導(dǎo)體電路，適用于具有第一電壓源與第二電壓源的集成電路中。靜電放電保護半導(dǎo)體電路包括基底；井區(qū)，位于基底中；第一第一型(例如N型)摻雜區(qū)與第二第一型摻雜區(qū)，位于基底中且在井區(qū)外，其中第二第一型摻雜區(qū)耦接至第二電壓源；第一與第二第二型(例如P型)摻雜區(qū)，分別鄰近第一與第二第一型摻雜區(qū)，且位在基底與井區(qū)中；第三與第四第二型摻雜區(qū)，分別鄰近第一與第二第二型摻雜區(qū)，且位于井區(qū)中，其中第三第二型摻雜區(qū)耦接至第二電壓源；第一閘極結(jié)構(gòu)，位于基底上且在第一與第三第二型摻雜區(qū)之間，其中第一第一型摻雜區(qū)與第一閘極結(jié)構(gòu)耦接到第一電壓源；第三第一型摻雜區(qū)，位于井區(qū)中且位于第三與第四第二型摻雜區(qū)之間；以及第二閘極結(jié)構(gòu)，位于基底上且在第二與第四第二型摻雜區(qū)之間，其中第三第一型摻雜區(qū)、第四第二型摻雜區(qū)與第二閘極結(jié)構(gòu)耦接到第一電壓源。在上述結(jié)構(gòu)中，第三第二型摻雜區(qū)與第三第一型摻雜區(qū)構(gòu)成寄生二極管。該第一第一型摻雜區(qū)、該基底、該井區(qū)與該第三第二型摻雜區(qū)構(gòu)成第一半導(dǎo)體硅控整流器；另外，該第四第二型摻雜區(qū)、該井區(qū)、該基底與該第二第一型摻雜區(qū)構(gòu)成第二半導(dǎo)體硅控整流器。
根據(jù)本發(fā)明一實施例，又提供一種靜電放電保護半導(dǎo)體電路，適用于具有第一電壓源與第二電壓源的集成電路中。靜電放電保護半導(dǎo)體電路包括基底；井區(qū)，位于基底中；第一第一型摻雜區(qū)與第二第一型摻雜區(qū)，位于基底中且在井區(qū)外，其中第一第一型摻雜區(qū)耦接至第一電壓源且第二第一型摻雜區(qū)耦接至第二電壓源；第三與第四第一型摻雜區(qū)，分別鄰近第一與第二第一型摻雜區(qū)，且位在基底與井區(qū)中；第一閘極結(jié)構(gòu)，位于該基底上且在該第一與該第三第一型摻雜區(qū)之間，其中該第一閘極結(jié)構(gòu)耦接到該第二電壓源；第二閘極結(jié)構(gòu)，位于基底上且在第二與第四第一型摻雜區(qū)之間，其中第二閘極結(jié)構(gòu)耦接到第二電壓源；第一與一第二第二型摻雜區(qū)，分別與第三與第四第一型摻雜區(qū)相鄰，且位于井區(qū)中，其中第一第二型摻雜區(qū)耦接至第二電壓源且第二第二型摻雜區(qū)耦接至第一電壓源；以及第五第一型摻雜區(qū)，位于井區(qū)中且位于第一與第二第二型摻雜區(qū)之間，其中第五第一型摻雜區(qū)耦接至第一電壓源。在前述結(jié)構(gòu)中，第一第二型摻雜區(qū)與第五第一型摻雜區(qū)構(gòu)成寄生二極管。該第一第一型摻雜區(qū)、該基底、該井區(qū)與該第一第二型摻雜區(qū)構(gòu)成第一半導(dǎo)體硅控整流器；另外，該第二第二型摻雜區(qū)、該井區(qū)、該基底與該第二第一型摻雜區(qū)構(gòu)成第二半導(dǎo)體硅控整流器。
本發(fā)明因?qū)蓚€半導(dǎo)體硅控整流器內(nèi)的金屬氧化物半導(dǎo)體電晶體的控制閘極均連結(jié)至同一個電壓源上，因此這兩個半導(dǎo)體硅控整流器的導(dǎo)通與否均是由上述的電壓源所控制，如此一來，便不需要將多個半導(dǎo)體硅控整流器串聯(lián)，即可讓第一電壓源與第二電壓源的電壓差距較大。并且，因金屬氧化物半導(dǎo)體電晶體的控制閘極均連結(jié)至同一個電壓源，所以于電路布線時可將N井區(qū)作在一起，使得電路布線的面積因而縮小，而降低生產(chǎn)的成本。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下。


圖1所示為靜電放電的保護電路架構(gòu)的方塊圖。
圖2所示為圖1中現(xiàn)有習(xí)知的靜電放電連結(jié)電路140的電路方塊圖與結(jié)構(gòu)圖。
圖3是依照本發(fā)明所所示的一較佳實施例的靜電放電的保護電路內(nèi)的靜電放電連結(jié)電路的電路方塊圖與結(jié)構(gòu)圖。
圖4是依照本發(fā)明所所示的另一較佳實施例的靜電放電的保護電路內(nèi)的靜電放電連結(jié)電路的電路方塊圖。
圖5所示為依照本發(fā)明所所示的另一較佳實施例的靜電放電連結(jié)電路中的信號延遲單元450a的電路圖。
圖6所示為依照本發(fā)明所所示的另一較佳實施例的靜電放電連結(jié)電路中的信號延遲單元450b的電路圖。
圖7是依照本發(fā)明所所示的再一較佳實施例的靜電放電的保護電路內(nèi)的靜電放電連結(jié)電路的電路方塊圖。
105、110集成電路120界面電路130、135靜電放電箝位電路140、145靜電放電連結(jié)電路141a、143a、341a、343aP型半導(dǎo)體硅控整流器(P-type SCR)141b、143b、341b、343bN型半導(dǎo)體硅控整流器(N-type SCR)344a、344b寄生二極管450a、450b、550a、550b信號延遲單元具體實施方式
本發(fā)明即是將現(xiàn)有習(xí)知技術(shù)的靜電放電連結(jié)電路內(nèi)的兩個半導(dǎo)體硅控整流器的控制閘極連結(jié)于同一電壓源中，如此一來這兩個半導(dǎo)體硅控整流器的導(dǎo)通與否僅與已連結(jié)的電壓源有關(guān)，因此第一電壓源與第二電壓源的電壓差可較大。另外，由于這兩個半導(dǎo)體硅控整流器的控制閘極均接于同電壓源中，因此可作在同一個N井區(qū)內(nèi)，更加減少電路布線的面積，以節(jié)省成本。
圖3是依照本發(fā)明所所示的一較佳實施例的靜電放電保護電路內(nèi)的靜電放電保護電路的電路方塊圖與結(jié)構(gòu)圖。請同時參考圖1與圖3，圖3中的靜電放電保護電路340即對應(yīng)圖1的靜電放電保護電路140。為了便于觀看圖3，特于圖3的左圖加上等效PMOS的圖示，于圖3的右圖加上等效NMOS的圖示，以便于理解其原理。而圖3左右兩圖的運作原理是相同的，因此于以下的實施例中，僅討論圖左半部利用P型半導(dǎo)體硅控整流器(P-typeSCR，簡稱PSCR)所設(shè)計的靜電放電保護電路340，圖右半部利用N型半導(dǎo)體硅控整流器(N-type SCR，簡稱NSCR)所設(shè)計的靜電放電保護電路340則參考PSCR的操作原理。
圖3的左半部中，電路為架構(gòu)在基底，例如P型基底?；字芯哂幸粋€井區(qū)，例如N型摻雜的井區(qū)。如圖所示，在基底與井區(qū)中分別形成數(shù)個摻雜區(qū)，以形成本發(fā)明的靜電放電保護電路340。第一第一型(例如N型)摻雜區(qū)與第二第一型摻雜區(qū)，位于基底中且在井區(qū)外，其中第二第一型摻雜區(qū)耦接至第二電壓源Vdd2。第一與第二第二型(例如P型)摻雜區(qū)，分別鄰近第一與第二第一型摻雜區(qū)，且位在基底與井區(qū)中。第三與第四第二型摻雜區(qū)，分別鄰近第一與第二第二型摻雜區(qū)，且位于井區(qū)中，其中第三第二型摻雜區(qū)耦接至第二電壓源Vdd2。第一閘極結(jié)構(gòu)G1，位于基底上且在第一與第三第二型摻雜區(qū)之間，其中第一第一型摻雜區(qū)與第一閘極結(jié)構(gòu)G1耦接到第一電壓源Vdd1。第三第一型摻雜區(qū)位于井區(qū)中且位于第三與第四第二型摻雜區(qū)之間。以及第二閘極結(jié)構(gòu)G2位于基底上且在第二與第四第二型摻雜區(qū)之間，其中第三第一型摻雜區(qū)、第四第二型摻雜區(qū)與第二閘極結(jié)構(gòu)G2耦接到第一電壓源Vdd1。在上述結(jié)構(gòu)中，第三第二型摻雜區(qū)與第三第一型摻雜區(qū)構(gòu)成寄生二極管(虛線所示)。第一第一型摻雜區(qū)、基底、井區(qū)與第三第二型摻雜區(qū)構(gòu)成第一半導(dǎo)體硅控整流器(例如P型SCR，PSCR)341a。另外，第四第二型摻雜區(qū)、井區(qū)、基底與第二第一型摻雜區(qū)構(gòu)成第二半導(dǎo)體硅控整流器343a。
靜電放電保護電路340內(nèi)有兩個PSCR 341a、343a，PSCR 341a的陰極接至第一電壓源Vdd1，而陽極接至第二電壓源Vdd2，PSCR 341a中的PMOS的控制閘極連結(jié)至Vdd1。PSCR 343a的陽極接至第一電壓源Vdd1，而陰極接至第二電壓源Vdd2，PSCR 343a中的PMOS的控制閘極也是連結(jié)至Vdd1。
因此，PSCR 341a、343a的導(dǎo)通與否均是依據(jù)第一電壓源Vdd1來決定。若第一電壓源Vdd1發(fā)生大于PSCR 343a內(nèi)的PMOS的崩潰電壓(breakdownvoltage)的正靜電電壓雜訊，則于此瞬時時刻，此PSCR 343a會由于PMOS崩潰后產(chǎn)生的電流，而讓PSCR 343a導(dǎo)通，使得靜電電壓雜訊所產(chǎn)生的雜訊電流通過靜電放電保護電路140到達第二電壓源Vdd2，以完成本發(fā)明的目的。于本實施例中，PSCR與NSCR的臨界電壓均以1伏特為例。
若第二電壓源Vdd2發(fā)生極大的正靜電電壓雜訊時，則于此瞬時時刻，位于此兩個PSCR 341a、343a中間的寄生二極管344a會由于第二電壓源Vdd2極大于第一電壓源Vdd1而導(dǎo)通，使得PSCR 341a中連結(jié)Vdd2的p+級區(qū)、N井區(qū)、以及P型基底(p-type substrate)變成一個類似PNP接面的雙載子接面電晶體(Bipolar junction transistor，簡稱BJT)將電流導(dǎo)入P型基底而讓PSCR 341a導(dǎo)通；此外，若Vdd2相對于Vdd1的電壓差大于PSCR 341a內(nèi)的PMOS的臨界電壓，也會使PSCR 341a導(dǎo)通；最后，使得此靜電電壓雜訊產(chǎn)生的雜訊電流得以從靜電放電保護電路340到達第一電壓源Vdd1，以達成本發(fā)明的目的。
另外，如圖3左下方的結(jié)構(gòu)圖所示，由于PSCR 341a以及343a內(nèi)的PMOS的控制閘極均連結(jié)至第一電壓源Vdd1，因此可將兩個N井區(qū)放置在同一N井區(qū)內(nèi)，如此一來大幅減少了電路布線時的面積。當(dāng)中所所示的虛線二極管便是寄生二極管344a的位置。
圖3右下方所示出另一個實施型態(tài)，其結(jié)構(gòu)與PSCR型類似，其詳細結(jié)構(gòu)便不多冗述。同理，圖3右下方的結(jié)構(gòu)圖也是由于NSCR 341b與343b的控制閘極均連結(jié)至第二電壓源Vss2，因此可將兩個N井區(qū)放置在同一N井區(qū)內(nèi)。當(dāng)中所所示的虛線二極管便是寄生二極管344b的位置。
圖4是依照本發(fā)明所所示的另一較佳實施例的靜電放電的保護電路內(nèi)的靜電放電連結(jié)電路的電路方塊圖。圖4與圖3上半部分的電路方塊圖大致相同，僅于PSCR 343a的控制閘極到第一電壓源Vdd1間多了一個信號延遲單元(soft-pull-up circuit unit，SPU)450a。
此信號延遲單元450a與450b是為相同裝置，主要是用來傳遞并延遲由第一電壓源Vdd1當(dāng)中所發(fā)生的靜電電壓雜訊。此靜電電壓雜訊會被延遲大約數(shù)百奈秒(nanoseconds)至數(shù)微秒(microseconds)之間，以致于讓PSCR343a中的PMOS的控制閘極的電壓在靜電電壓雜訊發(fā)生時，維持在低電壓狀態(tài)以維持第一電壓源Vdd1與第二電壓源Vdd2于導(dǎo)通狀態(tài)。NSCR 343b中的NMOS的控制閘極也是相同原理，于靜電電壓雜訊發(fā)生時，維持在高電壓狀態(tài)，其余過程在此不贅述。
因為此靜電電壓雜訊發(fā)生的時間長短僅只有數(shù)百奈秒，因此此信號延遲單元450a與450b的作用即是一旦發(fā)生靜電電壓雜訊，便導(dǎo)通第一電壓源Vdd1與第二電壓源Vdd2一段時間，讓靜電電壓雜訊通過，使得此靜電放電保護電路能夠快速的消去靜電電壓雜訊。
圖5為依照本發(fā)明所所示的另一較佳實施例的靜電放電連結(jié)電路中的信號延遲單元450a的電路圖。圖6為依照本發(fā)明所所示的另一較佳實施例的靜電放電連結(jié)電路中的信號延遲單元450b的電路圖。請同時參閱圖5與圖6，由于所要延遲的時間很短，因此電路(a)僅需一個電阻即可延遲信號。電路(b)則是使用電阻-電容電路(RC circuit)，可依據(jù)電容的大小來調(diào)整延遲時間的長短。電路(c)則是利用傳輸閘作為信號延遲單元，利用傳輸閘內(nèi)的電阻與其寄生電容，來使得靜電電壓雜訊得以延遲，以達到上述的傳遞與維持靜電電壓雜訊的目的。
圖7是依照本發(fā)明所所示的再一較佳實施例的靜電放電的保護電路內(nèi)的靜電放電連結(jié)電路的電路方塊圖。圖7左半部與圖3上左半部分的電路方塊圖大致相同，僅于PSCR 343a的控制閘極到第一電壓源Vdd1間，以及PSCR 341a的控制閘極到第一電壓源Vdd1間，均接至信號延遲單元550a。由于兩個半導(dǎo)體硅控整流器PSCR 341a、343a內(nèi)的控制閘極均由第一電壓源Vdd1來作驅(qū)動，因于此實施例中，當(dāng)?shù)谝浑妷涸碫dd1具有正靜電電壓雜訊時，則信號延遲單元會將此靜電電壓雜訊延遲送至此兩個半導(dǎo)體硅控整流器PSCR 341a與343a的控制閘極并維持控制閘極于低電壓一段時間，因而導(dǎo)通PSCR 341a、343a以持續(xù)將第一電壓源Vdd1與Vdd2導(dǎo)通。圖7的信號延遲單元550a與圖4的信號延遲單元450a是為相同的。
圖7的右半部與左半部類似，僅于NSCR 343b的控制閘極到第二電壓源Vss2間，以及NSCR 341b的控制閘極到第二電壓源Vss2間，均接至信號延遲單元550b。圖7的信號延遲單元550b與圖4的信號延遲單元450b是為相同。
另外，依據(jù)第一電壓源Vdd1與第二電壓源Vdd2之間的電壓差，靜電放電保護電路內(nèi)也可將多個PCSR相串連(未所示)設(shè)置在第一電壓源Vdd1與第二電壓源Vdd2，在此并不贅述其原理。依據(jù)電壓源Vss1與電壓源Vss2之間的電壓差，靜電放電保護電路內(nèi)也可將多個NCSR相串連(未所示)設(shè)置在電壓源Vss1與電壓源Vssd2。
綜上所述，本發(fā)明由于將兩個半導(dǎo)體硅控整流器內(nèi)的金屬氧化物半導(dǎo)體電晶體的控制閘極均連結(jié)至同一個電壓源上，因此這兩個半導(dǎo)體硅控整流器的導(dǎo)通與否均是由上述的電壓源所控制，如此一來，便不需要將多個半導(dǎo)體硅控整流器串聯(lián)，即可讓第一電壓源與第二電壓源的電壓差距較大。并且，因金屬氧化物半導(dǎo)體電晶體的控制閘極均連結(jié)至同一個電壓源，所以于電路布線時可將N井區(qū)作在一起，使得電路布線的面積因此縮小，而降低生產(chǎn)的成本。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視后附的申請專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種靜電放電保護電路，適用于具有一第一電壓源與一第二電壓源的一集成電路中，其特征在于其包括一第一半導(dǎo)體硅控整流器，該第一半導(dǎo)體硅控整流器包括一第一金屬氧化物半導(dǎo)體電晶體，其中該第一半導(dǎo)體硅控整流器的陰極與該第一電壓源相接，該第一半導(dǎo)體硅控整流器的陽極與該第二電壓源相接；一第二半導(dǎo)體硅控整流器，該第二半導(dǎo)體硅控整流器包括一第二金屬氧化物半導(dǎo)體電晶體，其中該第二半導(dǎo)體硅控整流器的陽極與該第一電壓源相接，該第二半導(dǎo)體硅控整流器的陰極與該第二電壓源相接，其中該第一與該第二金屬氧化物半導(dǎo)體電晶體的閘極同時連接到該第一電壓源與該第二電壓源的其中之一；以及一寄生二極管，其中該寄生二極管的陰極與該第一電壓源相接，該寄生二極管的陽極與該第二電壓源相接。
2.根據(jù)權(quán)利要求1所述的靜電放電的保護電路，其特征在于其中所述的第一與第二電壓源為系統(tǒng)的相對高的電壓源，且該第一與該第二金屬氧化物半導(dǎo)體電晶體為P型并且閘極連接到該第一電壓源。
3.根據(jù)權(quán)利要求1所述的靜電放電的保護電路，其特征在于其中所述的第一與第二電壓源為系統(tǒng)的相對低的電壓源，且該第一與該第二金屬氧化物半導(dǎo)體電晶體為N型并且閘極連接到該第二電壓源。
4.根據(jù)權(quán)利要求2所述的靜電放電的保護電路，其特征在于其更包括一信號延遲單元，電性耦接至該第一電壓源與P型的該第二金屬氧化物半導(dǎo)體電晶體的閘極之間。
5.根據(jù)權(quán)利要求3所述的靜電放電的保護電路，其特征在于其更包括一信號延遲單元，電性耦接至該第二電壓源與N型的該第二金屬氧化物半導(dǎo)體電晶體的閘極之間。
6.根據(jù)權(quán)利要求4或5所述的靜電放電的保護電路，其特征在于其中所述的信號延遲單元是為電阻組成的電路。
7.根據(jù)權(quán)利要求4或5所述的靜電放電的保護電路，其特征在于其中所述的信號延遲單元是為電阻與電容組成的電路。
8.根據(jù)權(quán)利要求4或5所述的靜電放電的保護電路，其特征在于其中所述的信號延遲單元是為一傳輸閘。
9.一種靜電放電保護電路，適用于具有一第一電壓源與一第二電壓源的一集成電路中，包括一第一半導(dǎo)體硅控整流器，該第一半導(dǎo)體硅控整流器包括一第一金屬氧化物半導(dǎo)體電晶體，其中該第一半導(dǎo)體硅控整流器的陰極與該第一電壓源相接，該第一半導(dǎo)體硅控整流器的陽極與該第二電壓源相接；一第二半導(dǎo)體硅控整流器，該第二半導(dǎo)體硅控整流器包括一第二金屬氧化物半導(dǎo)體電晶體，其中該第二半導(dǎo)體硅控整流器的陽極與該第一電壓源相接，該第二半導(dǎo)體硅控整流器的陰極與該第二電壓源相接，其中該第一與該第二金屬氧化物半導(dǎo)體電晶體的閘極，經(jīng)由一信號延遲單元連接到該第一電壓源與該第二電壓源的其中之一；以及一寄生二極管，其中該寄生二極管的陰極與該第一電壓源相接，該寄生二極管的陽極與該第二電壓源相接。
10.根據(jù)權(quán)利要求9所述的靜電放電的保護電路，其特征在于其中所述的第一與第二電壓源為系統(tǒng)的相對高的電壓源，且該第一與該第二金屬氧化物半導(dǎo)體電晶體為P型并且閘極經(jīng)由該信號延遲單元連接到該第一電壓源。
11.根據(jù)權(quán)利要求9所述的靜電放電的保護電路，其特征在于其中所述的第一與第二電壓源為系統(tǒng)的相對低的電壓源，且該第一與該第二金屬氧化物半導(dǎo)體電晶體為N型并且閘極經(jīng)由該信號延遲單元連接到該第二電壓源。
12.根據(jù)權(quán)利要求9所述的靜電放電的保護電路，其特征在于其中所述的信號延遲單元是為電阻組成的電路。
13.根據(jù)權(quán)利要求9所述的靜電放電的保護電路，其特征在于其中所述的信號延遲單元是為電阻與電容組成的電路。
14.根據(jù)權(quán)利要求9所述的靜電放電的保護電路，其特征在于其中所述的信號延遲單元是為一傳輸閘。
15.一種具有靜電放電保護電路的半導(dǎo)體電路，包括一第一集成電路，電性耦接于一第一高電壓源與一第一低電壓源；一第二集成電路，電性耦接于一第二高電壓源與一第二低電壓源；一第一靜電放電保護電路，耦接于該第一與該第二高電壓源之間，更包括一P型第一半導(dǎo)體硅控整流器，包括一P型第一金屬氧化物半導(dǎo)體電晶體，其中該P型第一半導(dǎo)體硅控整流器的陰極與該第一高電壓源相接，該P型第一半導(dǎo)體硅控整流器的陽極與該第二高電壓源相接，一P型第二半導(dǎo)體硅控整流器，包括一P型第二金屬氧化物半導(dǎo)體電晶體，其中該P型第二半導(dǎo)體硅控整流器的陽極與該第一高電壓源相接，該P型第二半導(dǎo)體硅控整流器的陰極與該第二高電壓源相接，其中該P型第一與該P型第二金屬氧化物半導(dǎo)體電晶體的閘極連接到該第一高電壓源，及一寄生二極管，其中該寄生二極管的陰極與該第一高電壓源相接，該寄生二極管的陽極與該第二高電壓源相接；以及一第二靜電放電保護電路，耦接于該第一與該第二低電壓源之間，更包括一N型第一半導(dǎo)體硅控整流器，包括一N型第一金屬氧化物半導(dǎo)體電晶體，其中該N型第一半導(dǎo)體硅控整流器的陰極與該第一低電壓源相接，該N型第一半導(dǎo)體硅控整流器的陽極與該第二低電壓源相接，一N型第二半導(dǎo)體硅控整流器，包括一N型第二金屬氧化物半導(dǎo)體電晶體，其中該N型第二半導(dǎo)體硅控整流器的陽極與該第一低電壓源相接，該N型第二半導(dǎo)體硅控整流器的陰極與該第二低電壓源相接，其中該N型第一與該N型第二金屬氧化物半導(dǎo)體電晶體的閘極連接到該第二低電壓源，及一寄生二極管，其中該寄生二極管的陰極與該第一低電壓源相接，該寄生二極管的陽極與該第二低電壓源相接。
16.根據(jù)權(quán)利要求15所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其更包括一第一信號延遲單元，電性耦接至該第一高電壓源與之該P型第二金屬氧化物半導(dǎo)體電晶體的閘極之間。
17.根據(jù)權(quán)利要求15所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其更包括一第二信號延遲單元，電性耦接至該第二低電壓源與該N型第二金屬氧化物半導(dǎo)體電晶體的閘極之間。
18.根據(jù)權(quán)利要求16或17所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其中所述的信號延遲單元是為電阻組成的電路。
19.根據(jù)權(quán)利要求16或17所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其中所述的信號延遲單元是為電阻與電容組成的電路。
20.根據(jù)權(quán)利要求16或17所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其中所述的信號延遲單元是為一傳輸閘。
21.根據(jù)權(quán)利要求15所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其更包括一第一靜電放電箝位電路，電性耦接于該第一高電壓源與該第一低電壓源之間；以及一第二靜電放電箝位電路，電性耦接于該第二高電壓源與該第二低電壓源之間。
22.根據(jù)權(quán)利要求15所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其更包括一界面電路，電性耦接至該第一集成電路與該第二集成電路之間，并且耦接于該第一與該第二高電壓源及該第一與該第二低電壓源之間。
23.一種具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其包括一第一集成電路，電性耦接于一第一高電壓源與一第一低電壓源；一第二集成電路，電性耦接于一第二高電壓源與一第二低電壓源；一第一靜電放電保護電路，耦接于該第一與該第二高電壓源之間，更包括一P型第一半導(dǎo)體硅控整流器，包括一P型第一金屬氧化物半導(dǎo)體電晶體，其中該P型第一半導(dǎo)體硅控整流器的陰極與該第一高電壓源相接，該P型第一半導(dǎo)體硅控整流器的陽極與該第二高電壓源相接，一P型第二半導(dǎo)體硅控整流器，包括一P型第二金屬氧化物半導(dǎo)體電晶體，其中該P型第二半導(dǎo)體硅控整流器的陽極與該第一高電壓源相接，該P型第二半導(dǎo)體硅控整流器的陰極與該第二高電壓源相接，其中該P型第一與該P型第二金屬氧化物半導(dǎo)體電晶體的閘極經(jīng)由一第一信號延遲單元連接到該第一高電壓源，及一寄生二極管，其中該寄生二極管的陰極與該第一高電壓源相接，該寄生二極管的陽極與該第二高電壓源相接；以及一第二靜電放電保護電路，耦接于該第一與該第二低電壓源之間，更包括一N型第一半導(dǎo)體硅控整流器，包括一N型第一金屬氧化物半導(dǎo)體電晶體，其中該N型第一半導(dǎo)體硅控整流器的陰極與該第一低電壓源相接，該N型第一半導(dǎo)體硅控整流器的陽極與該第二低電壓源相接，一N型第二半導(dǎo)體硅控整流器，包括一N型第二金屬氧化物半導(dǎo)體電晶體，其中該N型第二半導(dǎo)體硅控整流器的陽極與該第一低電壓源相接，該N型第二半導(dǎo)體硅控整流器的陰極與該第二低電壓源相接，其中該N型第一與該N型第二金屬氧化物半導(dǎo)體電晶體的閘極經(jīng)由一第二信號延遲單元連接到該第二低電壓源，及一寄生二極管，其中該寄生二極管的陰極與該第一低電壓源相接，該寄生二極管的陽極與該第二低電壓源相接。
24.根據(jù)權(quán)利要求23所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其中所述的第一與第二信號延遲單元是為電阻組成的電路。
25.根據(jù)權(quán)利要求23所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其中所述的第一與第二信號延遲單元是為電阻與電容組成的電路。
26.根據(jù)權(quán)利要求23所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其中所述的信號延遲單元是為一傳輸閘。
27.根據(jù)權(quán)利要求23所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其更包括一第一靜電放電箝位電路，電性耦接于該第一高電壓源與該第一低電壓源之間；以及一第二靜電放電箝位電路，電性耦接于該第二高電壓源與該第二低電壓源之間。
28.根據(jù)權(quán)利要求23所述的具有靜電放電保護電路的半導(dǎo)體電路，其特征在于其更包括一界面電路，電性耦接至該第一集成電路與該第二集成電路之間，并且耦接于該第一與該第二高電壓源及該第一與該第二低電壓源之間。
29.一種靜電放電保護半導(dǎo)體電路，適用于具有一第一電壓源與一第二電壓源的一集成電路中，該靜電放電保護半導(dǎo)體電路包括一基底；一井區(qū)，位于該基底中；一第一第一型摻雜區(qū)與一第二第一型摻雜區(qū)，位于該基底中且在該井區(qū)外，其中該第二第一型摻雜區(qū)耦接至該第二電壓源；一第一與一第二第二型摻雜區(qū)，分別鄰近該第一與該第二第一型摻雜區(qū)，且位在該基底與該井區(qū)中；一第三與一第四第二型摻雜區(qū)，分別鄰近該第一與該第二第二型摻雜區(qū)，且位于該井區(qū)中，其中該第三第二型摻雜區(qū)耦接至該第二電壓源；一第一閘極結(jié)構(gòu)，位于該基底上且在該第一與該第三第二型摻雜區(qū)之間，其中該第一第一型摻雜區(qū)與該第一閘極結(jié)構(gòu)耦接到該第一電壓源；一第三第一型摻雜區(qū)，位于該井區(qū)中且位于該第三與該第四第二型摻雜區(qū)之間；以及一第二閘極結(jié)構(gòu)，位于該基底上且在該第二與該第四第二型摻雜區(qū)之間，其中該第三第一型摻雜區(qū)、該第四第二型摻雜區(qū)與該第二閘極結(jié)構(gòu)耦接到該第一電壓源，其中該第三第二型摻雜區(qū)與該第三第一型摻雜區(qū)構(gòu)成一寄生二極管，該第一第一型摻雜區(qū)、該基底、該井區(qū)與該第三第二型摻雜區(qū)構(gòu)成第一半導(dǎo)體硅控整流器，該第四第二型摻雜區(qū)、該井區(qū)、該基底與該第二第一型摻雜區(qū)構(gòu)成第二半導(dǎo)體硅控整流器。
30.根據(jù)權(quán)利要求29所述的靜電放電保護半導(dǎo)體電路，其特征在于其中所述的第一型摻雜區(qū)為N型摻雜區(qū)，第二型摻雜區(qū)為P型摻雜區(qū)。
31.根據(jù)權(quán)利要求29所述的靜電放電保護半導(dǎo)體電路，其特征在于其中所述的基底為P形基底，且該井區(qū)為N型井。
32.根據(jù)權(quán)利要求29所述的靜電放電保護半導(dǎo)體電路，其特征在于其中所述的第一與第二電壓源不相等，且為該靜電放電保護半導(dǎo)體電路的相對高電壓源。
33.一種靜電放電保護半導(dǎo)體電路，適用于具有一第一電壓源與一第二電壓源的一集成電路中，其特征在于其中所述的靜電放電保護半導(dǎo)體電路包括一基底；一井區(qū)，位于該基底中；一第一第一型摻雜區(qū)與一第二第一型摻雜區(qū)，位于該基底中且在該井區(qū)外，其中該第一第一型摻雜區(qū)耦接至該第一電壓源且該第二第一型摻雜區(qū)耦接至該第二電壓源；一第三與一第四第一型摻雜區(qū)，分別鄰近該第一與該第二第一型摻雜區(qū)，且位在該基底與該井區(qū)中；一第一閘極結(jié)構(gòu)，位于該基底上且在該第一與該第三第一型摻雜區(qū)之間，其中該第一閘極結(jié)構(gòu)耦接到該第二電壓源；一第二閘極結(jié)構(gòu)，位于該基底上且在該第二與該第四第一型摻雜區(qū)之間，其中該第二閘極結(jié)構(gòu)耦接到該第二電壓源，一第一與一第二第二型摻雜區(qū)，分別與該第三與該第四第一型摻雜區(qū)相鄰，且位于該井區(qū)中，其中該第一第二型摻雜區(qū)耦接至該第二電壓源且該第二第二型摻雜區(qū)耦接至該第一電壓源；以及一第五第一型摻雜區(qū)，位于該井區(qū)中且位于該第一與該第二第二型摻雜區(qū)之間，其中該第五第一型摻雜區(qū)耦接至第一電壓源，其中該第一第二型摻雜區(qū)與該第五第一型摻雜區(qū)構(gòu)成一寄生二極管，該第一第一型摻雜區(qū)、該基底、該井區(qū)與該第一第二型摻雜區(qū)構(gòu)成第一半導(dǎo)體硅控整流器，該第二第二型摻雜區(qū)、該井區(qū)、該基底與該第二第一型摻雜區(qū)構(gòu)成第二半導(dǎo)體硅控整流器。
34.根據(jù)權(quán)利要求33所述的靜電放電保護半導(dǎo)體電路，其特征在于其中所述的第一型摻雜區(qū)為N型摻雜區(qū)，第二型摻雜區(qū)為P型摻雜區(qū)。
35.根據(jù)權(quán)利要求33所述的靜電放電保護半導(dǎo)體電路，其特征在于其中所述的基底為P型基底，且該井區(qū)為N型井。
36.根據(jù)權(quán)利要求33所述的靜電放電保護半導(dǎo)體電路，其特征在于其中所述的第一與第二電壓源不相等，且為該靜電放電保護半導(dǎo)體電路的相對低電壓源。
全文摘要
一種靜電放電保護電路，適用于具有第一電壓源與第二電壓源的集成電路中，包括第一半導(dǎo)體硅控整流器、第二半導(dǎo)體硅控整流器、以及寄生二極管。第一半導(dǎo)體硅控整流器的第一控制閘極與電壓源相接。而上述的第二半導(dǎo)體硅控整流器的第二控制閘極也與上述的電壓源相接。
文檔編號H01L27/04GK1862806SQ200510069108
公開日2006年11月15日 申請日期2005年5月10日 優(yōu)先權(quán)日2005年5月10日
發(fā)明者賴純祥, 葉彥宏, 呂佳伶 申請人:旺宏電子股份有限公司