專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，其包括N型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)和P型MOSFET，兩者都含有高介電常數(shù)膜。
背景技術(shù)：
近年來，關(guān)于利用具有高介電常數(shù)即所謂高K的薄膜作為半導(dǎo)體器件的組分材料的研究正在積極開展。典型的高K材料包括諸如Zr、Hf等元素的氧化物。這些材料用于MOSFET的柵絕緣膜，即使柵絕緣膜的物理厚度增加到一定量級，也能減少氧化硅電氣換算厚度，因而能提供物理上和結(jié)構(gòu)上穩(wěn)定的柵絕緣膜。因此，與采用氧化硅的常規(guī)情況相比，增加金屬氧化物半導(dǎo)體(MOS)電容以增強MOSFET的性能和降低柵漏電流兩方面或其中任何一方面能得以實現(xiàn)。
日本專利公報No.2002-280,461披露一種包括采用這種高K材料的N-MOSFET和P-MOSFET的互補金屬氧化物半導(dǎo)體(CMOS)器件。N-MOSFET和P-MOSFET包括由氧化硅之類低介電常數(shù)膜和高介電常數(shù)膜組成的柵絕緣膜，以及由多晶硅組成的柵極。柵極被設(shè)置成與柵絕緣膜的高介電常數(shù)膜接觸。
但是據(jù)近來的研究，當柵絕緣膜由高K膜組成，柵極由多晶硅組成時，會發(fā)生所謂費米能級阻塞現(xiàn)象(C.Hobbs等人題為“Fermi Level Pinningat the Poly Si/Metal Oxide Interface”，2003 Symposium on VLSITechnology Digest of Technical Papers，4-89114-035-6103)?？梢哉J為當硅與組成高介電常數(shù)膜的上述金屬的化學鍵經(jīng)過組成柵極的多晶硅擴散而生成能級時，在柵極中的柵絕緣膜側(cè)面的界面附近發(fā)生費米能級阻塞。
當組成高介電常數(shù)膜的金屬在柵極的多晶硅中擴散時，在與柵絕緣膜的界面附近的柵多晶硅中建立起耗盡層。由于這種耗盡的影響，即使加上柵電壓，充足的電場也不能加到柵絕緣膜，因此難以在溝道區(qū)引發(fā)足夠量的載流子。結(jié)果產(chǎn)生的問題是閾值電壓增加，閾值電壓的波動也增加。
這種費米能級阻塞很容易在包括含有P型雜質(zhì)的多晶硅柵極的P型MOSFET中發(fā)生，特別是采用Hf和/或Zr用作高介電常數(shù)膜的情況下。
與此同時，具有相同成分和相同厚度的高介電常數(shù)膜被用作N型MOSFET和P型MOSFET的柵絕緣膜，它們分別構(gòu)成常規(guī)CMOS器件的LSI的內(nèi)部電路。在這種情況下出現(xiàn)的一個問題是，在CMOS器件中，N型MOSFET中產(chǎn)生的柵漏電流大于P型MOSFET中產(chǎn)生的柵漏電流。所以從功耗設(shè)計方面看來，N型MOSFET更受關(guān)注，并且要淀積具有穩(wěn)定膜厚的高介電常數(shù)膜，它能顯著減小柵漏電流。
另一方面，通過調(diào)節(jié)Si襯底中的濃度，采用含有特定元素如Hf、Zr等的高介電常數(shù)膜的P型MOSFET的閾值電壓被提高到高于采用氧化硅作柵絕緣膜的P型MOSFET的水平，并因此難以建立理想的閾值電壓的狀態(tài)。

發(fā)明內(nèi)容
本發(fā)明在考慮上述問題中發(fā)現(xiàn)，閾值電壓的增加量取決于高介電常數(shù)膜的膜厚。除此之外，本發(fā)明還發(fā)現(xiàn)引起上述問題的原因不在于由減小高介電常數(shù)膜的厚度所致的MOS電容的增加，而在于這樣的事實，即原本包含在高介電常數(shù)膜中的特定元素從高介電常數(shù)膜向柵極擴散的量依賴于其膜厚，因此想出本發(fā)明。
根據(jù)本發(fā)明的一個方面，提供一種半導(dǎo)體器件，包括N型MOSFET，其包含半導(dǎo)體襯底；第一柵絕緣膜，其形成在半導(dǎo)體襯底上，并由含有從包括Hf和Zr的組中選擇的一種或多種元素的第一高介電常數(shù)膜組成；和第一柵極，其設(shè)置在第一柵絕緣膜上與第一高介電常數(shù)膜接觸，并由多晶硅膜組成；和P型MOSFET，其包含第二柵絕緣膜，其形成在與N型MOSFET并列的半導(dǎo)體襯底上，并由含有從包括Hf和Zr的組中選擇的一種或多種元素的第二高介電常數(shù)膜組成；和第二柵極，其設(shè)置在第二柵絕緣膜上與第二高介電常數(shù)膜接觸，并由多晶硅膜組成，其中，第二高介電常數(shù)膜的膜厚小于第一高介電常數(shù)膜的膜厚。
在上述結(jié)構(gòu)中，第一高介電常數(shù)膜和第二高介電常數(shù)膜也可以由從包括Hf和Zr的組中選擇的一種或多種元素和從包括Si、O和N的組中選擇的一種或多種元素的化合物組成。
C.Hobbs等人在“Fermi Level Pinning at the Poly Si/Metal OxideInterface”，(2003 Symposium on VLSI Technology Digest of TechnicalPapers)一文中披露，當設(shè)置高K膜例如HfO2等與多晶硅接觸時，引起費米能級阻塞。這種費米能級阻塞顯著地影響P型MOSFET的運行。特別是當P型MOSFET包括含有Hf，例如HfO2和HfAlO的高介電常數(shù)膜時，對P型MOSFET的影響變得更大。但是，由于在本發(fā)明的P型MOSFET中的第二高介電常數(shù)膜形成的膜厚比較薄，所以盡管第二高介電常數(shù)膜與多晶硅接觸，原本包含在第二高介電常數(shù)膜中的擴散進入多晶硅的金屬量減少，因此能避免在多晶硅中產(chǎn)生耗盡層。這就淡化了費米能級阻塞對P型MOSFET的影響，從而阻止P型MOSFET的閾值電壓的增加，其波動也能減小。
此外，在N型MOSFET中的高介電常數(shù)膜能形成為具有較大的膜厚，因此，柵漏電流的增強(對N型MOSFET來說是一個問題)也得以抑制。
根據(jù)本發(fā)明的上述方面的半導(dǎo)體器件，還可具有這樣的構(gòu)造，其中第一高介電常數(shù)膜和第二高介電常數(shù)膜可包含Hf和Si。另外，在這種情況下，在第一高介電常數(shù)膜和第二高介電常數(shù)膜中Hf對Hf和Si的總含量的含量比可等于或高于20原子％。更可取的是Hf對Hf和Si的總含量的含量比可等于或高于30％。根據(jù)本發(fā)明上述方面的半導(dǎo)體器件，可進一步具有這樣的結(jié)構(gòu)，其中第一高介電常數(shù)膜和第二高介電常數(shù)膜可分別地和獨立地由HfSiO或HfAlO，或其氮化物組成。在這種情況下，在HfAlO中Hf對Hf和Al的總含量的百分比的最低限可等于或高于20原子％。此外，半導(dǎo)體器件可有這樣的結(jié)構(gòu)，其中第一高介電常數(shù)膜和第二高介電常數(shù)膜不含Al。
在上述情況下費米能級阻塞在P型MOSFET中的影響可能是一個問題。相比而言，因為在本發(fā)明中P型MOSFET中的第二高介電常數(shù)膜形成較薄的膜厚，這就能淡化費米能級阻塞對P型MOSFET的工作的影響，如上所述。
根據(jù)本發(fā)明的上述方面的半導(dǎo)體器件，還可具有這樣的構(gòu)造，其中，N型MOSFET的第一柵絕緣膜進一步包括提供在半導(dǎo)體襯底與第一高介電常數(shù)膜之間的氧化硅膜，P型MOSFET的第二柵絕緣膜進一步包括提供在半導(dǎo)體襯底與第二高介電常數(shù)膜之間的氧化硅膜。氧化硅膜可包括氮。
通過在半導(dǎo)體襯底與第一高介電常數(shù)膜之間以及半導(dǎo)體襯底與第二高介電常數(shù)膜之間分別提供氧化硅膜，可以防止包含在第一高介電常數(shù)膜和第二高介電常數(shù)膜中的金屬向半導(dǎo)體襯底的擴散、遷移等。
根據(jù)本發(fā)明的上述方面的半導(dǎo)體器件，還可具有這樣的構(gòu)造，其中，在半導(dǎo)體器件的N型MOSFET的第一柵極中，多晶硅膜包含N型雜質(zhì)，在P型MOSFET的第二柵極中，多晶硅膜包含P型雜質(zhì)。
當含有P型雜質(zhì)的多晶硅膜與高介電常數(shù)膜接觸時，會顯著引起上述費米能級阻塞。相比而言，在本發(fā)明中由于P型MOSFET中的第二高介電常數(shù)膜被形成為具有較薄的膜厚，所以即使第二高介電常數(shù)膜與多晶硅膜接觸，原本包含在第二高介電常數(shù)膜中的向多晶硅膜擴散的金屬量也會減少，因而能避免在多晶硅膜中產(chǎn)生耗盡層。
根據(jù)本發(fā)明的上述方面的半導(dǎo)體器件，還可具有這樣的構(gòu)造，其中第一高介電常數(shù)膜的膜厚d1與第二高介電常數(shù)膜的膜厚d2的關(guān)系是d1/d2≥1.5。盡管其上限沒有特別的限制，不過，上限可以是例如d1/d2≤3。
通過在第一高介電常數(shù)膜的膜厚與第二高介電常數(shù)膜的膜厚之間形成這種關(guān)系，能緩和費米能級阻塞的影響以降低閾值電壓，并抑制柵漏電流的增加。當?shù)谝桓呓殡姵?shù)膜由例如HfSiNO組成時，膜厚d1可等于或高于1.5nm。這樣的結(jié)構(gòu)能抑制N型MOSFET中柵漏電流的增加。另外，第二高介電常數(shù)膜的膜厚可等于或小于例如1nm，并且較好是等于或小于0.5nm。這樣的結(jié)構(gòu)能減少費米能級阻塞的影響。
根據(jù)本發(fā)明的上述方面的半導(dǎo)體器件，還可具有這樣的構(gòu)造，其中，N型MOSFET和P型MOSFET組成LSI的內(nèi)部電路。
根據(jù)本發(fā)明的另一方面，提供一種包含N型MOSFET和P型MOSFET的半導(dǎo)體器件的制造方法，包括在半導(dǎo)體器件的整個表面形成第一層，其由含有從包括Hf和Zr的組中選擇的一種或多種元素的高介電常數(shù)膜組成，所述半導(dǎo)體襯底提供有并列的P阱和N阱；用保護膜覆蓋所述P阱上的第一層；通過所述保護膜的掩模有選擇地除去所述N阱上的所述第一層；在至少所述N阱上形成由含有從包括Hf和Zr的組中選擇的一種或多種元素的高介電常數(shù)膜構(gòu)成的第二層；在所述第一層上和所述第二層上形成多晶硅膜；和有選擇地除去所述第一層、所述第二層和所述多晶硅膜，以使各層形成柵極的形狀，其中，在所述形成所述第二層的過程中，所述第二層被形成為使所述N阱上的所述第一層和所述第二層的總膜厚薄于所述P阱上的所述第一層和所述第二層的總膜厚。
在本發(fā)明這一方面，第一層和第二層也可由從包括Hf和Zr的組中選擇的一種或多種元素和從包括Si、O和N的組中選擇的一種或多種元素的化合物組成。
根據(jù)本發(fā)明上述方面的制造半導(dǎo)體器件的方法還可具有這樣的構(gòu)造，其中，方法進一步包括在形成第一層之前，在半導(dǎo)體襯底的整個表面上形成氧化硅膜，其中，在形成第一層的過程中，將第一層形成在氧化硅膜上。氧化硅膜可包含氮。
根據(jù)本發(fā)明上述方面的制造半導(dǎo)體器件的方法還可具有這樣的構(gòu)造，其中，第一層和第二層包含Hf和Si。
根據(jù)本發(fā)明上述方面的制造半導(dǎo)體器件的方法還可具有這樣的構(gòu)造，其中，在所述第一層和所述第二層中，Hf對Hf和Si的總含量的含量比等于或大于20％。
根據(jù)本發(fā)明上述方面的制造半導(dǎo)體器件的方法還可具有這樣的構(gòu)造，其中，第一層和第二層分別地和單獨地由HfSiO或HfAlO或其氮化物組成。在這種情況下，在HfAlO中Hf對Hf和Al總含量的百分比的下限等于或高于20原子％。
還有，半導(dǎo)體器件可具有這樣的結(jié)構(gòu)，其中，第一高介電常數(shù)膜和第二高介電常數(shù)膜不含Al。
根據(jù)本發(fā)明，通過降低P型MOSFET的閾值電壓，能提供使P型MOSFET的閾值電壓處于理想范圍內(nèi)的控制能力，同時，防止在包括含有高介電常數(shù)膜的N型MOSFET和P型MOSFET的半導(dǎo)體器件中的N型MOSFET中柵漏電流的增加。


本發(fā)明的上述和其他目的、優(yōu)點和特點從下面結(jié)合附圖所作的描述中將顯得更清楚，其中。
圖1是本發(fā)明的實施例中的半導(dǎo)體器件示范性結(jié)構(gòu)的剖視圖；圖2A至2D是本發(fā)明的實施例中的半導(dǎo)體器件示范性制造過程的半導(dǎo)體器件剖視圖。
圖3E至3H是本發(fā)明的實施例中的半導(dǎo)體器件示范性制造過程的半導(dǎo)體器件剖視圖。
圖4是本發(fā)明的實施例中的半導(dǎo)體器件制造過程中間階段的半導(dǎo)體器件剖視圖；圖5是本發(fā)明的實施例中的半導(dǎo)體器件制造過程中間階段的半導(dǎo)體器件剖視圖；圖6是P型MOSFET中閾值電壓與高介電常數(shù)膜的膜厚之間的關(guān)系圖。
具體實施例方式
下面將參考示例性的實施例描述本發(fā)明。技術(shù)人員將認識到利用本發(fā)明的講述內(nèi)容能實現(xiàn)許多替代性的實施裝置，本發(fā)明不限于為了說明的目的所例舉的實施例。
下面將參考附圖更詳細地描述根據(jù)本發(fā)明的優(yōu)選實施例。
第一實施例圖1是這個實施例中的半導(dǎo)體器件結(jié)構(gòu)的剖視圖。
在這個實施例中，半導(dǎo)體器件100是包括N型MOSFET 118和P型MOSFET 120的互補金屬氧化物半導(dǎo)體(CMOS)器件，該互補金屬氧化物半導(dǎo)體(CMOS)器件組成LSI的內(nèi)部電路。
半導(dǎo)體器件100包括硅襯底102，其上提供有P型導(dǎo)電性的P阱102a和N型導(dǎo)電性的N阱102b；以及器件隔離區(qū)104，其將P阱102a與N阱102b隔離。N型MOSFET 118和P型MOSFET 120分別形成在P阱102a和N阱102b中。
一對雜質(zhì)擴散區(qū)121提供在P阱102a中，在它們之間形成溝道區(qū)。在溝道區(qū)中提供有柵，其包括具有氧化硅膜106的柵絕緣膜和按此順序形成于其上的第一高介電常數(shù)膜111；提供在柵絕緣膜上并由多晶硅膜114和側(cè)壁絕緣膜115組成的柵極。這里，多晶硅膜114被布置成與第一高介電常數(shù)膜111接觸。N型MOSFET 118的多晶硅膜114用N型雜質(zhì)摻雜。N型MOSFET 118由這些組分構(gòu)成。
類似地，一對雜質(zhì)擴散區(qū)122提供在N阱102b中，在它們之間形成溝道區(qū)。在溝道區(qū)中提供有柵，其包括具有氧化硅膜106的柵絕緣膜和按此順序形成于其上的第二高介電常數(shù)膜112；提供在柵絕緣膜上并由多晶硅膜114和側(cè)壁絕緣膜116組成的柵極。這里，多晶硅膜114被布置成與第二高介電常數(shù)膜112接觸。P型MOSFET 120的多晶硅膜114用P型雜質(zhì)摻雜。P型MOSFET 120由這些組分構(gòu)成。
第一高介電常數(shù)膜111和第二高介電常數(shù)膜112是具有比氧化硅更高的相對介電常數(shù)的膜，所謂高K膜能應(yīng)用作這些膜。第一高介電常數(shù)膜111和第二高介電常數(shù)膜112可由具有等于或高于10的相對介電常數(shù)的材料組成。更具體地說，第一高介電常數(shù)膜111和第二高介電常數(shù)膜112可分別由含有從包括Hf和Zr的組中選擇的一種或多種元素的材料組成，并且可利用的膜可以是包含上述元素中任何一種的氧化物膜、硅酸鹽膜或諸如此類。這些材料的使用增加第一高介電常數(shù)膜111和第二高介電常數(shù)膜112的相對介電常數(shù)同時使熱電阻得以改善。這一特點有助于MOSFET的小型化和可靠性的提高。第一高介電常數(shù)膜111和第二高介電常數(shù)膜112可由相同的材料組成或者由不同的材料組成。
第一高介電常數(shù)膜111和第二高介電常數(shù)膜112可由包含Hf和Si的材料組成。在這種情況下，Hf對Hf和Si總含量的含量比可等于或高于20原子％。此外，第一高介電常數(shù)膜111和第二高介電常數(shù)膜112可以分別地和單獨地由HfSiO或HfAlO、或者它們的氮化物組成。在這種情況下，HfAlO中Hf對Hf和Al的總含量的百分比的下限可等于或高于20原子％。再有，半導(dǎo)體器件的第一高介電常數(shù)膜和第二高介電常數(shù)膜的結(jié)構(gòu)可以是與Al無關(guān)的結(jié)構(gòu)。
在本實施例中，P型MOSFET 120的第二高介電常數(shù)膜112在疊層方向上的膜厚比N型MOSFET 118的第一高介電常數(shù)膜111的膜厚薄。此后，簡稱“膜厚”將用來特指疊層方向上的膜厚。在包含N型MOSFET 118和P型MOSFET 120的半導(dǎo)體器件100中，為了禁止N型MOSFET 118中的柵漏電流的增加，以及為了減小對P型MOSFET 120費米能級阻塞的影響，最好具有這樣一種結(jié)構(gòu)，其中第一高介電常數(shù)膜111的膜厚d1與第二高介電常數(shù)膜112的膜厚d2的關(guān)系表示為d1/d2≥1.5。
N型MOSFET 118的第一高介電常數(shù)膜111的膜厚例如可等于或大于1.5nm。有了這種結(jié)構(gòu)，N型MOSFET 118中的柵漏電流的增加能得以禁止。還有，雖然它們上限不被特別限制，其上限仍可以是例如d1/d2≤3。P型MOSFET 120的第二高介電常數(shù)膜112的膜厚d2例如可等于或小于1nm，最好等于或小于0.5nm。有了這種結(jié)構(gòu)，費米能級阻塞的影響能減小。
當包含上述元素的材料應(yīng)用作組成第一高介電常數(shù)膜111和第二高介電常數(shù)膜112的材料時，由于P型MOSFET 120中的費米能級阻塞影響可能引起提高閾值電壓的問題。但是，因為P型MOSFET 120中的第二高介電常數(shù)膜112形成有根據(jù)本實施例中的半導(dǎo)體器件100的結(jié)構(gòu)的較薄膜厚，所以就能減小費米能級阻塞的影響。另一方面，由于N型MOSFET118的第一高介電常數(shù)膜111形成有較厚的膜厚，所以也能禁止柵漏電流的增加。
雖然不是特別限制本發(fā)明的范圍，但是N型MOSFET 118和P型MOSFET 120通常在氧化硅膜106的疊層方向上形成有實質(zhì)上相同的膜厚。
圖2A至2D和圖3E至3H是具有圖1所示結(jié)構(gòu)的半導(dǎo)體器件100的示范性制造過程的剖視圖。
首先，通過已知技術(shù)在硅襯底102中按照淺溝隔離(STI)形成器件隔離區(qū)104，然后，分別離子摻雜P型雜質(zhì)形成P阱102a以及離子摻雜N型雜質(zhì)形成N阱102b(圖2A)。器件隔離區(qū)104可通過其他已知的方法例如硅的局部氧化(LOCOS)方法等形成。
接著，通過已知技術(shù)分別在P阱102a和N阱102b中形成溝道區(qū)。這里，N型雜質(zhì)和P型雜質(zhì)能分別離子摻雜至P阱102a和N阱102b的溝道區(qū)的較下部，形成穿通中止區(qū)。通過形成這種穿通中止區(qū)能禁止那里的溝道短路效應(yīng)。
而后，氧化硅膜106(具有膜厚例如1nm至2nm)形成在硅襯底102的表面上(圖2B)。氧化硅膜106能采用例如在硅襯底102的表面上進行熱氧化的方法形成。進行熱氧化的條件可以是例如在900℃的處理溫度下持續(xù)40至50秒量級的時間。
接著，在氧化硅膜106上形成高介電常數(shù)膜108(具有膜厚例如約1nm)(圖2C)。高介電常數(shù)膜108可通過化學氣相淀積(CVD)、原子層淀積(ALD)等淀積形成。在本實施例中采用鉿硅酸鹽用于淀積高介電常數(shù)膜108。它的淀積可使用有機鉿源氣體、氧化氣體和含硅氣體來進行。這里，氧可用于對氧化氣體，例如單硅烷(SiH4)可用作含硅氣體。
此后，采用例如含氮氣體如氨水進行退火。它的處理條件例如可以是900至1000℃處理溫度和40秒的持續(xù)時間或諸如此類。進行退火處理能防止鉿硅酸鹽的不希望的結(jié)晶。
接著，在P阱102a上形成光致抗蝕劑110(圖2D)。光致抗蝕劑110采用在高介電常數(shù)膜108的表面上加抗蝕劑的方法，然后經(jīng)過掩摸對它進行曝光和顯影而圖形化(未示)，再采用例如稀釋的氟化酸(DHF)進行濕刻蝕。這一過程形成對N阱102b上的高介電常數(shù)膜108有選擇地除去。接著，在利用例如臭氧的干燥氛圍中去除光致抗蝕劑110而不除去P阱102a上的高介電常數(shù)膜108(圖3E)。
然后，在高介電常數(shù)膜108和氧化硅膜106上形成第二高介電常數(shù)膜112(具有膜厚例如約0.7nm)(圖3F)。第二高介電常數(shù)膜112能用類似于形成高介電常數(shù)膜108的方法形成。上述處理在P阱102a上形成高介電常數(shù)膜，其膜厚比N阱102b上的高介電常數(shù)膜為厚。
此后，在第二高介電常數(shù)膜112上形成多晶硅膜114(圖3G)。然后，將N型雜質(zhì)離子摻雜至淀積在P阱102a上的多晶硅膜114中，將N型雜質(zhì)離子摻雜至淀積在N阱102b上的多晶硅膜114中。
接著，對氧化硅膜106、高介電常數(shù)膜108、第二高介電常數(shù)膜112和多晶硅膜114有選擇地干刻蝕形成柵極的形狀。然后，在P阱102a上形成側(cè)壁絕緣膜115以覆蓋氧化硅膜106、高介電常數(shù)膜108、第二高介電常數(shù)膜112和多晶硅膜114的各個側(cè)壁。類似地，在N阱102b上，形成側(cè)壁絕緣膜116以覆蓋氧化硅膜106、第二高介電常數(shù)膜112和多晶硅膜114的各個側(cè)壁(圖3H)。側(cè)壁絕緣膜115和側(cè)壁絕緣膜116能經(jīng)過使用例如碳氟化合物氣體或諸如此類的各向異性的刻蝕處理而形成。注意，第一高介電常數(shù)膜111由高介電常數(shù)膜108和第二高介電常數(shù)膜112組成。
此后，在P阱102a和N-阱102b的表面上分別形成源/漏擴展區(qū)，它們是溝道區(qū)和雜質(zhì)擴散區(qū)之間的電氣連接部分，后面將要描述。
下面，關(guān)于P阱102a的表面，用N型雜質(zhì)例如P、As或諸如此類經(jīng)過柵極和側(cè)壁絕緣膜115的掩摸摻入P阱102a的外層，形成雜質(zhì)擴散區(qū)121。類似地，關(guān)于N阱102b的表面，用P型雜質(zhì)例如B、Al或諸如此類經(jīng)過柵極和側(cè)壁絕緣膜116的掩模摻入N阱102b的外層，形成雜質(zhì)擴散區(qū)122。源區(qū)和漏區(qū)按照這一處理過程形成。此后，通過在非氧化氛圍中的熱處理對摻入的雜質(zhì)進行激活。通過上述處理，就形成了作為CMOS器件的半導(dǎo)體器件100。
在這個實施例中，對于易受費米能級阻塞損傷的P型MOSFET 120，通過使第二高介電常數(shù)膜112的膜厚較薄，能減少從第二高介電常數(shù)膜112向多晶硅膜114擴散的金屬(這個實施例中是Hf)的數(shù)量，因此減少多晶硅膜114中耗盡層的產(chǎn)生。這能減少P型MOSFET中閾值電壓。有了這樣的結(jié)構(gòu)，P型MOSFET中的閾值電壓能通過調(diào)整摻雜至硅襯底的雜質(zhì)濃度控制在理想的范圍內(nèi)。另一方面，在N型MOSFET 118中，如果第一高介電常數(shù)膜111類似于第二高介電常數(shù)膜112形成有較薄的膜厚，就會出現(xiàn)柵漏電流增加的問題。但是，在這個實施例中，N型MOSFET118的第一高介電常數(shù)膜111的膜厚能獨立于第二高介電常數(shù)膜112進行控制，以便提供厚于第二高介電常數(shù)膜112的膜厚，因此可防止N型MOSFET 118中柵漏電流的增加。照這樣，根據(jù)本實施例的半導(dǎo)體器件100，P型MOSFET 120中的費米能級阻塞能被禁止，而不增加N型MOSFET 118中的柵漏電流。此外，根據(jù)本實施例的半導(dǎo)體器件100，N型MOSFET 118中的柵漏電流不增加，因此將等待狀態(tài)中的功耗保持在與常規(guī)器件相同的水平。
第二實施例在這個實施例中，進行類似于參考圖2A至圖2D的第一實施例中描述的處理，具體地說在硅襯底102上形成氧化硅膜106和高介電常數(shù)膜108，在P阱102a上形成光致抗蝕劑110。利用例如稀釋的氟化酸(DHF)進行濕處理有選擇地除去N阱102b上的高介電常數(shù)膜108和氧化硅膜106(圖4)。本實施例與第一實施例不同之點是氧化硅膜106與高介電常數(shù)膜108一起也被除去。
接著，除去光致抗蝕劑110，此后的硅襯底102的N阱102b的表面進行熱氧化，在N阱102b上形成氧化硅膜(未示)。而后在氧化硅膜106和設(shè)置在N阱102b上的氧化硅膜上形成高介電常數(shù)膜。這樣的高介電常數(shù)膜能以類似于高介電常數(shù)膜108的結(jié)構(gòu)形成。
在N阱102b上形成的硅的膜厚可基本上與氧化硅膜106的膜厚相同，或者可薄于或厚于氧化硅膜106的膜厚。
例如，設(shè)置在N阱102b上的氧化硅膜的膜厚可基本上等于氧化硅膜106和高介電常數(shù)膜108的總膜厚。這種情況的示例表示在圖5中。
由于根據(jù)本實施例的制造半導(dǎo)體器件100的方法是在除去高介電常數(shù)膜108之后，在N阱102b上形成氧化硅膜，在高介電常數(shù)膜108被刻蝕時，也就與氧化硅膜中是否產(chǎn)生缺陷無關(guān)。因此高介電常數(shù)膜108能在各種條件下被刻蝕。
示例第一實施例中描述的、具有圖1所示結(jié)構(gòu)的P型MOSFET 120曾用來研究第二高介電常數(shù)膜112的膜厚與P型MOSFET 120中的閾值電壓的關(guān)系，其結(jié)果如圖6所示。
如圖中可見，第二高介電常數(shù)膜112的較厚的膜厚造成P型MOSFET120中閾值電壓的增加。研究顯示，當?shù)诙呓殡姵?shù)膜112的膜厚等于或小于1nm時，閾值電壓處于適于制造應(yīng)用的水平(不高于約0.5V)。此外，還發(fā)現(xiàn)如果使第二高介電常數(shù)膜112膜厚不大于0.5nm，能有效地控制閾值電壓的增加。對具有氧化硅膜106的不同膜厚的半導(dǎo)體器件100的P型MOSFET 120進行過測試，在所有的測試中顯示出類似的結(jié)果。
另一方面，雖然圖中未示，但也指示出當N型MOSFET 118中的第一高介電常數(shù)膜111的膜厚等于或大于1.5nm時，柵漏電流的影響減小。
從上述結(jié)果發(fā)現(xiàn)，當?shù)谝桓呓殡姵?shù)膜111的膜厚d1與第二高介電常數(shù)膜112的膜厚d2的關(guān)系表示為d1/d2≥1.5，CMOS器件中的柵漏電流的影響和費米能級阻塞的影響兩者都減小。
盡管已參考附圖描述了本發(fā)明的優(yōu)選實施例，但應(yīng)當了解，上述披露是為了舉例說明本發(fā)明的目的，與上述結(jié)構(gòu)不同的結(jié)構(gòu)也能采用。
例如，雖然在上述實施例中描述了利用鉿硅酸鹽作為高介電常數(shù)膜的結(jié)構(gòu)，但除此之外，Hf、Zr或諸如此類的氧化物膜、Hf、Zr或諸如此類的硅酸鹽膜、Hf、Zr或諸如此類的氮氧化物膜同樣能利用。另外，在參考圖2A至2D和圖3E至3H所述的第一實施例處理中，高介電常數(shù)膜108和第二高介電常數(shù)膜112可分別由不同的材料形成。然而，圖1所示的第一高介電常數(shù)膜111和第二高介電常數(shù)膜112也可分別層疊為包括具有不同組成的多種高介電常數(shù)膜。
另外，本發(fā)明不限于Hf和Zr，也可應(yīng)用于這樣的N型MOSFET和P型MOSFET，其所具有的柵絕緣膜包含的元素在與多晶硅膜接觸時，可能以其他方式擴散至多晶硅膜，引起費米能級阻塞。
盡管已描述過在第一實施例中參考圖3E所述的處理中光致抗蝕劑110被除去，在參考圖3E所述的處理中第二高介電常數(shù)膜112在P阱102a上形成，但是第二高介電常數(shù)膜112可只在N阱102b上形成而保留光致抗蝕劑110。在這種情況下，高介電常數(shù)膜108的膜厚能調(diào)整到一個厚度，在該厚度能顯著降低N型MOSFET 118中的柵漏電流，而不會引起任何問題。如此，第一高介電常數(shù)膜111和第二高介電常數(shù)膜112能通過不同類型的處理而形成。
盡管在第一實施例中，描述了在參考圖3E所述的處理中除去N阱102b上的高介電常數(shù)膜108的構(gòu)形，但高介電常數(shù)膜108可以不完全除去。此外，N阱102b上的高介電常數(shù)膜108可以除去，并且同時N阱102b上的氧化硅膜106也可部分地除去。在本發(fā)明中令人滿意的是，最終可得到N型MOSFET 118的第一高介電常數(shù)膜111的理想膜厚和P型MOSFET120的第二高介電常數(shù)膜112的理想膜厚。
很明顯，本發(fā)明不限于上述實施例，在不脫離本發(fā)明的范圍和精神的情況下，可以修改和變化。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于包括半導(dǎo)體襯底；N型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，其包含第一柵絕緣膜，其形成在所述半導(dǎo)體襯底上，并由含有從包括Hf和Zr的組中選擇的一種或多種元素的第一高介電常數(shù)膜組成；和第一柵極，其由多晶硅膜組成，所述多晶硅膜設(shè)置在所述第一柵絕緣膜上與所述第一高介電常數(shù)膜接觸；和P型MOSFET，其包含第二柵絕緣膜，其形成在與所述N型MOSFET并列的所述半導(dǎo)體襯底上，并由含有從包括Hf和Zr的組中選擇的一種或多種元素的第二高介電常數(shù)膜組成；和第二柵極，其由多晶硅膜組成，所述多晶硅膜設(shè)置在所述第二柵絕緣膜上與所述第二高介電常數(shù)膜接觸，其中所述第二高介電常數(shù)膜的膜厚小于所述第一高介電常數(shù)膜的膜厚。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述N型MOSFET的所述第一柵絕緣膜進一步包括提供在所述半導(dǎo)體襯底與所述第一高介電常數(shù)膜之間的氧化硅膜，其中所述P型MOSFET的所述第二柵絕緣膜進一步包括提供在所述半導(dǎo)體襯底與所述第二高介電常數(shù)膜之間的氧化硅膜。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于在所述N型MOSFET的所述第一柵極中，所述多晶硅膜包含N型雜質(zhì)，在所述P型MOSFET的所述第二柵極中，所述多晶硅膜包含P型雜質(zhì)。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述第一高介電常數(shù)膜的膜厚d1與所述第二高介電常數(shù)膜的膜厚d2的關(guān)系表示為d1/d2≥1.5。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述第一高介電常數(shù)膜和所述第二高介電常數(shù)膜包含Hf和Si。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于在所述第一高介電常數(shù)膜和所述第二高介電常數(shù)膜中，Hf對Hf和Si的總含量的含量比等于或大于20％。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述第一高介電常數(shù)膜和所述第二高介電常數(shù)膜分別地和獨立地由HfSiO或HfAlO或其氮化物組成。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述N型MOSFET和所述P型MOSFET組成LSI的內(nèi)部電路。
全文摘要
半導(dǎo)體器件100包括硅襯底102；N型MOSFET118，其包括在硅襯底102上形成的第一高介電常數(shù)膜111和多晶硅膜114；和P型MOSFET 120，其包括在硅襯底102上與N型MOSFET 118并列的第二高介電常數(shù)膜112和多晶硅膜114。第二高介電常數(shù)膜112被形成為其膜厚較薄于第一高介電常數(shù)膜111的膜厚。第一高介電常數(shù)膜111和第二高介電常數(shù)膜112包含從包括Hf和Zr的組中選擇的一種或多種元素。
文檔編號H01L31/115GK1697182SQ20051007122
公開日2005年11月16日 申請日期2005年5月13日 優(yōu)先權(quán)日2004年5月14日
發(fā)明者君塚直彥, 今井清隆, 益岡有里, 巖本敏幸, 西藤哲史, 渡邊啟仁, 寺井真之 申請人:恩益禧電子股份有限公司, 日本電氣株式會社