專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件。
背景技術(shù)：
在場效應(yīng)晶體管(FET)中，諸如在背表面上具有源電極(背表面源極)的橫向功率金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)中，有效外延層的厚度(在下文中稱為“有效外延厚度”)對(duì)漏極-源極擊穿電壓(BVdss)和漏極-源極電容(Cds)有顯著影響，具有較厚的有效外延厚度是優(yōu)選的，以增加漏極-源極擊穿電壓和降低漏極-源極電容。
此外，經(jīng)常將雜質(zhì)擴(kuò)散到襯底中，以便使源極和襯底的背表面接觸，而由于雜質(zhì)的擴(kuò)散而發(fā)生襯底的多余的擴(kuò)展，由此降低了有效外延厚度。使源極和襯底的背表面接觸的原因在于當(dāng)布線從襯底的前表面?zhèn)壬系脑措姌O耦合到其上時(shí)，由布線產(chǎn)生的源極電感使射頻(RF)特性大大地惡化，而在這種情況下，在其背表面上布置源電極以提供襯底的背表面到封裝框架的直接耦合。
因此，在將雜質(zhì)擴(kuò)散到襯底中以提供源極和襯底的背表面之間的接觸時(shí)，阻止襯底的擴(kuò)展以提供較厚的有效外延厚度是非常關(guān)鍵的。這對(duì)于將襯底的電阻最大可能地降低也是非常關(guān)鍵的。
在以日本專利未決公開No.2004-063,922和日本專利未決公開No.2002-343,960所述的技術(shù)為典型代表的現(xiàn)有技術(shù)中，諸如N溝道橫向MOSFET的場效應(yīng)晶體管(FET)包括在P+襯底10上的P-外延層11，如圖7的截面圖所示，并且在其上形成諸如MOSFET等的場效應(yīng)晶體管結(jié)構(gòu)，其典型地包括N+源擴(kuò)散層15、N-漏層16和柵電極17。這里，N+源擴(kuò)散層15通過源電極18耦合到P+掩埋層12a。P+掩埋層12耦合到P+襯底10以形成背表面源極-接地結(jié)構(gòu)。
用于形成背表面源極-接地結(jié)構(gòu)的P+掩埋層12a可通過如下步驟形成，如圖8A至8D的截面工藝視圖所示，在P+襯底10上生長P-外延層11(圖8A和8B)、此后進(jìn)行用于形成P+掩埋層12a的擴(kuò)散或P+離子注入(圖8C)、并且然后進(jìn)行用于形成掩埋結(jié)構(gòu)的熱處理(圖8D)。

發(fā)明內(nèi)容
但是，現(xiàn)在已經(jīng)發(fā)現(xiàn)在包括上述參考文獻(xiàn)中公開的技術(shù)的現(xiàn)有技術(shù)在如下方面有改進(jìn)余地。
圖7、圖8A至8D以及圖9包括了用于描述在現(xiàn)有技術(shù)中諸如MOSFET的場效應(yīng)晶體管的圖和分布圖。在典型地采用硼作為用于圖7和圖8A至8D中的P+襯底10和P-外延層11的P型雜質(zhì)時(shí)，硼是輕元素而由此具有較大的擴(kuò)散系數(shù)，因此由用于外延生長的襯底的熱處理或由用于源擴(kuò)散的襯底的熱處理而引起在襯底上較大的擴(kuò)展。
例如，當(dāng)10Ωcm(大約1×1015cm-3)的硼被引入到含有0.0075Ωcm(大約2×1019cm-3)的硼的P+襯底中以形成具有厚度10μm的P-外延層并且所形成的P-外延層接著被熱處理時(shí)，在2×1015cm-3處確定有效外延厚度的情況下，如表示沿圖7的A-A’的硼分布的圖9所示，由于在襯底上引起較大的擴(kuò)展，如圖9中箭頭所示，有效外延厚度在大約3μm的量級(jí)。因此，改進(jìn)的余地在于難以增加漏極-源極擊穿電壓(BVdss)和降低漏極-源極電容(Cds)。
根據(jù)本發(fā)明，提供一種半導(dǎo)體器件，包括半導(dǎo)體襯底，其包含在半導(dǎo)體襯底中注入的第一導(dǎo)電型的雜質(zhì)；相對(duì)高濃度的第二導(dǎo)電型雜質(zhì)注入層，其形成在半導(dǎo)體襯底上；相對(duì)低濃度的第二導(dǎo)電型雜質(zhì)外延層，其形成在第二導(dǎo)電型雜質(zhì)注入層上；以及場效應(yīng)晶體管，其由位于第二導(dǎo)電型雜質(zhì)外延層中的一對(duì)雜質(zhì)擴(kuò)散區(qū)和位于該一對(duì)雜質(zhì)擴(kuò)散區(qū)所夾著的區(qū)域上的柵電極構(gòu)成。
根據(jù)本發(fā)明，由于包含在半導(dǎo)體襯底中的第一導(dǎo)電型雜質(zhì)和包含在第二導(dǎo)電型雜質(zhì)注入層中的第二導(dǎo)電型雜質(zhì)由于庫侖力而彼此相互吸引，所以能夠防止半導(dǎo)體襯底的擴(kuò)展。因此，可以實(shí)現(xiàn)用于有效外延厚度的膜厚度的增加，并由此可以實(shí)現(xiàn)包括具有較大漏極-源極擊穿電壓和較小漏極-源極電容的場效應(yīng)晶體管的半導(dǎo)體器件。
根據(jù)本發(fā)明的半導(dǎo)體器件還可以包括第二導(dǎo)電型雜質(zhì)源掩埋層，其與半導(dǎo)體襯底和第二導(dǎo)電型雜質(zhì)注入層相接觸。
根據(jù)本發(fā)明的半導(dǎo)體器件可以進(jìn)一步具有如下結(jié)構(gòu)，其中第一導(dǎo)電型雜質(zhì)可以包括As或Sb。通過將具有較小電阻率的As或Sb作為第一導(dǎo)電型雜質(zhì)注入到半導(dǎo)體襯底中能夠減小半導(dǎo)體襯底的電阻。因此，可以實(shí)現(xiàn)包括具有背表面源極-接地結(jié)構(gòu)的場效應(yīng)晶體管的半導(dǎo)體器件，其中該源極-接地結(jié)構(gòu)包括具有低電阻率的半導(dǎo)體襯底。此外，通過在用具有較小擴(kuò)散系數(shù)的As或Sb注入的半導(dǎo)體襯底上形成第二導(dǎo)電型雜質(zhì)注入層可以進(jìn)一步抑制半導(dǎo)體襯底的擴(kuò)展。因此，可以實(shí)現(xiàn)用于有效外延厚度的膜厚度的進(jìn)一步增加。結(jié)果，可以實(shí)現(xiàn)包含具有較高漏極-源極擊穿電壓和較低漏極-源極電容的場效應(yīng)晶體管的半導(dǎo)體器件。
根據(jù)本發(fā)明，提出了包含具有較高漏極-源極擊穿電壓和較低漏極-源極電容的場效應(yīng)晶體管的半導(dǎo)體器件。


從結(jié)合附圖的如下說明中，本發(fā)明的上述和其他目的、優(yōu)點(diǎn)和特征將更為明顯，其中圖1是根據(jù)本發(fā)明的實(shí)施例的MOSFET的示意性截面圖；圖2是根據(jù)本發(fā)明的實(shí)施例的圖1所示的MOSFET的B-B’面的平面圖；圖3是根據(jù)本發(fā)明的實(shí)施例的MOSFET的D-D’面的平面圖；圖4A至4F是層結(jié)構(gòu)的截面圖，示意性示出根據(jù)本發(fā)明的實(shí)施例的MOSFET的制造工藝；圖5G至5J是層結(jié)構(gòu)的截面圖，示意性示出根據(jù)本發(fā)明的實(shí)施例的MOSFET的制造工藝；圖6是示出了根據(jù)本發(fā)明的實(shí)施例的MOSFET的雜質(zhì)分布和圖7所示的MOSFET的雜質(zhì)分布的圖；圖7是現(xiàn)有技術(shù)的MOSFET的示意性截面圖；圖8A至8D是層結(jié)構(gòu)的截面圖，示意性示出現(xiàn)有技術(shù)的MOSFET的制造工藝；以及圖9是示出了現(xiàn)有技術(shù)的MOSFET的雜質(zhì)分布的圖。
具體實(shí)施例方式
現(xiàn)在將參考說明性實(shí)施例在此描述本發(fā)明。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到使用本發(fā)明的講述可以實(shí)現(xiàn)許多可選實(shí)施例并且本發(fā)明并不限于用于解釋性目的所說明的實(shí)施例。
參考附圖，將進(jìn)一步詳細(xì)如下說明根據(jù)本發(fā)明的實(shí)施例。在所有的圖中，在附圖中公共出現(xiàn)的元件用相同的標(biāo)號(hào)表示，并且省略其詳細(xì)說明。
雖然本實(shí)施例意圖描述例如采用N型雜質(zhì)作為第一導(dǎo)電型雜質(zhì)和采用P型雜質(zhì)作為第二導(dǎo)電型雜質(zhì)的N溝道橫向MOSFET，但是也可以對(duì)采用相反導(dǎo)電型雜質(zhì)的P溝道橫向MOSFET作相似的描述。
圖1所示的半導(dǎo)體器件包括半導(dǎo)體襯底(N+襯底110)，其包含在半導(dǎo)體襯底中注入的第一導(dǎo)電型雜質(zhì)；相對(duì)高濃度的第二導(dǎo)電型雜質(zhì)注入層(P+注入層114)，其形成在半導(dǎo)體襯底(N+襯底110)上；相對(duì)低濃度的第二導(dǎo)電型雜質(zhì)外延層(p-外延層111)，其形成在第二導(dǎo)電型雜質(zhì)注入層(P+注入層114)上；以及場效應(yīng)晶體管(N溝道型橫向MOSFET 100)，其由一對(duì)雜質(zhì)擴(kuò)散區(qū)(N+源擴(kuò)散層115和N-漏層116)和柵電極117構(gòu)成，其中雜質(zhì)擴(kuò)散區(qū)位于第二導(dǎo)電型雜質(zhì)外延層(P-外延層111)中而柵電極位于夾在該對(duì)雜質(zhì)擴(kuò)散區(qū)(N+源擴(kuò)散層115和N-漏層116)之間的區(qū)域上。
根據(jù)本實(shí)施例的N溝道型橫向MOSFET 100如圖1所示。
N溝道型橫向MOSFET 100包括源電極118、柵電極117以及漏電極119。N溝道型橫向MOSFET 100包括N+襯底110，其是摻雜有諸如As、Sb、磷等的N型雜質(zhì)作為第一導(dǎo)電型雜質(zhì)的硅襯底；P+注入層114，其是以相對(duì)高的濃度形成在N+襯底110上并包含注入其中的諸如硼、Al等的P型雜質(zhì)的第二導(dǎo)電型雜質(zhì)注入層；P-外延層111，其是以相對(duì)低的濃度形成在P+注入層114上并且包含離子注入其中的諸如硼、Al等的P型雜質(zhì)的第二導(dǎo)電型外延層；P+源掩埋層112a，其是形成在N+襯底110上并且包含離子注入其中的諸如硼、Al等的P型雜質(zhì)的第二導(dǎo)電型雜質(zhì)源掩埋層；以及N+源掩埋層112b，其包含離子注入其中的諸如As、Sb、磷等的N型雜質(zhì)。
在本實(shí)施例中，N+襯底110例如以2×1019cm-3的濃度注入As。此外，P+注入層114例如以1×1016cm-3的濃度注入硼，P-外延層111例如以1×1015cm-3的濃度注入硼，并且P+注入層114中雜質(zhì)的濃度相對(duì)高于P-外延層111中的濃度。此外，P+源掩埋層112a例如以1×1019cm-3的濃度注入硼。
此外，N-漏層116、P+基層136以及N+接觸138形成于p-外延層111中，并且柵電極117通過柵絕緣膜130耦合到P+基層136，其中N-漏層116是用諸如As、Sb、磷等N型雜質(zhì)離子注入的漏擴(kuò)散層，P+基層136用諸如硼、Al等P型雜質(zhì)離子注入，N+接觸138用諸如As、Sb、磷等N型雜質(zhì)離子注入并且耦合到漏電極119。柵電極117的周邊(上表面和側(cè)表面)除了柵電極端114的部分之外被絕緣膜132覆蓋。此外，絕緣膜132上形成層間膜134和多晶硅電極120，它們起到阻止柵電極117的電場增強(qiáng)并固定源參考電位的作用。漏電極119包括在其上部的漏電極端146。
此外，用諸如As、Sb、磷等N型雜質(zhì)離子注入的N+源擴(kuò)散層115形成在P+源掩埋層112a上，并且耦合到形成在N+源掩埋層112b中并且用諸如As、Sb、磷等N型雜質(zhì)離子注入的N+接觸140。N+接觸140耦合到源電極118。
這里，P+注入層114用于防止N-漏層116和N+襯底110的擊穿的目的，并且雜質(zhì)的分布例如是以1×1016cm-3量級(jí)的濃度，并且其厚度在1μm的量級(jí)。此外，由于注入到N+襯底110中的雜質(zhì)的導(dǎo)電型與注入到P+注入層114中的雜質(zhì)的導(dǎo)電型相反，因此可以抑制N+襯底110的擴(kuò)展。
這里，P+注入層114耦合到P+源掩埋層112a、而P+源掩埋層112a通過N+接觸140(注入N型雜質(zhì)的區(qū)域)耦合到源電極118，圖2所示的P+源掩埋層112a的布圖從上方看是圖1的平面B-B′的平面視圖。
此外，如圖3所示，其是從上方看的圖1所示的接觸部分的平面D-D′的平面視圖，通過將P+接觸148布置在除了N+源擴(kuò)散層115的區(qū)域之外的P+源掩埋層112a的區(qū)域之中來將P+源掩埋層112a耦合到源電極118。源電極118通過N+接觸140耦合到N+源掩埋層112b。此外，由于N+源掩埋層112b耦合到背表面源電極141(另一個(gè)源電極)，P+源掩埋層112a最終接地(耦合)到背表面源電極141，其中使背表面源電極141覆蓋N+襯底110的整個(gè)背表面并且包括其下部中的背表面源極端142。
因此，如從N溝道型橫向MOSFET 100一側(cè)看N+襯底110時(shí)可以看出的，由于源極-接地(源極耦合)用N+襯底110的背表面上的相同P型雜質(zhì)形成，所以起N溝道型橫向MOSFET的作用。
下面將描述用于制造N溝道型橫向MOSFET 100的工藝。
圖4A到4F和圖5G到5J是示出了用于制造N溝道型橫向MOSFET 100的工藝的橫截面視圖。
通過將諸如硼等的P型雜質(zhì)離子注入或?qū)⒆⑷肫渲械闹T如硼等的P型雜質(zhì)離子擴(kuò)散到具有諸如As、Sb、磷等的N型雜質(zhì)的N+襯底110中來形成P+注入層114(圖4A和4B)。然后，通過采用諸如硼等的P型雜質(zhì)進(jìn)行P-外延生長來形成P-外延層111(圖4C)。
接著，在P-外延層111上形成光刻膠113，并且通過采用公知的光刻技術(shù)為了形成P+源掩埋層112a而選擇性地?cái)U(kuò)散諸如硼的P型雜質(zhì)(圖4D)?？蛇x地，可以進(jìn)行用諸如硼的P型雜質(zhì)的離子注入。
下一步，通過使用公知的光刻技術(shù)選擇性地離子擴(kuò)散諸如As、Sb、磷等的N型雜質(zhì)來形成N+源掩埋層112b(圖4E)?？蛇x地，可以離子注入N型雜質(zhì)。然后，在1,150℃量級(jí)的溫度下進(jìn)行5到6小時(shí)的熱處理來掩埋P+源掩埋層112a和N+源掩埋層112b中的P型雜質(zhì)和N型雜質(zhì)(圖4F)。
然后，在其上淀積柵絕緣膜130，并且在其一部分上形成多晶硅和鎢硅(tungsten silicon)等的多層體以提供柵電極117(圖5G)。接著，在其上形成光刻膠膜113，并且通過采用公知的光刻技術(shù)選擇性地剝離形成的光刻膠膜113，并且此后，諸如硼等P型雜質(zhì)被注入到柵電極117和P+基層136中，并且接著，諸如As、Sb、磷等的N型雜質(zhì)被注入到源區(qū)(圖5H)。然后，形成用于保護(hù)柵電極117的絕緣膜132，并且在其上形成多晶硅電極120和層間膜134，此后，使用化學(xué)機(jī)械拋光(CMP)技術(shù)使層間膜134平面化(圖5I)。
然后，在層間膜134上淀積光刻膠膜(在圖中未示出)，并且在使用公知的光刻技術(shù)選擇性地剝離光刻膠膜(在圖中未示出)之后，使用等離子蝕刻技術(shù)等形成接觸孔。接著，諸如As、Sb、磷等的N型雜質(zhì)被離子注入到接觸孔的底部以形成N+接觸138和N+接觸140。接著，在接觸孔中淀積阻擋金屬，并且在其上生長鎢，然后，進(jìn)行回蝕刻工藝。然后，使用濺射技術(shù)淀積鋁等，并且此后，使用公知的光刻技術(shù)和蝕刻技術(shù)形成源電極118和漏電極119(圖5J)。然后，布置柵電極端144、背表面源電極141、背表面源極端142和漏電極端146以形成N溝道型橫向MOSFET 100(圖1)。
這里，通過上述工藝完成了N溝道型橫向MOSFET 100。
根據(jù)本實(shí)施例的N溝道型橫向MOSFET 100的有利效果將說明如下。
在本實(shí)施例中，在進(jìn)行P+源掩埋層112a等的熱處理時(shí)，諸如As、Sb、磷等的N型雜質(zhì)被引入到N+襯底110中，從而由包含在P+注入層114中的諸如硼、Al等原子和包含在N+襯底110中的諸如As、Sb、磷等原子之間的庫侖力引起吸引，由此抑制了N+襯底110的擴(kuò)展。這樣，能夠增加其有效外延層厚度。因此，給出了具有較大漏極-源極擊穿電壓(BVdss)和減少的漏極-源極電容(Cds)的N溝道型橫向MOSFET 100。
此外，考慮到用硼注入的襯底，這是在以日本專利未決公開No.2004-063,922所述的技術(shù)為代表的現(xiàn)有技術(shù)中通常被采用的襯底，為了保持制造的穩(wěn)定性，難以增加諸如硼的注入雜質(zhì)的濃度。因此，難以降低襯底的電阻率，并且電阻率的值例如為0.005Ωcm到0.01Ωcm的量級(jí)。另一方面，在N溝道型橫向MOSFET 100中，N+襯底110的電阻率可以通過注入As和Sb來降低，二者是能夠以相對(duì)高的濃度注入到N+襯底110中并且具有相對(duì)低的電阻率的N型雜質(zhì)。更具體地說，N+襯底110的電阻率能夠在0.001Ωcm到0.003Ωcm的量級(jí)，這是等于或小于現(xiàn)有襯底的電阻率的三分之一的水平。因此，可以實(shí)現(xiàn)具有背表面源極-接地結(jié)構(gòu)和較低襯底電阻的N溝道型橫向MOSFET100。
此外，和用于以現(xiàn)有技術(shù)注入到襯底中的硼相比較，在本實(shí)施例中，具有較小擴(kuò)散系數(shù)的As和Sb被注入到N+襯底110中。例如，當(dāng)在包含以0.0015Ωcm(大約8×1019cm-3)注入其中的As的N+襯底110上形成厚度10μm的P+注入層114和包含由以10Ωcm(大約1×1015cm-3)注入其中的諸如硼的P型雜質(zhì)的P-外延層111時(shí)，其有效外延厚度大約為5μm，如圖6所示，其示出了沿圖1的N溝道型橫向MOSFET 100的線C-C′的方向的分布。這樣，同由使用硼的現(xiàn)有技術(shù)提供的大約3μm的有效外延厚度(圖9)相比，N+襯底110的擴(kuò)展較小，如圖6中的箭頭所示，因此實(shí)現(xiàn)了有效外延厚度的膜厚度增加約2μm。因此，通過將有效外延厚度的膜厚度增加約2μm，使漏極-源極擊穿電壓和現(xiàn)有技術(shù)相比增加了例如約50V。其原因在于橫向MOSFET的漏極-源極擊穿電壓(BVdss)大大地依賴于有效外延厚度，換句話說，電場加強(qiáng)發(fā)生在N-漏層116和P-外延層111之間的PN結(jié)中，由此導(dǎo)致了擊穿電壓的產(chǎn)生。較厚的P-外延層111提供了對(duì)這種電場加強(qiáng)的更大的緩解，這是由于作為具有少量導(dǎo)電電子的區(qū)域的耗盡層在施加電壓時(shí)易于擴(kuò)展。因此，在本實(shí)施例中，能夠通過較大的有效外延厚度實(shí)現(xiàn)具有較大漏極-源極擊穿電壓(BVdss)的N溝道型橫向MOSFET 100。此外，通過與采用硼的現(xiàn)有技術(shù)的有效外延厚度的膜厚度相比使有效外延厚度的膜厚度增加大約2μm，能夠使漏極-源極電容(Cds)同采用硼的現(xiàn)有技術(shù)相比降低例如大約30％。這是由于漏極-源極電容受N-漏層116和P-外延層111之間的PN結(jié)電容的影響相當(dāng)大。這樣，在施加電壓的情況下，較厚的P-外延層111有進(jìn)一步擴(kuò)展耗盡區(qū)的趨勢，其中耗盡區(qū)是具有少量導(dǎo)電電子的區(qū)域。因此，由于PN結(jié)電容被降低，所以呈現(xiàn)漏極-源極電容(Cds)的進(jìn)一步降低。結(jié)果，能夠?qū)崿F(xiàn)具有進(jìn)一步降低的漏極-源極電容(Cds)的N溝道型橫向MOSFET 100。
盡管在上面參考附圖描述了本發(fā)明的實(shí)施例，但是應(yīng)該理解的是上述描述只是為了說明本發(fā)明，并且還可以采用除了上述結(jié)構(gòu)之外的各種結(jié)構(gòu)。
例如，盡管在上述實(shí)施例中已經(jīng)描述了用于通過采用N型雜質(zhì)作為第一導(dǎo)電型雜質(zhì)和采用P型雜質(zhì)作為第二導(dǎo)電型雜質(zhì)來實(shí)現(xiàn)漏極-源極擊穿電壓(BVdss)的提高和漏極-源極電容(Cds)的降低的結(jié)構(gòu)，但是也可以采用P型雜質(zhì)作為第一導(dǎo)電型雜質(zhì)并采用N型雜質(zhì)作為第二導(dǎo)電型雜質(zhì)。更具體地說，在上述實(shí)施例中已經(jīng)描述了通過在N+襯底110上形成P+注入層114而由庫侖力來抑制N+襯底110的擴(kuò)展所獲得的具有增加的漏極-源極擊穿電壓(BVdss)和降低的漏極-源極電容(Cds)的N溝道型橫向MOSFET 100?？梢蕴鎿Q地，可以在包含其中注入了硼、Al等的P+襯底上形成包含其中注入了諸如As、Sb、磷等的N型雜質(zhì)的N+注入層。具有這種結(jié)構(gòu)，通過庫侖力抑制P+襯底的擴(kuò)展能夠?qū)崿F(xiàn)有效外延厚度的增加，并由此實(shí)現(xiàn)了具有較高漏極-源極擊穿電壓(BVdss)和降低的漏極-源極電容(Cds)的P溝道型橫向MOSFET。
此外，盡管上述實(shí)施例對(duì)金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)進(jìn)行了描述，但是也可以采用諸如金屬絕緣半導(dǎo)體場效應(yīng)晶體管(MISFET)的其他類型的場效應(yīng)晶體管，只要第一導(dǎo)電型雜質(zhì)用于襯底，并且通過在包含在襯底中的第一導(dǎo)電型雜質(zhì)和包含在第二導(dǎo)電型雜質(zhì)注入層中的第二導(dǎo)電型雜質(zhì)之間提供由庫侖力引起的相互吸引來抑制襯底的擴(kuò)展來實(shí)現(xiàn)有效外延厚度的增加，由此實(shí)現(xiàn)了具有增加的漏極-源極擊穿電壓(BVdss)和降低的漏極-源極電容(Cds)的場效應(yīng)晶體管。此外，另一個(gè)可選方案是通過將具有相對(duì)較低電阻率的從As和Sb構(gòu)成的組中選擇的一種或兩種材料作為第一導(dǎo)電型雜質(zhì)引入到襯底中以降低襯底的電阻，來實(shí)現(xiàn)具有包括具有降低的電阻的襯底的背表面源極-接地結(jié)構(gòu)的場效應(yīng)晶體管。此外，進(jìn)一步可選的方案通過在包含注入其中的As和Sb的襯底上形成第二導(dǎo)電型雜質(zhì)注入層來實(shí)現(xiàn)具有較大漏極-源極擊穿電壓和較小漏極-源極電容的場效應(yīng)晶體管以進(jìn)一步抑制襯底的擴(kuò)展，由此實(shí)現(xiàn)有效外延厚度的進(jìn)一步增加，其中襯底中注入的元素是具有較小擴(kuò)散系數(shù)的元素。
盡管上面已經(jīng)描述了本發(fā)明的優(yōu)選實(shí)施例，但是應(yīng)該理解的是本發(fā)明的結(jié)構(gòu)并不限于上述實(shí)施例。例如，本發(fā)明可以包括下面的方面。
(i)一種具有源電極、柵電極和漏電極的場效應(yīng)晶體管，包括包含在襯底中注入的第一導(dǎo)電型雜質(zhì)的襯底；在襯底上形成的具有相對(duì)高濃度的第二導(dǎo)電型雜質(zhì)注入層；以及在第二導(dǎo)電型雜質(zhì)注入層上形成的具有相對(duì)低濃度的第二導(dǎo)電型雜質(zhì)外延層。
(ii)在該場效應(yīng)晶體管中，還包括與襯底和第二導(dǎo)電型雜質(zhì)注入層接觸的第二導(dǎo)電型雜質(zhì)源掩埋層。
(iii)在該場效應(yīng)晶體管中，其中第一導(dǎo)電型雜質(zhì)是從由As和Sb構(gòu)成的組中選擇的一種或兩種材料。
很明顯，本發(fā)明并不限于上述實(shí)施例，并且可以在不偏離本發(fā)明的范圍和精神的情況下進(jìn)行修改和變化。
權(quán)利要求
1.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，其包含在所述半導(dǎo)體襯底中注入的第一導(dǎo)電型雜質(zhì)；第二導(dǎo)電型雜質(zhì)注入層，其以相對(duì)高的濃度形成在所述半導(dǎo)體襯底上；第二導(dǎo)電型雜質(zhì)外延層，其以相對(duì)低的濃度形成在所述第二導(dǎo)電型雜質(zhì)注入層上；以及場效應(yīng)晶體管，其由位于所述第二導(dǎo)電型雜質(zhì)外延層中的一對(duì)雜質(zhì)擴(kuò)散區(qū)和位于被所述一對(duì)雜質(zhì)擴(kuò)散區(qū)夾著的區(qū)域上的柵電極構(gòu)成。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，還包括第二導(dǎo)電型雜質(zhì)源掩埋層，其與所述半導(dǎo)體襯底和所述第二導(dǎo)電型雜質(zhì)注入層相接觸。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述第一導(dǎo)電型雜質(zhì)包括As或Sb。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中布置絕緣膜以覆蓋所述柵電極的上面和側(cè)面，并且布置多晶硅電極使其與所述絕緣膜的上面相接觸。
5.根據(jù)權(quán)利要求2的半導(dǎo)體器件，其中源電極位于所述雜質(zhì)擴(kuò)散區(qū)的上部，與所述源電極不同的另一個(gè)源電極位于所述半導(dǎo)體襯底的背表面上，并且所述第二導(dǎo)電型雜質(zhì)源掩埋層耦合到所述另一個(gè)源電極。
6.根據(jù)權(quán)利要求5的半導(dǎo)體器件，其中布置所述另一個(gè)源電極使其覆蓋所述半導(dǎo)體襯底的整個(gè)背表面。
7.根據(jù)權(quán)利要求5的半導(dǎo)體襯底，其中布置注入有第一導(dǎo)電型雜質(zhì)的區(qū)域使其與所述源電極的下表面接觸，并且所述第二導(dǎo)電型雜質(zhì)源掩埋層通過注入有第一導(dǎo)電型雜質(zhì)的所述區(qū)域耦合到所述源電極。
全文摘要
一種半導(dǎo)體器件，包括包含注入其中的第一導(dǎo)電型雜質(zhì)的半導(dǎo)體襯底(N
文檔編號(hào)H01L29/06GK1707809SQ200510076118
公開日2005年12月14日 申請(qǐng)日期2005年6月8日 優(yōu)先權(quán)日2004年6月8日
發(fā)明者椿茂樹 申請(qǐng)人:Nec化合物半導(dǎo)體器件株式會(huì)社