專利名稱：具有芯片間互連選擇裝置的三維半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種其中疊置了多個半導(dǎo)體電路芯片的三維半導(dǎo)體器件，更具體地，涉及一種其中將存儲單元形成在疊置的半導(dǎo)體電路芯片上的三維半導(dǎo)體存儲器件。
背景技術(shù)：
近幾年，由于半導(dǎo)體集成電路的小型化帶來的集成密度的改進引起了DRAM(動態(tài)隨機存取存儲器)和SRAM(靜態(tài)隨機存取存儲器)中存儲能力的極大的提升。然而，由于存在半導(dǎo)體小型化的限制，正在尋求一種新技術(shù)以實現(xiàn)集成密度的進一步提升。已經(jīng)提出了其中疊置了多個半導(dǎo)體電路芯片的三維半導(dǎo)體器件(疊置半導(dǎo)體器件)，作為一種這樣的技術(shù)。例如，在日本專利待審公開NO.H04-196263中公開了用于疊置半導(dǎo)體電路芯片的方法，以實現(xiàn)大規(guī)模集成電路，而無需改變芯片表面面積。在此方法中，將存儲電路集成在被疊置在半導(dǎo)體集成電路的主體上的各個芯片上。此外，例如，在日本專利待審公開NO.2002-026283中公開了其中存儲單元陣列是多層的多層存儲結(jié)構(gòu)，以實現(xiàn)容量的進一步增加。
對半導(dǎo)體電路芯片的多層需要除傳統(tǒng)的在芯片表面上面內(nèi)(in-plane)互連之外的芯片間互連。已經(jīng)將通過芯片的通孔用作芯片間互連，以實現(xiàn)更高的互連密度。在K.Takahashi等人在Japanesejournal of applied physics(40，p.3032(2001))中公開了以下方法使硅芯片變薄為50μm，在該芯片中形成在一側(cè)上測定為10μm的方孔，然后，將該孔填滿金屬以形成用于芯片間互連的通孔。借助于這些通孔，可以在芯片表面內(nèi)二維地布置芯片間互連，以實現(xiàn)具有幾百個芯片間互連的結(jié)構(gòu)。
然而，與具有厚度為1μm或更小的面內(nèi)互連相比，通孔需要至少10μm的厚度。此需要源自于由于通孔加工的限制，在具有高長寬比的芯片中精確形成通孔的困難，以及對于大于幾μm的通孔，需要實現(xiàn)使疊置芯片之間的通孔的位置對準所需的芯片間對準精度。
由于通孔的橫截面形狀大于面內(nèi)互連的橫截面形成，所述兩種類型的互連的電特性極大地不同?；ミB電阻與互連的橫截面面積成反比，具有較大橫截面的通孔的互連電阻小于面內(nèi)互連的互連電阻，因此，針對芯片間互連的條件更有利。但是，互連和硅襯底之間的寄生電容量與其上互連面對襯底的面積成正比。因此，通孔比面內(nèi)互連優(yōu)勢小，因為通孔互連不僅被硅襯底芯片包圍，而且通孔還具有較大的互連橫截面和較長的周長。例如，如果具有20μm的橫截面直徑的圓形剖面的通孔通過插入在每個均具有250nm的厚度的隔離膜之間的硅襯底，且硅襯底的厚度為50μm，即，通孔的長度為50μm，則寄生電容將為0.45pF。普遍使用的面內(nèi)互連的寄生電容每1mm約為0.2pF，這表示通孔的0.45pF的寄生電容等同于約2mm長的面內(nèi)互連的寄生電容。
在三維半導(dǎo)體中，面內(nèi)互連和芯片間互連三維地擴展，以將信號分配到覆蓋了疊置半導(dǎo)體電路芯片的表面的電路。利用各個信號傳輸對互連進行充電和放電所需的功率消耗與互連電容成正比地增加。因此，為了減少功率消耗，必須將互連電容降低到最小。
作為示例，如圖1所示，下列解釋涉及以下情況其中，將具有寬度20mm和長度10mm的芯片尺寸的半導(dǎo)體電路芯片30疊置在接口芯片20上的八個層中，所述芯片是用于實現(xiàn)接口的芯片，以便在半導(dǎo)體電路芯片30和外部之間傳輸信號，將信號分配到通過用8條水平線和4條垂直線將每個半導(dǎo)體電路芯片30的表面進行劃分得到的子電路區(qū)5，總共32個格點(site)，將通孔用于芯片間互連50。這里所描述的子電路區(qū)5是其中已經(jīng)出于交錯存儲器或?qū)Υ鎯ζ鞣謪^(qū)的目的對存儲區(qū)進行了分割的存儲體，在所述存儲器中，分別對字線和位線進行分割并布置了單獨的解碼器。這里的解釋涉及其中芯片厚度為50μm的情況。
用于將信號從位于最下部的接口芯片20的角落的輸入/輸出緩沖器10分配到在上方疊置的所有半導(dǎo)體電路芯片30的方法包括面內(nèi)互連類型和芯片間互連類型，如圖2A和2B所示。如圖2A中所示，面內(nèi)互連類型僅采用一個芯片之間的芯片間互連50，利用現(xiàn)有技術(shù)的面內(nèi)互連40將信號分配在每個半導(dǎo)體電路芯片30的表面上。如圖2B中所示，在芯片間互連類型中，將面內(nèi)互連40二維地分配在接口芯片20上，之后，使用32個芯片間互連50將信號垂直分配到所有半導(dǎo)體電路芯片30。
在圖2A中示出的面內(nèi)互連類型中，利用芯片之間的一個芯片間互連50實現(xiàn)信號傳輸，但在圖2B中示出的芯片間互連類型中，針對在半導(dǎo)體電路芯片30上具有相同位置的每個子電路區(qū)5，提供在半導(dǎo)體電路芯片30之間、用于信號傳輸?shù)男酒g互連50。
圖3示出了對由通孔的電容的改變造成的這兩種方法的總?cè)S互連電容的比較。電容的計算基于面內(nèi)互連的電容為每毫米0.2pF的假設(shè)。此外，圖3的水平軸上的通孔電容表示一個芯片(50μm長)的一個互連的電容。參照圖3，可以看出在面內(nèi)互連類型中，盡管對通孔電容的依賴度較低，即使當(dāng)通孔電容較低時，也在每個半導(dǎo)體電路芯片的表面上提供面內(nèi)互連造成了總?cè)S互連電容的高水平。另一方面，在芯片間互連類型中，對通孔電容量的依賴性較高，因此，總?cè)S互連電容隨通孔電容增加而加大。結(jié)果，當(dāng)通孔電容較低時，芯片間互連類型實現(xiàn)了比面內(nèi)互連類型更低電平的總?cè)S互連電容，但當(dāng)通孔電容超過0.5pF時，總?cè)S互連電容的電平相反，且芯片間互連類型造成更高水平的總?cè)S互連電容。此外，在芯片間互連類型中，平面分配的格點數(shù)量的增加，即，芯片間互連數(shù)量的增加，造成對通孔電容的依賴性的進一步加大。
在其中疊置了多個芯片且實現(xiàn)了三維互連的三維半導(dǎo)體器件中，需要芯片間互連的可能電容最低，但如前述解釋中所述，在芯片間互連中使用的通孔具有較大剖面，且降低通孔自身的電容存在問題。因此，在芯片間互連類型中，降低總?cè)S互連電容存在問題，并且即使在面內(nèi)互連類型中，由于面內(nèi)互連造成的互連電容增加，總?cè)S互連電容也很難降低超出特定水平之外。

發(fā)明內(nèi)容
考慮到上述問題實現(xiàn)了本發(fā)明，并作為提出本發(fā)明的三維半導(dǎo)體器件的目的，所述三維半導(dǎo)體器件通過減小用于將信號分配到疊置的半導(dǎo)體電路芯片的每一個的信號互連的互連電容，實現(xiàn)了高速的操作和功率消耗的降低。
為了實現(xiàn)上述目的，本發(fā)明的三維半導(dǎo)體器件是其中疊置了多個半導(dǎo)體電路芯片、具有用于實現(xiàn)半導(dǎo)體電路芯片和外部之間的信號傳輸?shù)慕涌谛酒娜S半導(dǎo)體器件，將所述半導(dǎo)體電路芯片的每一個均劃分為多個子電路區(qū)，并在所述半導(dǎo)體電路芯片的每一個上處于相同位置的每一個子電路區(qū)中設(shè)置用于實現(xiàn)所述半導(dǎo)體電路芯片的每一個之間的信號傳輸?shù)男酒g互連，所述三維半導(dǎo)體器件具有位于接口芯片上的芯片間互連選擇裝置，用于當(dāng)與多個子電路區(qū)中的一個子電路區(qū)傳輸信號時，從多個芯片間互連中選擇傳輸信號時要作為信號傳輸路徑的芯片間互連，并使除所選擇的芯片間互連之外的芯片間互連與所選擇的芯片間互連電隔離。
根據(jù)本發(fā)明，當(dāng)與多個子電路區(qū)中的一個特定子電路區(qū)進行信號傳輸時，僅選擇正執(zhí)行信號傳輸?shù)淖与娐穮^(qū)的芯片間互連，并使其它芯片間互連與所選擇的芯片間互連隔離。因此，本發(fā)明實現(xiàn)了信號傳輸路徑的三維互連電容的減小，因此，實現(xiàn)了三維半導(dǎo)體器件的功率消耗的降低，以及更高的數(shù)據(jù)傳送速度。
根據(jù)本發(fā)明的另一三維半導(dǎo)體器件，三維半導(dǎo)體器件還包括位于所述接口芯片上的面內(nèi)互連隔離裝置，用于使與除已經(jīng)由所述芯片間互連選擇裝置選擇的芯片間互連之外的芯片間互連相連的面內(nèi)互連和與已經(jīng)由所述芯片間互連選擇裝置選擇的芯片間互連相連的面內(nèi)互連電隔離；以及位于所述半導(dǎo)體電路芯片的每一個上的子電路區(qū)隔離裝置，用于使由所述芯片間互連選擇裝置選擇的芯片間互連與其中未要執(zhí)行信號傳輸?shù)淖与娐穮^(qū)電隔離。
根據(jù)本發(fā)明，通過面內(nèi)互連隔離裝置，使與已經(jīng)由芯片間互連選擇裝置選擇的芯片間互連相連的面內(nèi)互連和接口芯片上不需要的面內(nèi)互連電隔離。然后，通過子電路區(qū)隔離裝置，使已經(jīng)由芯片間互連選擇裝置選擇的芯片間互連和半導(dǎo)體電路芯片上不執(zhí)行信號傳輸?shù)淖与娐穮^(qū)電隔離。因此，僅將接口芯片上的信號傳輸所需的面內(nèi)互連與所選擇的芯片間互連相連，并僅將其中要執(zhí)行信號傳輸?shù)囊粋€子電路區(qū)與所選擇的芯片間互連相連，從而可以實現(xiàn)三維互連電容的進一步減小。
此外，芯片間互連選擇裝置可以是如下構(gòu)造多個第一開關(guān)，與所述多個芯片間互連的每一個相對應(yīng)地進行設(shè)置，所述第一開關(guān)用于切換芯片間互連與信號線之間的電連接；以及第一解碼器，用于產(chǎn)生僅接通針對其中要執(zhí)行信號傳輸?shù)淖与娐穮^(qū)的芯片間互連設(shè)置的第一開關(guān)的第一控制信號。
可以對子電路區(qū)隔離裝置進行配置以包括多個第二開關(guān)，與所述多個半導(dǎo)體電路芯片上的所述子電路區(qū)的每一個相對應(yīng)地進行設(shè)置，所述第二開關(guān)用于切換所述子電路區(qū)與針對子電路區(qū)設(shè)置的芯片間互連之間的電連接；以及第二解碼器，用于產(chǎn)生僅接通針對其中要執(zhí)行信號傳輸?shù)淖与娐穮^(qū)設(shè)置的第二開關(guān)的第二控制信號。
如果所述多個疊置的半導(dǎo)體電路芯片是其上形成有多個存儲單元的存儲單元陣列芯片，且在芯片互連上傳輸?shù)男盘柺且獙懭氪鎯卧臄?shù)據(jù)或是從存儲單元中讀取的數(shù)據(jù)，則可以將本發(fā)明應(yīng)用于三維半導(dǎo)體存儲器。
此外，可以將從行解碼器和列解碼器中產(chǎn)生的、用于選擇存儲單元的信號用作選擇并隔離芯片間互連的第一控制信號。
此外，可以將用于選擇包含要被激活的存儲單元的存儲體的存儲體選擇信號用作選擇并隔離芯片間互連的第一控制信號。
本發(fā)明還可以應(yīng)用于其中存儲單元陣列由多個存儲體形成的三維半導(dǎo)體器件。
根據(jù)參照附圖的以下描述，本發(fā)明的上述和其它目的、特點和優(yōu)點將變得顯而易見，所述附圖示出了本發(fā)明的實施例。


圖1是示出了三維半導(dǎo)體電路的電路圖；圖2A示出了面內(nèi)互連類型的三維互連圖；圖2B示出了芯片間互連類型的三維互連圖；圖3示出了三維互連電容對通孔電容的依賴性；圖4示出了對芯片間互連的選擇；圖5示出了在選擇芯片間互連期間三維互連電容；圖6示出了根據(jù)第一實施例的三維半導(dǎo)體DRAM的結(jié)構(gòu)；圖7是示出了接口芯片的結(jié)構(gòu)的電路圖；圖8是示出了存儲單元陳列芯片的結(jié)構(gòu)的電路圖；以及圖9示出了根據(jù)第二實施例的三維半導(dǎo)體DRAM的結(jié)構(gòu)。
具體實施例方式
在描述本發(fā)明實施例之前，以下解釋首先描述本發(fā)明的基本概念。如圖1中所示，下列解釋涉及以下情況其中，將具有寬度20mm和長度10mm的芯片尺寸的半導(dǎo)體電路芯片30疊置在接口芯片20上的八個層中，并將信號分配到通過將疊置的半導(dǎo)體電路芯片30的每一個的表面分為按照八列和四行進行排列的總共32個格點。
在具有此結(jié)構(gòu)的三維半導(dǎo)體器件中，對三維半導(dǎo)體器件進行配置，從而當(dāng)從接口芯片20的輸入/輸出緩沖器10傳輸信號時，針對每一個傳輸，確定作為分配目的地的電路區(qū)，而不是每次均傳輸?shù)剿邪雽?dǎo)體電路芯片30的所有電路區(qū)。例如，在其中將存儲單元形成在疊置的半導(dǎo)體電路芯片上的三維半導(dǎo)體存儲器的情況下，集成在疊置的半導(dǎo)體電路芯片30上的電路是存儲單元陣列，并且，僅利用存儲單元陣列內(nèi)的一個特定格點的存儲單元來執(zhí)行當(dāng)在一個數(shù)據(jù)傳送循環(huán)中讀寫一個數(shù)據(jù)項時與輸入/輸出緩沖器10的數(shù)據(jù)交換。因此，如圖4所示，當(dāng)傳輸數(shù)據(jù)時，選擇與其中要寫入或讀取數(shù)據(jù)的存儲單元的特定子電路區(qū)45進行通信的一個芯片間互連50，并使其它芯片間互連50與已經(jīng)選擇的芯片間互連50電隔離將不會在操作中引起任何問題。
因此，在本發(fā)明中，在接口芯片上設(shè)置了芯片間互連選擇裝置。當(dāng)利用多個子電路區(qū)中的一個子電路區(qū)執(zhí)行信號傳輸時，該芯片間互連選擇裝置從多個芯片間互連中選擇當(dāng)傳輸信號時要用作信號傳輸路徑的芯片間互連，并使除已經(jīng)選擇的芯片間互連之外的芯片間互連與已經(jīng)選擇的芯片間互連電隔離。
此外，在接口芯片上設(shè)置了面內(nèi)互連隔離裝置，用于使接口芯片上的與未被選擇的其它芯片間互連相連的面內(nèi)互連與連接到已經(jīng)由芯片間互連選擇裝置選擇的芯片間互連的面內(nèi)互連進行電隔離。
還在每個半導(dǎo)體電路芯片上設(shè)置了子電路區(qū)隔離裝置，用于使已經(jīng)由芯片間互連選擇裝置選擇的芯片間互連和其中未執(zhí)行信號傳輸?shù)淖与娐穮^(qū)電隔離。
可以通過使未被選擇的芯片間互連與已經(jīng)選擇的芯片間互連電隔離，并進一步通過盡可能多地電隔離與已經(jīng)選擇的芯片間互連相連的互連和電路來減小三維互連電容。
圖5示出了針對其中僅選擇了一個芯片間互連的情況的總?cè)S互連電容，以及針對圖3的曲線圖中示出的芯片間互連類型的三維互連電容。這里，可以理解斷開除必需的芯片間互連之外的芯片間互連實現(xiàn)了三維互連電容的較大減小，由此，三維互連電容為以下情況下的三維互連電容的1/14其中，未選擇芯片間互連，假設(shè)通孔的電容為0.45pF，這是針對具有20微米的直徑和50微米的長度的通孔的情況下的電容。但是，由于與輸入/輸出緩沖器10交換數(shù)據(jù)的存儲單元在每個數(shù)據(jù)傳送循環(huán)中隨機發(fā)生改變，對于每一次數(shù)據(jù)傳送，需要芯片間互連的選擇。可以利用由具有與產(chǎn)生用于選擇存儲單元的信號的解碼器相同功能的解碼器產(chǎn)生的控制信號實現(xiàn)此選擇。
利用根據(jù)前述解釋的選擇芯片間互連的方法，在數(shù)據(jù)傳送時互連電容的減小降低了用于充電和放電互連的電功率。此外，互連負載的減少對實現(xiàn)高速傳輸和更緊致的驅(qū)動電路是有利的。
以下參考附圖，對本發(fā)明的實施例進行解釋。在本發(fā)明實施例中，描述了其中三維半導(dǎo)體器件是三維半導(dǎo)體存儲器的例子，但本發(fā)明并不限于這樣的例子，并可以同樣應(yīng)用于其中將疊置的半導(dǎo)體電路芯片分為多個子電路區(qū)、并針對在每個半導(dǎo)體電路芯片上具有相同位置的子電路區(qū)的每一個來設(shè)置芯片間互連以便在每個半導(dǎo)體電路芯片之間進行信號傳輸?shù)娜魏谓Y(jié)構(gòu)中。
第一實施例圖6示出了根據(jù)本發(fā)明第一實施例的三維半導(dǎo)體器件的三維半導(dǎo)體DRAM器的結(jié)構(gòu)。在此三維半導(dǎo)體DRAM器中，在其中集成了用于與外部進行接口的電路的接口芯片20上，疊置了八個存儲存儲單元陣列芯片31。在每個存儲單元陳列芯片31上形成128Mb的存儲單元陣列63、列解碼器61、以及行解碼器60。
接口芯片20具有用于選擇芯片間互連的電路、用于控制此電路的解碼器、地址緩沖器以及輸入/輸出緩沖器10。
每個存儲單元陣列芯片31的存儲單元陣列63由多個4Mb的子存儲陣列62組成，通過將存儲單元陳列63分為八列和四行，作為總共32個子存儲陣列62而獲得。每個子存儲陣列62通過各自的芯片間互連50與接口芯片20相連，在數(shù)據(jù)傳送中所使用的芯片間互連50的總數(shù)量為32個。芯片間互連使用通過硅襯底(即，芯片)的通孔。由于其約20μm的較大直徑和其較低的電阻，這些通孔能夠以GHz的數(shù)量級高速傳輸。圖7示出了用于選擇芯片間互連的電路結(jié)構(gòu)和用于傳輸接口芯片20的控制信號的解碼器。在每個芯片間互連50的前面設(shè)置一個開關(guān)66，并利用邏輯電路67實現(xiàn)對開關(guān)66的控制，所述邏輯電路67從列解碼器61和行解碼器60得到選擇線信號的積。為了更為詳細地描述，將用于選擇子存儲陣列區(qū)的地址信號發(fā)送到列解碼器60和行解碼器61，并根據(jù)存儲單元陣列芯片31上已選擇的存儲陣列的位置來解碼這些地址信號。
設(shè)置多個開關(guān)66，與多個芯片間互連50的每一個相對應(yīng)，且這些開關(guān)66對芯片間互連50與輸入/輸出緩沖器10的信號線之間的電連接進行切換。此外，列解碼器61和行解碼器60充當(dāng)用于產(chǎn)生僅接通針對其中要執(zhí)行數(shù)據(jù)的讀寫的子存儲陣列62的芯片間互連50、而設(shè)置的開關(guān)66的控制信號的第一解碼器。
這些開關(guān)66、邏輯電路67、行解碼器60和列解碼器61一起構(gòu)成芯片間互連選擇裝置，用于選擇在信號傳輸期間作為信號傳輸路徑的芯片間互連50，并使除已經(jīng)選擇的芯片間互連50之外的芯片間互連與已選擇的芯片間互連50電隔離。
將列地址信號和行地址信號每一個均分別從向其發(fā)送了用于選擇存儲單元陣列63的編碼信號的地址緩沖器70、發(fā)送到列解碼器61和行解碼器60，并根據(jù)在存儲單元陣列31上選擇的存儲單元對這些地址信號進行解碼。例如，如果要向其傳送數(shù)據(jù)的存儲單元存在于位于從存儲單元陣列芯片31的左邊起第六列、從底部起第三行的子存儲陣列62中，則選擇接口芯片20上相應(yīng)位置的芯片間互連50。在此情況下，如果將從列解碼器61左邊起的第六選擇線的信號設(shè)置為“1”，則將從行解碼器60的底部起的第三選擇線83的信號設(shè)置為“1”，并將其它選擇線83的信號保持在“0”處不變，將信號“1”作為邏輯電路67的輸出提供，其值取來自列解碼器61和行解碼器60的信號的“1”和“1”的積，僅接通在一個芯片間互連50前面的一個開關(guān)66，并選擇一個芯片間互連。
同樣，關(guān)于平面水平互連，在緊接著與輸入/輸出緩沖器10直接相連的垂直互連的分支的后面設(shè)置充當(dāng)面內(nèi)互連隔離裝置的面內(nèi)互連隔離開關(guān)69。因此，利用其中來自行解碼器60的信號為“1”、從底部起的第三選擇線，選擇一個水平互連，并使其它水平互連與信號線電隔離。
因此，八個疊置的存儲單元陣列芯片31的每一個上的子存儲陣列62均與接口芯片20上已經(jīng)選擇的一個芯片間互連50相連，如以上解釋中所描述的那樣。但是，其中要執(zhí)行數(shù)據(jù)寫或讀的子存儲陣列62只限于一個存儲單元陣列芯片31上的一個子存儲陣列62，且剩余七個子存儲陣列62無需與芯片間互連50相連，且這里僅用于增加互連電容。
因此，如圖8的存儲單元陣列芯片31的電路結(jié)構(gòu)中所示，在芯片間互連50的后面設(shè)置開關(guān)65，用于使其中未執(zhí)行數(shù)據(jù)讀或?qū)懙淖哟鎯﹃嚵?2與芯片間互連50斷開，并且通過這些開關(guān)，斷開其中未執(zhí)行數(shù)據(jù)寫入或數(shù)據(jù)讀取的子存儲陣列62。
針對多個存儲單元陣列芯片31上的每個子存儲陣列62設(shè)置開關(guān)65，并對子存儲陣列62與針對每個子存儲陣列62設(shè)置的芯片間互連50之間的電連接進行切換。
行解碼器60和列解碼器61用作第二解碼器，用于產(chǎn)生僅接通針對其中要執(zhí)行數(shù)據(jù)讀或?qū)懙淖哟鎯﹃嚵?2設(shè)置的開關(guān)65的控制信號。
因此，使列解碼器91和行解碼器90分別將選擇線86中的一個信號設(shè)置為“1”，從而僅一個邏輯電路67的輸出為“1”，并且僅接通一個開關(guān)65的操作與圖7中示出的列解碼器61和行解碼器60的情況相同，因此這里省略了對此操作的冗余解釋。
由這些開關(guān)65、邏輯電路68、行解碼器60和列解碼器61構(gòu)成用于使所選擇的芯片間互連50與半導(dǎo)體電路芯片上的其中未執(zhí)行數(shù)據(jù)寫入或讀取的子存儲陣列62電隔離的子電路區(qū)隔離裝置。使用此類型的子電路區(qū)隔離裝置實現(xiàn)了已經(jīng)選擇的芯片間互連50、與連接到已經(jīng)選擇的一個芯片間互連50的八個子存儲陣列62中要執(zhí)行數(shù)據(jù)寫入或讀取的僅一個子存儲陣列62之間的電連接。
當(dāng)對三維半導(dǎo)體存儲器執(zhí)行數(shù)據(jù)寫入或讀取時，逐個選擇構(gòu)成子存儲陣列62的存儲單元，因此，與此操作一致地、逐個選擇芯片間互連50。
正如以上解釋所描述的，根據(jù)本發(fā)明的三維半導(dǎo)體存儲器，當(dāng)正在向每個存儲單元陣列芯片31分配信號時，僅在信號傳輸時選擇要作為信號傳輸路徑的芯片間互連，并使除此芯片間互連之外的芯片間互連與已經(jīng)選擇的芯片間互連電隔離，由此，可以減少在信號傳輸時充電和放電所需的互連電容。因此，本發(fā)明可以減少三維半導(dǎo)體DRAM器件的能量消耗，此外，可以實現(xiàn)更高速的數(shù)據(jù)傳送。
盡管在本實施例中描述了其中半導(dǎo)體存儲器是DRAM的情況，但本發(fā)明并不限于此情況，并且當(dāng)半導(dǎo)體存儲器是SRAM時可以采用同樣的結(jié)構(gòu)。
此外，由于將半導(dǎo)體存儲器用于本實施例的解釋，使用邏輯電路67計算來自行解碼器60和列解碼器61的信號的邏輯積，但當(dāng)子電路區(qū)不具有矩陣結(jié)構(gòu)時，可以利用解碼器的控制信號控制開關(guān)66，所述控制信號產(chǎn)生實現(xiàn)開關(guān)66的通/斷控制的控制信號。
第二實施例以下解釋涉及根據(jù)本發(fā)明的三維半導(dǎo)體器件的第二實施例。在本實施例中，將本發(fā)明應(yīng)用于具有多存儲體結(jié)構(gòu)的三維DRAM半導(dǎo)體器件。
圖9示出了作為本發(fā)明的第二實施例的三維半導(dǎo)體DRAM器件、每一個均具有四個存儲體的存儲單元陣列芯片72、以及當(dāng)選擇存儲體時正在執(zhí)行的對芯片間互連的選擇。在多存儲體結(jié)構(gòu)中，通過指明在存儲體單元中的地址，對存儲單元進行存取，由此，當(dāng)對特定存儲體的存儲單元進行存取時，可以在其它存儲體中執(zhí)行交錯，此交錯包括預(yù)充電操作，或者進一步，包括用于選擇字線并激活位線的操作、或者更新操作，因此可以逐個對數(shù)據(jù)庫進行存取并持續(xù)進行數(shù)據(jù)傳送。
在圖9中，將八個存儲單元陣列芯片72疊置在接口芯片71的上表面上，所述接口芯片71具有與外部之間的輸入/輸出緩沖器77，并將每個存儲單元陣列芯片72分為存儲體區(qū)1到4，以在芯片表面上具有四個存儲體結(jié)構(gòu)。輸入/輸出位數(shù)為八比特，將位數(shù)為八的八個芯片間互連80從接口芯片71的輸入/輸出緩沖器77連接到每個存儲體。換句話說，利用芯片間互連，將八位部分中的數(shù)據(jù)從接口芯片71的輸入/輸出緩沖器77傳遞到芯片表面中的四個分割區(qū)域。在接口芯片71上、芯片間互連80的前面設(shè)置用于電隔離芯片間互連的開關(guān)75。
以下解釋當(dāng)針對圖9的三維半導(dǎo)體DRAM器件讀寫數(shù)據(jù)時、選擇芯片間互連的操作。在DRAM的情況下，當(dāng)激活了其中要執(zhí)行數(shù)據(jù)的讀取或?qū)懭氲拇鎯卧獣r，首先利用被稱為RAS(行地址選通)信號的內(nèi)部信號選擇字線，并激活位線，之后，利用被稱為CAS(列地址選通)信號的內(nèi)部信號選擇與列選擇信號線相連的位線，于是，將數(shù)據(jù)寫入到位于所選擇的字線和位線的交點處的存儲單元(或從該單元讀取)。由設(shè)置在每個存儲體中的列解碼器78和行解碼器81產(chǎn)生RAS信號和CAS信號。最后，使字線處于非選擇狀態(tài)，并使位線處于非激活狀態(tài)。不管什么時候讀取或?qū)懭耄琑AS信號包括用于選擇四個存儲體中包含要被激活的存儲單元的四個存儲體之一，并在RAS信號產(chǎn)生時，選擇具有要被激活的存儲單元的存儲體。因此，可以通過使用用于激活DRAM存儲單元的RAS信號的存儲體選擇信號，選擇與每個存儲體相連的芯片間互連80。
更具體地，將來自行解碼器74的RAS信號線73與用于使每個芯片間互連80與來自輸入/輸出緩沖器77的信號線隔離的開關(guān)75相連。當(dāng)要將數(shù)據(jù)寫入到屬于特定存儲體的存儲單元(或從該單元讀取)時，僅激活向與該存儲體的芯片間互連80相對應(yīng)地設(shè)置的開關(guān)75提供輸出的RAS信號線73，并連接到來自輸入/輸出緩沖器77的信號線。使未被選擇的其它存儲體的芯片間互連80與這些信號電隔離。例如，當(dāng)激活包含在存儲體1中的存儲單元時，將與存儲體1相對應(yīng)的芯片間互連80與來自輸入/輸出緩沖器77的信號線相連，并使與存儲體2-4相對應(yīng)的芯片間互連80與這些信號線電隔離。
當(dāng)對DRAM存儲單元進行寫入(或從該單元進行讀取)時，利用首先產(chǎn)生的RAS信號選擇三維互連路徑，因此，并不出現(xiàn)用于選擇芯片間互連的新的等待時間，直到將CAS信號隨后進行發(fā)送，然后，數(shù)據(jù)寫入之后。
本實施例可以減小在信號傳輸期間、針對多存儲體結(jié)構(gòu)的三維半導(dǎo)體DRAM存儲器進行充電和放電所需的互連電容，這是因為根據(jù)在包含在RAS中的存儲體選擇信號，僅將激活的存儲體的芯片間互連80連接到信號線，并使其它存儲體的芯片間互連與激活的存儲體的芯片間互連電隔離。因此，本發(fā)明可以減小三維半導(dǎo)體DRAM器件中的功率消耗，與上述第一實施例中一樣。
盡管已經(jīng)利用特定術(shù)語描述了本發(fā)明的優(yōu)選實施例，這種描述僅出于說明的目的，并且應(yīng)當(dāng)理解，在不脫離所附權(quán)利要求的精神或范圍的情況下，可以進行改變和變更。
權(quán)利要求
1.一種三維半導(dǎo)體器件，其中疊置了多個半導(dǎo)體電路芯片且具有用于實現(xiàn)半導(dǎo)體電路芯片和外部之間的信號傳輸?shù)慕涌谛酒瑢⑺霭雽?dǎo)體電路芯片的每一個均劃分為多個子電路區(qū)，并在所述半導(dǎo)體電路芯片的每一個上處于相同位置的每一個子電路區(qū)中、設(shè)置用于實現(xiàn)所述半導(dǎo)體電路芯片的每一個之間的信號傳輸?shù)男酒g互連，其中將芯片間互連選擇裝置設(shè)置在所述接口芯片上，以便當(dāng)與所述多個子電路區(qū)中的一個子電路區(qū)之間傳輸信號時，從所述多個芯片間互連中選擇當(dāng)傳輸信號時要作為信號傳輸路徑的芯片間互連，并使除所選擇的芯片間互連之外的芯片間互連與所選擇的芯片間互連電隔離。
2.根據(jù)權(quán)利要求1所述的三維半導(dǎo)體器件，其特征在于所述芯片間互連選擇裝置包括多個第一開關(guān)，與所述多個芯片間互連的每一個相對應(yīng)地進行設(shè)置，所述第一開關(guān)用于切換芯片間互連與信號線之間的電連接；以及第一解碼器，用于產(chǎn)生僅接通針對其中要執(zhí)行信號傳輸?shù)淖与娐穮^(qū)的芯片間互連而設(shè)置的第一開關(guān)的第一控制信號。
3.根據(jù)權(quán)利要求1所述的三維半導(dǎo)體器件，其特征在于所述子電路區(qū)隔離裝置包括多個第二開關(guān)，與所述多個半導(dǎo)體電路芯片上的所述子電路區(qū)的每一個相對應(yīng)地進行設(shè)置，所述第二開關(guān)用于切換所述子電路區(qū)與針對子電路區(qū)而設(shè)置的芯片間互連之間的電連接；以及第二解碼器，用于產(chǎn)生僅接通針對其中要執(zhí)行信號傳輸?shù)淖与娐穮^(qū)而設(shè)置的第二開關(guān)的第二控制信號。
4.根據(jù)權(quán)利要求1所述的三維半導(dǎo)體器件，其特征在于還包括在所述接口芯片上的面內(nèi)互連隔離裝置，用于使與除已經(jīng)由所述芯片間互連選擇裝置選擇的芯片間互連之外的芯片間互連相連的面內(nèi)互連、和與已經(jīng)由所述芯片間互連選擇裝置選擇的芯片間互連相連的面內(nèi)互連進行電隔離；以及在所述半導(dǎo)體電路芯片的每一個上的子電路區(qū)隔離裝置，用于使由所述芯片間互連選擇裝置選擇的芯片間互連與其中不將執(zhí)行信號傳輸?shù)淖与娐穮^(qū)進行電隔離。
5.根據(jù)權(quán)利要求4所述的三維半導(dǎo)體器件，其特征在于所述芯片間互連選擇裝置包括多個第一開關(guān)，與所述多個芯片間互連的每一個相對應(yīng)地進行設(shè)置，所述第一開關(guān)用于切換芯片間互連和信號線之間的電連接；以及第一解碼器，用于產(chǎn)生僅接通針對其中要執(zhí)行信號傳輸?shù)淖与娐穮^(qū)的芯片間互連而設(shè)置的第一開關(guān)的第一控制信號。
6.根據(jù)權(quán)利要求4所述的三維半導(dǎo)體器件，其特征在于所述子電路區(qū)隔離裝置包括多個第二開關(guān)，與所述多個半導(dǎo)體電路芯片上的所述子電路區(qū)的每一個相對應(yīng)地進行設(shè)置，所述第二開關(guān)用于切換所述子電路區(qū)與針對子電路區(qū)而設(shè)置的芯片間互連之間的電連接；以及第二解碼器，用于產(chǎn)生僅接通針對其中要執(zhí)行信號傳輸?shù)淖与娐穮^(qū)而設(shè)置的第二開關(guān)的第二控制信號。
7.根據(jù)權(quán)利要求1所述的三維半導(dǎo)體器件，其特征在于所述多個疊置的半導(dǎo)體電路芯片是其中形成有多個存儲單元的存儲單元陣列芯片，并且在芯片間互連上傳輸?shù)男盘柺且獙懭氲酱鎯卧臄?shù)據(jù)或要從存儲單元中讀取的數(shù)據(jù)。
8.根據(jù)權(quán)利要求7所述的三維半導(dǎo)體器件，其特征在于用于選擇并隔離芯片間互連的所述第一控制信號是從行解碼器和列解碼器中產(chǎn)生的、用于選擇存儲單元的信號。
9.根據(jù)權(quán)利要求7所述的三維半導(dǎo)體器件，其特征在于用于選擇并隔離芯片間互連的所述第一控制信號是用于選擇包含要激活的存儲單元的存儲體的存儲體選擇信號。
全文摘要
一種其中疊置了多個半導(dǎo)體電路芯片的三維半導(dǎo)體器件，所述三維半導(dǎo)體器件具有多個用于這些半導(dǎo)體電路芯片之間的信號傳輸?shù)男酒g互連，當(dāng)傳輸信號時，僅選擇用作信號傳輸?shù)囊粋€芯片間互連，并通過在芯片間互連和信號線之間設(shè)置的開關(guān)，電隔離其它芯片間互連。因此，使與互連的充電和放電有關(guān)的芯片間互連電容最小化。
文檔編號H01L25/065GK1716599SQ200510081348
公開日2006年1月4日 申請日期2005年6月27日 優(yōu)先權(quán)日2004年6月29日
發(fā)明者齋藤英彰, 萩原靖彥, 深石宗生, 水野正之, 池田博明, 柴田佳世子 申請人:爾必達存儲器股份有限公司