專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法，特別涉及具有電阻器和MIS晶體管的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
在模擬半導(dǎo)體裝置中，除CMIS晶體管外，還搭載有由多晶硅膜的電阻材料而構(gòu)成的電阻器。在該模擬半導(dǎo)體裝置中，要求CMIS晶體管高速化、低耗電化，要求電阻器中電阻值的正確控制和穩(wěn)定性(例如，參照專利文獻(xiàn)1)。
近年來，隨著電阻器的高精度化，在熱處理中的雜質(zhì)的自動摻雜所引起的電阻值的變動已逐漸成為問題。該問題，是在通過離子注入形成作為MIS晶體管的源極·漏極區(qū)域的高濃度雜質(zhì)擴(kuò)散層后、進(jìn)行用于活性化離子注入的雜質(zhì)的熱處理時，從注入?yún)^(qū)域的表面向外方擴(kuò)散的雜質(zhì)通過向電阻器中再擴(kuò)散而產(chǎn)生的。以下對以往為了抑制這種電阻值變動研究的方法進(jìn)行說明。圖8(a)～(c)是表示以往具有NMIS晶體管以及電阻器的半導(dǎo)體裝置的制造工序的剖視圖。
在以往的半導(dǎo)體裝置的制造方法中，首先，在圖8(a)所示的工序中，在半導(dǎo)體基板101內(nèi)形成P型阱區(qū)域102以及溝(trench)型的元件分離區(qū)域103。之后，在作為半導(dǎo)體基板101中由元件分離區(qū)域103圍住側(cè)方的部分的活性區(qū)域100的上方形成柵極絕緣膜104后，在基板上形成多晶硅膜(圖中未示出)。之后，將多晶硅膜圖案化，在柵極絕緣膜104的上方形成柵電極105a，并且在元件分離區(qū)域3的上方形成作為電阻器的電阻器105b。在此之后，以柵電極105a為掩模，通過向半導(dǎo)體基板101內(nèi)注入砷離子，形成低濃度N型擴(kuò)散層106。接著，以柵電極105a為掩模，通過向半導(dǎo)體基板101內(nèi)注入硼離子，在半導(dǎo)體基板101中位于低濃度N型擴(kuò)散層106的下方的區(qū)域上形成P型袋狀擴(kuò)散層107。
接著，用圖8(b)所示的工序，在柵電極105a的側(cè)面上形成側(cè)壁108。此時，在電阻器105b的側(cè)面上也形成側(cè)壁108。之后，以柵電極105a以及側(cè)壁108為掩模，通過向半導(dǎo)體基板101中注入砷離子，形成高濃度N型擴(kuò)散層109。
接著，在圖8(c)中所示的工序中，在基板上形成絕緣膜110后，進(jìn)行用于將離子注入的雜質(zhì)活性化的熱處理。
根據(jù)該方法，由于在形成絕緣膜110的狀態(tài)下進(jìn)行用于活性化雜質(zhì)的熱處理，可防止雜質(zhì)從高濃度N型擴(kuò)散層109自動摻雜到電阻器105b。
然而，如果如上述的以往那樣，在用絕緣膜110覆蓋基板的上面整體的狀態(tài)下進(jìn)行用于活性化雜質(zhì)的高溫?zé)崽幚?，則會產(chǎn)生柵極絕緣膜104被破壞的這種問題。該柵極絕緣膜104的破壞，隨著柵極絕緣膜104的薄膜化而顯著化。
另一方面，在圖8(b)的工序后，不形成絕緣膜110、而進(jìn)行用于活性化雜質(zhì)的熱處理的情況下，就不會產(chǎn)生柵極絕緣膜104的破壞。然而，會發(fā)生因自動摻雜導(dǎo)致的電阻器的電阻值波動的問題。
專利文獻(xiàn)1特開2003-152100號公報發(fā)明內(nèi)容本發(fā)明的目的在于提供一種抑制電阻器中的電阻值的波動、且防止MIS晶體管的柵極絕緣膜的破壞的半導(dǎo)體裝置及其制造方法。
本發(fā)明的半導(dǎo)體裝置，是具有電阻器與MIS晶體管的半導(dǎo)體裝置，其特征在于，所述MIS晶體管具備包圍半導(dǎo)體基板的活性區(qū)域的側(cè)方的元件分離區(qū)域；設(shè)置在所述活性區(qū)域上方的柵極絕緣膜；設(shè)置在所述柵極絕緣膜上方的柵電極；和，設(shè)置在所述活性區(qū)域中的位于所述柵電極的側(cè)方下面的區(qū)域的雜質(zhì)擴(kuò)散層，所述電阻器具備設(shè)置在所述元件分離區(qū)域上方的、包括硅的電阻器；和，覆蓋所述電阻器上方的至少一部分的絕緣膜，至少在所述柵電極的上方未設(shè)置所述絕緣膜。
在制造具有這種結(jié)構(gòu)的半導(dǎo)體裝置的工序中，在電阻器的上方的至少一部分被絕緣膜覆蓋、且令柵電極的上方露出的狀態(tài)下，進(jìn)行用于雜質(zhì)擴(kuò)散層的活性化的熱處理。由于電阻器的至少一部分被絕緣膜覆蓋，因此在熱處理時，可防止因雜質(zhì)擴(kuò)散層的雜質(zhì)自動摻雜到電阻器一方而導(dǎo)致的電阻值波動。且由于沒有象以往那樣，在熱處理時絕緣膜覆蓋半導(dǎo)體基板的上方整體，因此柵極絕緣膜受到的應(yīng)力與以往相比得到了減小，特別是由于柵電極的上方?jīng)]有被絕緣膜等覆蓋，因此可防止柵極絕緣膜被破壞。
上述絕緣膜，優(yōu)選覆蓋上述電阻器的上面以及側(cè)面，在這種情況下，可確實地防止雜質(zhì)的自動摻雜。
優(yōu)選在上述柵電極的上方，設(shè)置硅化物膜。在這種情況下，絕緣膜在用于雜質(zhì)活性化的熱處理工序中，起到防止雜質(zhì)自動摻雜到電阻器中的膜的作用，且在硅化物化的工序中，起到保護(hù)非硅化物區(qū)域的掩膜的作用。由此，可簡略化工序。
上述雜質(zhì)擴(kuò)散層包括源極區(qū)域以及漏極區(qū)域，也可在上述漏極區(qū)域的一部分區(qū)域的上方設(shè)置絕緣膜。在具有該結(jié)構(gòu)的半導(dǎo)體裝置的制造工序中，如果在形成了絕緣膜的狀態(tài)下進(jìn)行硅化物化，則在漏極區(qū)域的上方設(shè)置有絕緣膜的區(qū)域中不會形成硅化物層。由此，即使對MIS晶體管的柵電極上施加大電壓的情況下，也能防止MIS晶體管被破壞。還有，優(yōu)選漏極區(qū)域的上方的絕緣膜，用與電阻元件的上方的絕緣膜相同的工序形成。
本發(fā)明的半導(dǎo)體裝置的制造方法的特征在于，具備形成包圍半導(dǎo)體基板的活性區(qū)域的側(cè)方的元件分離區(qū)域的工序(a)；在所述工序(a)后，在所述活性區(qū)域的上方形成柵極絕緣膜的工序(b)；在所述工序(b)后，在所述柵極絕緣膜的上方形成柵電極的工序(c)；在所述工序(a)后，在所述元件分離區(qū)域的上方形成包含硅的電阻器的工序(d)；在所述工序(c)后，向所述活性區(qū)域中位于所述柵電極的側(cè)方下面的區(qū)域離子注入雜質(zhì)以形成雜質(zhì)擴(kuò)散層的工序(e)；在所述工序(d)后，形成覆蓋所述電阻器的至少一部分的上方而不覆蓋所述柵電極的上方的絕緣膜的工序(f)；和，在所述工序(f)后，進(jìn)行用于使所述雜質(zhì)擴(kuò)散層的所述雜質(zhì)活性化的熱處理的工序(g)。
由此，在工序(g)中，由于電阻器的至少一部分被絕緣膜覆蓋，在熱處理時，可防止雜質(zhì)擴(kuò)散層的雜質(zhì)自動摻雜到電阻器一方，因此能夠形成電阻值的波動較小的半導(dǎo)體裝置。且由于沒有如以往那樣，在熱處理時絕緣膜覆蓋半導(dǎo)體基板的上方整體，因此柵極絕緣膜受到的應(yīng)力與以往方法相比得到減小，特別是由于柵電極的上方?jīng)]有被絕緣膜等覆蓋，因此可防止柵極絕緣膜被破壞，能夠形成可靠性高的半導(dǎo)體裝置。
在上述工序(f)中，優(yōu)選用上述絕緣膜覆蓋上述電阻器的上面以及側(cè)面，在這種情況下，可確實地防止雜質(zhì)的自動摻雜。
在上述工序(f)中，優(yōu)選在上述半導(dǎo)體基板的上方整體上形成上述絕緣膜后，除去上述絕緣膜中位于上述柵電極的上方的部分。
優(yōu)選還具備在上述工序(f)后，通過在上述半導(dǎo)體基板的上方形成金屬膜后進(jìn)行熱處理，來至少在上述柵電極上形成硅化物膜的工序。在這種情況下，絕緣膜在工序(g)中起到防止雜質(zhì)自動摻雜到電阻器中的膜的作用，且在硅化物形成工序中，起到保護(hù)非硅化物區(qū)域的掩膜的作用。由此，可簡化工序。
上述雜質(zhì)擴(kuò)散層包括源極區(qū)域以及漏極區(qū)域，在所述工序(f)中，優(yōu)選殘留上述絕緣膜中、位于上述漏極區(qū)域中觸頭形成區(qū)域之外的部分的上方的部分。在這種情況下，在硅化物形成工序中，如果在形成絕緣膜的狀態(tài)下進(jìn)行硅化物化，則在漏極區(qū)域的上方設(shè)置有絕緣膜的區(qū)域中不會形成硅化物層。由此，即使對MIS晶體管的柵電極施加大電壓，也可防止MIS晶體管被破壞。
根據(jù)本發(fā)明，由于在電阻器的上方被絕緣膜覆蓋、且MIS晶體管的柵電極的上方?jīng)]有設(shè)置絕緣膜的狀態(tài)下進(jìn)行用于雜質(zhì)活性化的熱處理，因此可抑制在因雜質(zhì)擴(kuò)散到電阻器中引起的電阻值的波動，同時可防止MIS晶體管的柵極絕緣膜的破壞。


圖1是表示本發(fā)明的第1實施方式下的半導(dǎo)體裝置的構(gòu)造的剖視圖。
圖2(a)、(b)是表示本發(fā)明的第1實施方式下的半導(dǎo)體裝置的制造工序的剖視圖。
圖3(a)、(b)是表示本發(fā)明的第1實施方式下的半導(dǎo)體裝置的制造工序的剖視圖。
圖4(a)、(b)是表示本發(fā)明的第1實施方式下的半導(dǎo)體裝置的制造工序的剖視圖。
圖5(a)、(b)是表示本發(fā)明的第1實施方式下的半導(dǎo)體裝置的制造工序的剖視圖。
圖6是表示本發(fā)明的第1實施方式下的半導(dǎo)體裝置的制造工序的剖視圖。
圖7(a)、(b)是表示第1實施方式的變形例的制造工序的平面圖以及剖視圖。
圖8(a)～(c)是表示以往具有NMIS晶體管以及電阻器的半導(dǎo)體裝置的制造工序的剖視圖。
圖中1-半導(dǎo)體基板；2a-N型阱區(qū)域；2b-P型阱區(qū)域；3-元件分離區(qū)域；4a～4d，4aa-柵極絕緣膜；5a～5d，5aa-柵電極；5e-電阻器；6-抗蝕膜；7-低濃度P型擴(kuò)散層；8-第1側(cè)壁；9-抗蝕膜；10-低濃度N型擴(kuò)散層；11-P型袋狀擴(kuò)散層；12-抗蝕膜；13-低濃度P型擴(kuò)散層；14-N型袋狀擴(kuò)散層；15-第2側(cè)壁；16-抗蝕膜；17-極低濃度P型擴(kuò)散層；18-抗蝕膜；19-高濃度P型擴(kuò)散層；19D-高濃度漏極區(qū)域；19S-高濃度源極區(qū)域；20-抗蝕膜；21-高濃度N型擴(kuò)散層；22-硅氧化膜；23-抗蝕膜；24-鈷硅化物膜；25-層間絕緣膜；26-接觸插頭；26D-漏極接觸插頭；26S-源極接觸插頭；27-布線層；28-漏極觸頭形成區(qū)域；31-第1PMIS晶體管；32-第2PMIS晶體管；33-第3PMIS晶體管；34-NMIS晶體管；35-電阻器；36-PMIS晶體管。
具體實施例方式
(第1實施方式)下面，參照附圖對有關(guān)本發(fā)明的第1實施方式的半導(dǎo)體裝置及其制造方法進(jìn)行說明。圖1是表示有關(guān)本發(fā)明的第1實施方式的半導(dǎo)體裝置的構(gòu)造的剖視圖。在圖1中，從左側(cè)開始依次表示第1PMIS晶體管形成區(qū)域(第1PMIS區(qū)域)PTr1、第2PMIS晶體管形成區(qū)域(第2PMIS區(qū)域)PTr2、第3PMIS晶體管形成區(qū)域(第3PMIS區(qū)域)PTr3、NMIS晶體管形成區(qū)域(NMIS區(qū)域)NTr、電阻形成區(qū)域(電阻區(qū)域)R。并且，在半導(dǎo)體基板1中配置于第1PMIS區(qū)域PTr1、第2PMIS區(qū)域PTr2及第3PMIS區(qū)域PTr3的區(qū)域上設(shè)置N型阱區(qū)域2a，在半導(dǎo)體體基板1中配置于NMIS區(qū)域NTr以及電阻區(qū)域R中的區(qū)域上形成P型阱區(qū)域2b，半導(dǎo)體基板1中的各區(qū)域的活性區(qū)域，被淺溝(shallow trench)型的元件分離區(qū)域3分離。雖然作為設(shè)于各晶體管區(qū)域PTr1～PTr3、NTr中的晶體管可推斷出各種各樣的組合，但在本實施方式中，以在第1PMIS區(qū)域Ptr1中設(shè)置內(nèi)部電路用保護(hù)電路的晶體管、在第2PMIS區(qū)域Ptr2中設(shè)置周邊電路用保護(hù)電路的晶體管、在第3PMIS區(qū)域Ptr3以及NMIS區(qū)域Ntr中設(shè)置作為內(nèi)部電路的邏輯電路的晶體管的情況為例，進(jìn)行各晶體管中的晶體管尺寸和雜質(zhì)濃度等的說明。
在第1PMIS區(qū)域Ptr1中設(shè)置第1PMIS晶體管31，第1PMIS晶體管31具備設(shè)置在半導(dǎo)體基板1的上方，膜厚相對較薄的柵極絕緣膜4a；設(shè)置在柵極絕緣膜4a上的柵電極5a；設(shè)置在柵電極5a的側(cè)面上的第1側(cè)壁8；在柵電極5a的側(cè)面上夾著第1側(cè)壁8設(shè)置的第2側(cè)壁15；設(shè)置于半導(dǎo)體基板1中位于柵電極5a側(cè)下的區(qū)域的低濃度P型擴(kuò)散層(P型擴(kuò)展區(qū)域或者P型LDD區(qū)域)13；在半導(dǎo)體基板1中位于低濃度P型擴(kuò)散層13的下方的區(qū)域上，與低濃度P型擴(kuò)散層13相接設(shè)置的N型袋狀擴(kuò)散層14；以及，設(shè)置在半導(dǎo)體基板1中位于第2側(cè)壁15側(cè)下的區(qū)域中的高濃度P型源極區(qū)域19S·漏極區(qū)域19D。雖然在第1PMIS晶體管31中，在柵電極5a的上方以及高濃度P型源極區(qū)域19S的上方設(shè)置有硅化物層24，但在高濃度P型漏極區(qū)域19D上沒有設(shè)置硅化物層。
在第2PMIS區(qū)域PTr2中，設(shè)置第2PMIS晶體管32，第2PMIS晶體管32具備設(shè)置在半導(dǎo)體基板1的上方的膜厚相對較厚的柵極絕緣膜4b；設(shè)置在柵極絕緣膜4b上的柵電極5b；設(shè)置在柵電極5b的側(cè)面上的第1側(cè)壁8；在柵電極5b的側(cè)面上夾著第1側(cè)壁8設(shè)置的第2側(cè)壁15；設(shè)置于半導(dǎo)體基板1中位于柵電極5b側(cè)下的區(qū)域的低濃度P型擴(kuò)散層(P型擴(kuò)展區(qū)域或者P型LDD區(qū)域)7；在半導(dǎo)體基板1中位于低濃度P型擴(kuò)散層7的下方的區(qū)域中，與低濃度P型擴(kuò)散層7相接設(shè)置、且雜質(zhì)濃度比低濃度P型擴(kuò)散層7低的極低濃度P型擴(kuò)散層17；以及，設(shè)置在半導(dǎo)體基板1中位于第2側(cè)壁15側(cè)下的區(qū)域中的高濃度P型擴(kuò)散層(高濃度P型源極·漏極區(qū)域)19。在第2PMIS晶體管32中，在柵電極5b以及作為源極·漏極區(qū)域的高濃度P型擴(kuò)散層19的上方不設(shè)置硅化物層。此外，第2PMIS晶體管32的低濃度P型擴(kuò)散層7，雜質(zhì)濃度比第1PMIS晶體管31的低濃度P型擴(kuò)散層13更低。
在第3PMIS區(qū)域PTr3中設(shè)置第3PMIS晶體管33，第3PMIS晶體管33具備設(shè)置在半導(dǎo)體基板1的上方的膜厚相對較薄的柵極絕緣膜4c；設(shè)置在柵極絕緣膜4c上的柵電極5c；設(shè)置在柵電極5c的側(cè)面上的第1側(cè)壁8；在柵電極5c的側(cè)面上夾著第1側(cè)壁8設(shè)置的第2側(cè)壁15；設(shè)置于半導(dǎo)體基板1中位于柵電極5c的側(cè)下的區(qū)域的低濃度P型擴(kuò)散層13；在半導(dǎo)體基板1中位于低濃度P型擴(kuò)散層13的下方的區(qū)域中，與低濃度P型擴(kuò)散層13相接設(shè)置的N型袋狀擴(kuò)散層14；設(shè)置在半導(dǎo)體基板1中位于第2側(cè)壁15的側(cè)下的區(qū)域中的高濃度P型擴(kuò)散層(高濃度P型源極·漏極區(qū)域)19；以及，設(shè)置在柵電極5c以及作為源極·漏極區(qū)域的高濃度P型擴(kuò)散層19的上方的鈷硅化物膜24。
在NMIS區(qū)域NTr中設(shè)置NMIS晶體管34，NMIS晶體管34具備設(shè)置在半導(dǎo)體基板1的上方的膜厚相對較薄的柵極絕緣膜4d；設(shè)置在柵極絕緣膜4d的上方的柵電極5d；設(shè)置在柵電極5d的側(cè)面上的第1側(cè)壁8；在柵電極5d的側(cè)面上夾著第1側(cè)壁8設(shè)置的第2側(cè)壁15；設(shè)置于半導(dǎo)體基板1中位于柵電極5d的側(cè)下的區(qū)域的低濃度N型擴(kuò)散層(N型擴(kuò)展區(qū)域或N型LDD區(qū)域)10；在半導(dǎo)體基板1中位于低濃度N型擴(kuò)散層10的下方的區(qū)域中，與低濃度N型擴(kuò)散層相接設(shè)置的P型袋狀擴(kuò)散層11；設(shè)置在半導(dǎo)體基板1中位于第2側(cè)壁15的側(cè)下的區(qū)域中的高濃度N型擴(kuò)散層(高濃度N型源極·漏極區(qū)域)21；以及，設(shè)置在柵電極5d以及作為源極·漏極區(qū)域的高濃度N型擴(kuò)散層21的上方的鈷硅化物膜24。
在電阻區(qū)域R中，設(shè)置配置在元件分離區(qū)域3的上方的電阻器5e、配置在電阻器5e的側(cè)面上的第1側(cè)壁8、在電阻器5e的側(cè)面上夾著第1側(cè)壁8配置的第2側(cè)壁15。在電阻區(qū)域R中，在電阻器5e的上方不設(shè)置硅化物層。
并且，不設(shè)置硅化物的第1PMIS區(qū)域PTr1的漏極區(qū)域19D的上方、第2PMIS區(qū)域PTr2的柵電極5b以及高濃度P型擴(kuò)散層19的上方、電阻區(qū)域R中的電阻器5e的上方，被硅氧化膜22覆蓋。再在半導(dǎo)體基板1的上方，設(shè)置覆蓋柵電極5a～5d和電阻器5e的層間絕緣膜25，貫通層間絕緣膜25，設(shè)置到達(dá)各擴(kuò)散層或鈷硅化物膜的接觸插頭(contact plug)26、和層間絕緣膜25上與接觸插頭26相接的布線層27。
接著，參照附圖，對本實施方式的半導(dǎo)體裝置的制造方法進(jìn)行說明。圖2(a)、(b)～圖6，是表示本發(fā)明第1實施方式的半導(dǎo)體裝置的制造工序的剖視圖。
在本實施方式的半導(dǎo)體裝置的制造方法中，首先，用如圖2(a)所示的工序，在半導(dǎo)體基板1上形成N型阱區(qū)域2a以及P型阱區(qū)域2b，然后除去半導(dǎo)體基板1的一部分通過用絕緣膜來填埋，形成淺溝型的元件分離區(qū)域(STI分離區(qū)域)3。之后，在第1PMIS區(qū)域PTr1、第3PMIS區(qū)域PTr3以及NMIS區(qū)域NTr中的活性區(qū)域的上方，同時形成厚度2nm的柵極絕緣膜4a、4c、4d。另外，在第2PMIS區(qū)域PTr2中的由半導(dǎo)體基板1構(gòu)成的活性區(qū)域上，形成厚度7nm的柵極絕緣膜4b。膜厚比柵極絕緣膜4a、4c、4d厚的柵極絕緣膜4b，可令其一部分與柵極絕緣膜4a、4c、4d同時形成、膜厚不足的部分另外形成，也可用整個區(qū)別于柵極絕緣膜4a、4c、4d的形成工序的工序來形成。之后，在基板上形成厚200nm的多晶硅膜(圖中未示出)后，用光刻法以及干蝕刻將多晶硅膜圖案化。由此，在第1PMIS區(qū)域PTr1中在柵極絕緣膜4a上形成柵電極5a，在第2PMIS區(qū)域PTr2中在柵極絕緣膜4b上形成柵電極5b，在第3PMIS區(qū)域PTr3中在柵極絕緣膜4c上形成柵電極5c，在NMIS區(qū)域NTr中在柵極絕緣膜4d上形成柵電極5d，在電阻區(qū)域R中在元件分離區(qū)域上形成電阻器5e。之后，在半導(dǎo)體基板1的上方，形成在第2PMIS區(qū)域PTr2上具有開口，且覆蓋第1PMIS區(qū)域PTr1、第3PMIS區(qū)域PTr3、NMIS區(qū)域NTr以及電阻區(qū)域R的抗蝕膜6。在該狀態(tài)下，通過往第2PMIS區(qū)域PTr2的活性區(qū)域中，以柵電極5b以及抗蝕膜6為掩膜，以加速能量45KeV、劑量1.2×1013ions/cm2、傾斜(TILT)角7°的注入條件，將p型雜質(zhì)的BF2離子4旋轉(zhuǎn)注入，形成低濃度P型擴(kuò)散層7。
接著，在如圖2(b)所示的工序中，除去抗蝕膜6后，在基板上形成厚度13nm的硅氧化膜(圖中未示出)，并將硅氧化膜深蝕刻(etch back)來在各柵電極5a、5b、5c、5d以及電阻器5e的側(cè)面上形成偏置用的第1側(cè)壁8。之后，在半導(dǎo)體基板1的上方，形成在NMIS區(qū)域NTr以及電阻區(qū)域R上具有開口，且覆蓋第1PMIS區(qū)域PTr1、第2PMIS區(qū)域PTr2以及第3PMIS區(qū)域PTr3的抗蝕膜9。之后，通過以柵電極5d、第1側(cè)壁8以及抗蝕膜為掩膜，以加速能量5KeV、劑量2.0×1014ions/cm2、傾斜角0°的注入條件，往NMIS區(qū)域NTr的活性區(qū)域中4旋轉(zhuǎn)注入作為n型雜質(zhì)的砷離子，來形成低濃度N型擴(kuò)散層10。接著，通過以柵電極5d、第1側(cè)壁8以及抗蝕膜9為掩膜，以加速能量12KeV、劑量7.0×1012ions/cm2、傾斜角25°的注入條件，往NMIS區(qū)域NTr的活性區(qū)域中4旋轉(zhuǎn)注入作為p型雜質(zhì)的硼離子，來形成P型袋狀擴(kuò)散層11。此時，雖然在電阻器5e中也注入砷離子以及硼離子，但由于砷離子的劑量比硼離子的劑量多10倍以上，因此電阻器5e為N型。
接著，在圖3(a)所示的工序中，在除去抗蝕膜9后，在半導(dǎo)體基板1的上方，形成在第1PMIS區(qū)域PTr1以及第3PMIS區(qū)域PTr3上具有開口，且覆蓋第2PMIS區(qū)域PTr2、NMIS區(qū)域NTr以及電阻區(qū)域R的抗蝕膜12。之后，通過以柵電極5a、5c、第1側(cè)壁8以及抗蝕膜12為掩膜，以加速能量0.7KeV、劑量1.8×1014ions/cm2、傾斜角0°的注入條件，往第1PMIS區(qū)域PTr1以及第3PMIS區(qū)域PTr3的活性區(qū)域中注入作為p型雜質(zhì)的硼離子，來形成低濃度P型擴(kuò)散層13。接著，通過以柵電極5a、5c、第1側(cè)壁8以及抗蝕膜12為掩膜，以加速能量70KeV、劑量7.0×1012ions/cm2、傾斜角25°的注入條件，往第1PMIS區(qū)域PTr1以及第3PMIS區(qū)域PTr3的活性區(qū)域中4旋轉(zhuǎn)注入作為n型雜質(zhì)的砷離子，形成N型袋狀擴(kuò)散層14。
接著，在圖3(b)所示的工序中，在除去抗蝕膜12后，在基板上形成厚度60nm的硅氮化膜(圖中未示出)后，通過將硅氮化膜深蝕刻，在各柵電極5a、5b、5c、5d以及電阻器5e的側(cè)面上，夾持著1側(cè)壁8形成第2側(cè)壁15。之后，在基板上，形成在第2PMIS區(qū)域PTr2上具有開口，且覆蓋第1PMIS區(qū)域PTr1、第3PMIS區(qū)域PTr3、NMIS區(qū)域NTr以及電阻區(qū)域R的抗蝕膜16。之后，通過以柵電極5b、第1側(cè)壁8、第2側(cè)壁15以及抗蝕膜16為掩膜，以加速能量15KeV、劑量7.5×1012ions/cm2、傾斜角7°的注入條件，往第2PMIS區(qū)域PTr2的活性區(qū)域中4旋轉(zhuǎn)注入作為p型雜質(zhì)的硼離子，來形成極低濃度P型擴(kuò)散層17。
接著，在圖4(a)所示的工序中，除去抗蝕膜16后，在半導(dǎo)體基板1的上方，形成在第1PMIS區(qū)域PTr1、第2PMIS區(qū)域PTr2以及第3PMIS區(qū)域PTr3上具有開口，且覆蓋NMIS區(qū)域NTr以及電阻區(qū)域R的抗蝕膜18。之后，通過以柵電極5a、5b、5c、第1側(cè)壁8、第2側(cè)壁15以及抗蝕膜18為掩膜，以加速能量3KeV、劑量3.6×1015ions/cm2、傾斜角7°的注入條件，往第1PMIS區(qū)域PTr1、第2PMIS區(qū)域PTr2以及第3PMIS區(qū)域PTr3的活性區(qū)域中注入作為p型雜質(zhì)的硼離子，來在各區(qū)域中形成高濃度P型擴(kuò)散層(高濃度P型源極·漏極區(qū)域)19。
接著，在圖4(b)所示的工序中，在除去抗蝕膜18后，在基板上，形成在NMIS區(qū)域NTr以及電阻區(qū)域R中具有開口，且覆蓋第1PMIS區(qū)域PTr1、第2PMIS區(qū)域PTr2以及第3PMIS區(qū)域PTr3的抗蝕膜20。之后，通過往NMIS區(qū)域NTr的活性區(qū)域中，以柵電極5d、第1側(cè)壁8、第2側(cè)壁15以及抗蝕膜20為掩膜，以加速能量20KeV、劑量3.0×1014ions/cm2、傾斜角7°的注入條件，注入作為n型雜質(zhì)的砷離子；接著，以加速能量50KeV、劑量1.25×1015ions/cm2、傾斜角7°的注入條件，4旋轉(zhuǎn)注入作為n型雜質(zhì)的砷離子；再以加速能量40KeV、劑量2.5×1012ions/cm2、傾斜角7°的注入條件，注入作為n型雜質(zhì)的磷離子，來形成極高濃度N型擴(kuò)散層(高濃度N型源極·漏極區(qū)域)21。
接著，在圖5(a)所示的工序中，在除去抗蝕膜20后，在半導(dǎo)體基板1的上方，用CVD法以堆積溫度450℃形成不含有雜質(zhì)的厚度50nm的硅氧化膜22。
接著，在圖5(b)所示的工序中，在硅氧化物膜22上，形成在包括從第1PMIS區(qū)域PTr1的柵電極5a起橫跨源極區(qū)域19S的區(qū)域、第3PMIS區(qū)域PTr3以及NMIS區(qū)域NTr的硅化物形成區(qū)域上具有開口，覆蓋包括第1PMIS區(qū)域PTr1的漏極區(qū)域19D、第2PMIS區(qū)域PTr2以及電阻形成區(qū)域R的非硅化物形成區(qū)域的抗蝕膜23。之后，以抗蝕膜23為掩膜，采用濕蝕刻法選擇性地除去硅化物形成區(qū)域的硅氧化膜22。由此，形成非硅化物形成區(qū)域被硅氧化膜22覆蓋，硅化物形成區(qū)域的柵電極5a、5c、5d、第1PMIS區(qū)域PTr1中的源極區(qū)域19S、第3PMIS區(qū)域PTr3中的高濃度P型擴(kuò)散層19以及NMIS區(qū)域NTr的高濃度N型擴(kuò)散層21露出的狀態(tài)。
接著，在圖6所示的工序中，除去抗蝕膜23后，為了將各擴(kuò)散層的雜質(zhì)活性化，以熱處理溫度1030℃、熱處理時間10秒的熱處理條件，進(jìn)行短時間熱處理(RTA)。
此后，在基板上形成厚度9nm的鈷膜(圖中未示出)后，通過在氮氣環(huán)境下實施470℃60秒的第1熱處理(RTA)，使柵電極5a、5c、5d與鈷反應(yīng)，另外，使第1PMIS區(qū)域PTr1中的源極區(qū)域19S、第3PMIS區(qū)域PTr3的高濃度P型擴(kuò)散層19以及NMIS區(qū)域NTr的高濃度N型擴(kuò)散層21中露出的硅與鈷反應(yīng)，來形成鈷硅化物膜(圖中未示出)。此后，用由鹽酸和過氧化氫水構(gòu)成的混合液，選擇性地除去在硅氧化膜22或元件分離區(qū)域3等的區(qū)域上因未反應(yīng)而殘留的鈷膜。之后，通過在氮氣環(huán)境中進(jìn)行750℃60秒的第2熱處理(RTA)，在柵電極5a、5c、5d、第1PMIS區(qū)域PTr1中的源極區(qū)域19S、第3PMIS區(qū)域PTr3的高濃度P型擴(kuò)散層19以及NMIS區(qū)域NTr的高濃度N型擴(kuò)散層21的上方，形成鈷硅化物膜24。
之后，在半導(dǎo)體基板1的上方形成層間絕緣膜25(圖1中表示)后，在層間絕緣膜25上，形成到達(dá)MIS晶體管31～34的高濃度P型擴(kuò)散層19或硅化物層24、電阻器35的電阻器5e的觸孔(圖中未示出)，并填埋金屬膜來形成接觸插頭26(圖1中表示)。之后，在層間絕緣膜25上，形成與各接觸插頭26相連接的布線層27(圖1中表示)。由此，結(jié)束本實施方式的半導(dǎo)體裝置的制造工序。
在本實施方式中，在圖6所示的工序中，通過在用硅氧化物膜22覆蓋電阻元件5e的上方的狀態(tài)下實施用于使雜質(zhì)活性化的熱處理，可防止各雜質(zhì)擴(kuò)散層中包括的雜質(zhì)自動摻雜到電阻器5e內(nèi)。此外，與以往不同，由于半導(dǎo)體基板1的上方整體沒有被硅氧化膜22覆蓋，因此從硅氧化膜22波及到半導(dǎo)體基板1的壓力得到了降低。特別是，由于在柵電極5a、5c、5d的上方?jīng)]有設(shè)置絕緣膜，因此從柵電極5a、5c、5d這邊波及到柵極絕緣膜4a、4c、4d的壓力得到了降低，可防止以往產(chǎn)生的膜厚薄的柵極絕緣膜4a、4c、4d的破壞。
在本實施方式中，是以第1PMIS晶體管31是內(nèi)部電路用保護(hù)電路的晶體管、第2PMIS晶體管32是周邊電路用保護(hù)電路的晶體管的情況為例進(jìn)行的說明。一般來說，內(nèi)部電路用保護(hù)電路或周邊電路保護(hù)電路的各晶體管不進(jìn)行硅化物化，而內(nèi)部電路或周邊電路的各晶體管進(jìn)行硅化物化。在上述的說明中，與用硅氧化膜22覆蓋作為非硅化物區(qū)域的第2PMIS晶體管32的上方整體且不進(jìn)行硅化物化相對，將同樣作為非硅化物區(qū)域的第1PMIS晶體管31的柵電極5a的上方硅化物化。其理由如下。
一般來說，內(nèi)部電路用保護(hù)電路，以保護(hù)內(nèi)部電路不受來自外部的電涌影響為目的設(shè)置，對內(nèi)部電路用保護(hù)電路中的晶體管的柵極，突發(fā)地施加較大電壓。若在內(nèi)部電路用保護(hù)電路的第1PMIS晶體管31中的漏極區(qū)域19D的上方形成硅化物層，則會在對柵電極5a施加較大電壓時破壞晶體管。由于為了防止這種情況，必須在漏極區(qū)域19D的上方不設(shè)置硅化物層，因此在硅化物工序中，用硅氧化膜22覆蓋漏極區(qū)域19D的上方。即，在硅化物化工序前實施的熱處理時，也用硅氧化膜22覆蓋漏極區(qū)域19D的上方。然而另一方面，如果在用硅氧化膜等覆蓋柵電極5a的上方的狀態(tài)下進(jìn)行熱處理，則存在破壞柵極絕緣膜的的可能。為了防止這種情況，在進(jìn)行熱處理的時刻，露出柵電極5a的上方，并用硅氧化膜22覆蓋P型高濃度雜質(zhì)活性層19中的漏極區(qū)域19D的上方。再者，關(guān)于該情況，在下面的第1實施方式的變形例中進(jìn)行詳細(xì)說明。
另一方面，一般來說，周邊電路用保護(hù)電路的晶體管的柵極絕緣膜，比內(nèi)部電路或內(nèi)部電路用保護(hù)電路之類的其他電路的晶體管的柵極絕緣膜更厚。因此，即使在用硅氧化膜22覆蓋第2PMIS晶體管32的柵電極5b的上方的狀態(tài)下實施熱處理，也難以破壞柵極絕緣膜4b。根據(jù)以上的理由，第2PMIS晶體管32的上方整體被硅氧化膜22覆蓋。
再者，在本實施方式中，雖然在硅氧化膜22殘存的狀態(tài)下直接形成層間絕緣膜25，但也可在形成鈷硅化物膜24后，選擇性地除去硅氧化膜22。
(第1實施方式的變形例)以下，參照附圖，對第1實施方式的變形例進(jìn)行說明。在第1實施方式中，設(shè)置了晶體管PTr1～PTr3，而本變形例中對設(shè)置一個晶體管和電阻器的情況進(jìn)行說明。再者，由于電阻器的結(jié)構(gòu)與在第1實施方式中所述的內(nèi)容相同，因此省略圖示以及說明。
在本變形例的制造工序中，首先，通過與第1實施方式的圖2(a)～圖5(a)相同的方法，在用圖7(a)所示的元件分離區(qū)域3圍住的活性區(qū)域30的上方，形成柵極絕緣膜4aa以及柵電極5aa，然后依次形成低濃度P型擴(kuò)散層13、N型袋狀擴(kuò)散層14、第1側(cè)壁8、第2側(cè)壁15以及高濃度P型擴(kuò)散層19。此處，配置于柵電極5aa的兩側(cè)下方的高濃度P型擴(kuò)散層19中、朝向右側(cè)配置的為高濃度漏極區(qū)域19D，朝向左側(cè)、即位于元件分離區(qū)域3與柵電極5aa之間的擴(kuò)散層為高濃度源極區(qū)域19S。此后，與圖5(a)中所示的工序相同，在基板上形成硅氧化膜22。
接著，用與圖5(b)相同的方法，形成覆蓋高濃度漏極區(qū)域19D的抗蝕膜(圖中未示出)。在此時形成的抗蝕膜上，形成露出作為高濃度漏極區(qū)域19D中之后與漏極接觸插頭26D(圖7(b)中所示)相接觸的區(qū)域的漏極觸頭形成區(qū)域28的開口。在該狀態(tài)下，通過以抗蝕膜為掩膜，進(jìn)行硅氧化膜22的蝕刻，除去柵電極5aa、高濃度源極區(qū)域19S以及漏極觸頭形成區(qū)域28的上方的硅氧化膜22，在高濃度漏極區(qū)域19D中、除了與漏極接觸插頭26D相接觸的區(qū)域之外，殘留硅氧化膜22。此后，在用于對各擴(kuò)散層的雜質(zhì)實施活性化的熱處理溫度1030℃、熱處理時間10秒的熱處理條件下，進(jìn)行短時間熱處理(RTA)。
此后，如圖7(b)所示，用與第1實施方式相同的方法，依次形成鈷硅化物膜24、層間絕緣膜25、源極接觸插頭26S、漏極接觸插頭26D以及布線層27，來形成PMIS晶體管36。
在本變形例中，露出柵電極5aa的上方，在用硅氧化膜22覆蓋高濃度漏極區(qū)域19D中漏極觸頭形成區(qū)域28之外的部分的狀態(tài)下，實施熱處理以及硅化物化。由此，可防止柵極絕緣膜4aa被破壞。進(jìn)一步，由于高濃度漏極區(qū)域19D中被硅氧化膜22覆蓋的區(qū)域的上方?jīng)]有硅化物化，因此可以防止對柵電極5aa上施加大電壓時晶體管被破壞。
如上所述，本發(fā)明用作形成具有MIS晶體管和電阻器的半導(dǎo)體裝置的方法。
權(quán)利要求
1.一種半導(dǎo)體裝置，是具有電阻器與MIS晶體管的半導(dǎo)體裝置，其特征在于，所述MIS晶體管具備包圍半導(dǎo)體基板的活性區(qū)域的側(cè)方的元件分離區(qū)域；設(shè)置在所述活性區(qū)域上方的柵極絕緣膜；設(shè)置在所述柵極絕緣膜上方的柵電極；和設(shè)置在所述活性區(qū)域中的位于所述柵電極的側(cè)方下面的區(qū)域的雜質(zhì)擴(kuò)散層，所述電阻器具備設(shè)置在所述元件分離區(qū)域上方的、包括硅的電阻器；和覆蓋所述電阻器上方的至少一部分的絕緣膜，至少在所述柵電極的上方未設(shè)置所述絕緣膜。
2.根據(jù)權(quán)利要求1中所述的半導(dǎo)體裝置，其特征在于，所述絕緣膜覆蓋所述電阻器的上面以及側(cè)面。
3.根據(jù)權(quán)利要求1或2中所述的半導(dǎo)體裝置，其特征在于，在所述柵電極的上方設(shè)置有硅化物膜。
4.根據(jù)權(quán)利要求3中所述的半導(dǎo)體裝置，其特征在于，所述雜質(zhì)擴(kuò)散層包含源極區(qū)域以及漏極區(qū)域，在所述漏極區(qū)域的一部分的區(qū)域的上方設(shè)置有絕緣膜。
5.一種半導(dǎo)體裝置的制造方法，其特征在于，具備形成包圍半導(dǎo)體基板的活性區(qū)域的側(cè)方的元件分離區(qū)域的工序(a)；在所述工序(a)后，在所述活性區(qū)域的上方形成柵極絕緣膜的工序(b)；在所述工序(b)后，在所述柵極絕緣膜的上方形成柵電極的工序(c)；在所述工序(a)后，在所述元件分離區(qū)域的上方形成包含硅的電阻器的工序(d)；在所述工序(c)后，向所述活性區(qū)域中位于所述柵電極的側(cè)方下面的區(qū)域離子注入雜質(zhì)以形成雜質(zhì)擴(kuò)散層的工序(e)；在所述工序(d)后，形成覆蓋所述電阻器的至少一部分的上方而不覆蓋所述柵電極的上方的絕緣膜的工序(f)；和在所述工序(f)后，進(jìn)行用于使所述雜質(zhì)擴(kuò)散層的所述雜質(zhì)活性化的熱處理的工序(g)。
6.根據(jù)權(quán)利要求5中所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述工序(f)中，由所述絕緣膜覆蓋所述電阻器的上面以及側(cè)面。
7.根據(jù)權(quán)利要求6中所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述工序(f)中，在所述半導(dǎo)體基板的上方整體上形成所述絕緣膜后，除去所述絕緣膜中的位于所述柵電極的上方的部分。
8.根據(jù)權(quán)利要求5～7中任一項所述的半導(dǎo)體裝置的制造方法，其特征在于，在所述工序(f)后，還具備通過在所述半導(dǎo)體基板的上方形成金屬膜后進(jìn)行熱處理，至少在所述柵電極的上方形成硅化物膜的工序。
9.根據(jù)權(quán)利要求8中所述的半導(dǎo)體裝置的制造方法，其特征在于，所述雜質(zhì)擴(kuò)散層包括源極區(qū)域以及漏極區(qū)域，在所述工序(f)中，保留所述絕緣膜中位于所述漏極區(qū)域中除去接觸形成區(qū)域的部分的上方的部分。
全文摘要
本發(fā)明的半導(dǎo)體裝置，電阻器(5e)的上方被硅氧化膜(22)覆蓋，在作為非硅化物區(qū)域的MIS晶體管(33、34)的柵電極(5c、5d)和雜質(zhì)擴(kuò)散層(19)、(21)露出的狀態(tài)下，進(jìn)行雜質(zhì)活性化用的熱處理或硅化物化。由此，由于抑制了雜質(zhì)的自動摻雜從而抑制電阻器的電阻值的波動，同時由于雜質(zhì)活性化用的熱處理時露出MIS晶體管(33、34)的柵電極(5b、5c)等，因此MIS晶體管(33、34)的柵極絕緣膜(4c、4d)不易被破壞。由此，提供一種可抑制電阻器中的電阻值的波動，且防止MIS晶體管的柵極絕緣膜被破壞的半導(dǎo)體裝置及其制造方法。
文檔編號H01L21/70GK1725490SQ20051008595
公開日2006年1月25日 申請日期2005年7月21日 優(yōu)先權(quán)日2004年7月22日
發(fā)明者粉谷直樹 申請人:松下電器產(chǎn)業(yè)株式會社