專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括圓柱形MIM(金屬—絕緣體—金屬)電容器的半導(dǎo)體器件，以及其制造方法。
背景技術(shù)：
隨著DRAM的正在進行的尺寸微型化和集成水平的進展，如何確保單元的足夠電容值已經(jīng)成為要致力的重要問題。確保足夠單元電容的技術(shù)包括增加電容器的表面面積、以及增加電容器電介質(zhì)的比介電常數(shù)。
為了增加電容器的表面面積，對于電容器采用了圓柱形。此外，為了增加電容器電介質(zhì)的比介電常數(shù)，采用了諸如Ta2O5膜的高介電常數(shù)膜(在下文中，簡稱為“高k膜”)。
JP-A No.H11-354738提出了如上構(gòu)成的DRAM單元。但是，采用諸如Ta2O5膜的高k膜作為電容層導(dǎo)致的缺點在于由于Ta2O5膜是結(jié)構(gòu)上不穩(wěn)定的多元素氧化膜，所以Ta2O5膜易于和下電極或上電極反應(yīng)，由此導(dǎo)致諸如漏電流增加的特性退化。此外，當(dāng)高k膜與下電極或上電極反應(yīng)時，高k膜失去一部分其物理厚度，因而導(dǎo)致電容值的降低。
JP-A No.2004-64091公開了一種技術(shù)，該技術(shù)當(dāng)形成電容器的上電極時，通過PVD工藝形成第一上電極，然后通過CVD工藝形成第二上電極。該技術(shù)能夠快速形成具有較大厚度的上電極，其不發(fā)生電氣特性退化。
通過本發(fā)明人進行的研究，現(xiàn)在已經(jīng)發(fā)現(xiàn)，當(dāng)采用諸如Ta2O5膜的高k膜作為電容層時，首先在電容層上形成有效地晶體化的PVD層、以及然后在PVD層上提供廣覆蓋的CVD層，在降低漏電流和防止電容特性退化中是有效的。
還證實了形成極厚的PVD層減弱了電容器的初始漏電流。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供一種包括圓柱形電容器的半導(dǎo)體器件，包括半導(dǎo)體襯底；絕緣層，其形成在半導(dǎo)體襯底上且具有凹槽部分；圓柱形下電極，其由形成在凹槽部分中的金屬材料構(gòu)成；電容層，其形成在下電極上；以及上電極，其形成在電容層上；其中上電極包括由PVD工藝形成的第一金屬層和由CVD工藝形成的第二金屬層并且第一金屬層形成為在圓柱形的側(cè)壁處具有2nm或更小的厚度。
如此構(gòu)造的、包括由PVD工藝在電容層上形成的第一金屬層的半導(dǎo)體器件能夠抑制漏電流的增加和電容特性的退化。而且，形成第一金屬層使得圓柱形的側(cè)壁的厚度變?yōu)?nm(20埃)或更小能夠保持所希望的初始漏電流，以及電容器的電容特性。沒有具體確定第一金屬層的圓柱形的側(cè)壁的厚度的下限，但是其可以設(shè)置在例如0.1nm。該結(jié)構(gòu)能夠保持抑制漏電流的增加和電容特性的退化的所希望的效果。
JP-A No.2004-64091涉及在凹洞的側(cè)壁上形成具有大約70埃(7nm)的厚度的PVD-TiN層，而不向襯底施加偏置電荷。這由在整個凹洞上氣相淀積PVD-TiN層改善漏電流特性的描述所支持。
但是，通過本發(fā)明人進行的研究，已經(jīng)發(fā)現(xiàn)了由PVD形成的第一金屬層不應(yīng)該厚于一定限度，否則電容器的初始漏電流會減弱。將就例子來詳細描述該發(fā)現(xiàn)。本發(fā)明人已經(jīng)發(fā)現(xiàn)了形成不超過2nm的厚度的第一金屬層的圓柱形的側(cè)壁在防止電容器的初始漏電流的退化方面是有效的。為了形成厚度不超過2nm的第一金屬層的圓柱形的側(cè)壁，應(yīng)該建立第一金屬層的優(yōu)化淀積條件。本發(fā)明人實驗了(i)T/S距離(靶和襯底之間的距離)、(ii)功率、(iii)襯底溫度、以及(iv)在濺射室中的壓力的各種組合，以由此建立使圓柱形的側(cè)壁的厚度為2nm或更低的第一金屬層的淀積條件。在該條件下形成的第一金屬層確保了電容器的初始漏電流以及電容特性能夠保持在希望的水平。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，電容層可以由高k膜構(gòu)成。
高k膜的典型例子是Ta2O5膜。當(dāng)采用這種膜時，由于在與高k膜的界面處的第二金屬層的性質(zhì)沒有被改變，所以直接在高k膜上由CVD形成無定形的第二金屬層可以引起電容特性的退化，并因此易于在接近界面的區(qū)域中形成低介電常數(shù)層。但是，根據(jù)根發(fā)明，由于在高k膜和第二金屬膜之間設(shè)置有效地晶體化的第一金屬層，所以可以防止電容特性的這樣的退化。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，上電極的第一金屬層和第二金屬層可以由鈦氮化物(TiN)構(gòu)成。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，下電極可以由TiN構(gòu)成。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，第二金屬層的圓柱形的側(cè)壁可以形成為20nm或更大的厚度。
第一金屬層和第二金屬層的總厚度必需達到一定水平，否則在第二金屬層的淀積之后的工藝中，電容層易于被損壞。另一方面，如果第一金屬層形成得過厚，那么在第一金屬層的淀積期間電容層會被損壞，并由此降低了電容器的初始漏電流，如已經(jīng)說明的。因此，本發(fā)明建立了上述厚度，以賦予第二金屬層。該結(jié)構(gòu)防止了電容層在后續(xù)工藝中被損壞，并抑制了漏電流的增加。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，上電極的第二金屬層可以在不超過440攝氏度的溫度下形成。
在這樣的溫度條件下淀積第二金屬層能夠確保第二金屬層的滿意的覆蓋特性。此外，可以防止電容層在第二金屬層的淀積期間被諸如氫的化學(xué)氣體損壞。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，上電極可以形成在第二金屬層上，并且可以進一步包括填充凹槽部分的掩埋金屬層。
掩埋金屬層可以由鎢(W)構(gòu)成，并且由CVD工藝形成。根據(jù)本發(fā)明，由于直接在電容層上設(shè)置有效地晶體化的第一金屬層，所以可以防止電容層在掩埋金屬層的淀積期間被損壞。此外，以較大的厚度形成第二金屬層能夠進一步減小在掩埋金屬層淀積期間電容層的損壞。掩埋金屬層還起到減小上電極的電阻的作用。
根據(jù)本發(fā)明，提供一種制造半導(dǎo)體器件的方法，包括在半導(dǎo)體襯底上形成絕緣層；在絕緣層中形成凹槽部分；在凹槽部分中形成圓柱形電容器，其包括由金屬材料構(gòu)成的下電極、形成在下電極上的電容層以及形成在電容層上的上電極；其中形成電容器的步驟包括通過由PVD工藝形成第一金屬層使得圓柱形的側(cè)壁的厚度變?yōu)?nm或更小，以及由CVD工藝在第一金屬層上形成第二金屬層來形成上電極。
在如此設(shè)置的制造方法中，形成第一金屬層的步驟包括以靶和襯底之間的150mm或更大的間距來執(zhí)行長拋濺射工藝。
該方法能夠以合適的厚度形成第一金屬層，從而圓柱形的側(cè)壁的厚度變?yōu)?nm或更小。
在如上設(shè)置的制造方法中，形成第二金屬層的步驟可以在不超過440攝氏度的溫度下進行。
因此，在包括MIM電容器的半導(dǎo)體器件中，本發(fā)明有效地減小了漏電流并且防止了電容特性和初始漏電流的退化。


從結(jié)合附圖的如下說明中，本發(fā)明的上述和其他目的、優(yōu)點和特征將更為明顯，其中圖1A和1B是示意剖面圖，示出了根據(jù)本發(fā)明實施例的半導(dǎo)體器件；圖2A到2E是示意剖面圖，順序地示出了根據(jù)該實施例的半導(dǎo)體器件的制造工藝；圖3F到3H是示意剖面圖，順序地示出了根據(jù)該實施例的半導(dǎo)體器件的制造工藝；圖4是示出了PVD層的圓柱形的側(cè)壁的厚度和漏電流測試的合格芯片率之間的關(guān)系的圖；圖5是示出了CVD層的圓柱形的側(cè)壁的厚度和漏電流測試的合格芯片率之間的關(guān)系的圖；以及圖6是示出了淀積CVD層的溫度和漏電流測試的合格芯片率之間的關(guān)系的圖。
具體實施例方式
現(xiàn)在將參考說明性實施例在此描述本發(fā)明。本領(lǐng)域技術(shù)人員將認(rèn)識到，使用本發(fā)明的講述可以實現(xiàn)許多可選實施例，并且本發(fā)明并不限于用于解釋性目的所說明的實施例。
參考附圖，將在下面描述本發(fā)明的實施例。在所有附圖中，賦予相似的組件相同的標(biāo)號，并且適當(dāng)省略其描述。
圖1A和1B是示意剖面圖，示出了根據(jù)實施例的半導(dǎo)體器件100。半導(dǎo)體器件100包括圓柱形MIM電容器124。
參考圖1A，電容器124包括下電極112、電容層114以及上電極120。在本實施例中，下電極112由諸如TiN的金屬材料構(gòu)成，并且可以由CVD工藝來形成。電容層114可以由諸如Ta2O5膜的高k膜構(gòu)成。
上電極120包括PVD層116、CVD層118和掩埋金屬層122。PVD層116可以由PVD工藝淀積的TiN構(gòu)成。CVD層118可以由CVD工藝淀積的TiN構(gòu)成。掩埋金屬層122可以由例如CVD工藝淀積的W構(gòu)成。
進行CVD工藝來形成下電極112和CVD層118導(dǎo)致形成無定形TiN層，其提供出色的覆蓋性。但是，如果CVD層118直接形成在電容層114上，那么由于在CVD層118和電容層114之間的界面處的CVD層118的膜性質(zhì)沒有被改變，則在接近該界面的區(qū)域中會形成低介電常數(shù)層，并且由此使電容特性退化。
因此，在該實施例中，在電容層114和CVD層118之間插入有效地晶體化的PVD層116。該結(jié)構(gòu)阻止了上電極120和電容層114之間形成低介電常數(shù)層，這樣保持了電容器124的滿意的電容特性。
圖1B示出了由圖1A的虛線所包圍的一部分電容器124的放大的剖面圖。
如上所述，提供上電極120的CVD層118和電容層114之間的PVD層116可以保持電容器124的滿意的電容特性。但是，當(dāng)PVD層116的厚度“d”厚于一定值時，當(dāng)?shù)矸ePVD層116時會損壞在PVD層116下形成的電容層114，這導(dǎo)致電容器124的初始漏電流退化。此外，電容器124的平面內(nèi)特性的波動變大。
在該實施例中，形成PVD層116使得圓柱形的側(cè)壁的厚度“d”成為2nm或更小。如此設(shè)置的PVD層116的厚度“d”的上限能夠防止形成在其下的電容層114在PVD層116的淀積中受到損壞，并且因此降低了電容器124的初始漏電流。沒有具體確定PVD層116的厚度d的下限，但可以設(shè)置在例如0.1nm。這樣的厚度范圍能夠如所希望地保持電容器124的滿意的電容特性。
另一方面，為了防止電容層114被掩埋金屬層122的淀積工藝或之后的工藝中的氫或等離子體所損壞，希望上電極120的CVD層118形成為一定厚度水平。因此，優(yōu)選地形成CVD層118，使得圓柱形的側(cè)壁的厚度變?yōu)?0nm或更多。
圖2A到3H是剖面圖，順序地示出了圖1所示的半導(dǎo)體器件100的制造工藝。
在形成在半導(dǎo)體襯底(未示出)上的第一絕緣層102上，設(shè)置包括金屬層104和阻擋金屬層105的栓106。第一絕緣層102由例如SiO2或SiOC構(gòu)成。金屬層104可以由例如W構(gòu)成。阻擋金屬層105可以由例如Ti、TiN、Ta或TaN構(gòu)成。在如此構(gòu)成的第一絕緣層102上，形成SiON層(未示出)使其作為蝕刻停止層，并在SiON層上形成第二絕緣層108(圖2A)。第二絕緣層108由例如SiO2構(gòu)成。
然后通過公知的光刻工藝在第二絕緣層108上形成凹槽部分110，這樣暴露出栓106的上表面(圖2B)。此后，在整個第二絕緣層108上形成下電極112(圖2C)。下電極112可以由例如TiN、TaN或WN構(gòu)成。在這些中，優(yōu)選地使用TiN。該結(jié)構(gòu)增強了與相鄰層的粘附性。在層疊方向中的下電極112的厚度可以確定在例如1nm到40nm的范圍內(nèi)。此外，下電極112的圓柱形的側(cè)壁可以形成為2nm到80nm的厚度。
在下電極112上，形成犧牲層(未示出)使其填充凹槽部分110。然后對犧牲層和下電極112進行蝕刻從而去除出現(xiàn)在凹槽部分110之外的一部分下電極112。然后通過蝕刻去除保留在凹槽部分110中的犧牲層(圖2D)。
然后，在第二絕緣層108和下電極112上形成電容層114(圖2E)。電容層114由諸如Ta2O5膜的高k膜構(gòu)成。在層疊方向上的電容層114的厚度可以確定在例如1nm到50nm的范圍內(nèi)。此外，電容層114的圓柱形的側(cè)壁可以形成為1nm到50nm的厚度。
現(xiàn)在，在電容層114上形成上電極120。上電極120由例如TiN構(gòu)成。更為詳細地，首先在電容層114上形成PVD層116(圖3F)。在層疊方向上的PVD層116的厚度可以確定在例如5nm到50nm的范圍內(nèi)。此外，PVD層116的圓柱形的側(cè)壁可以形成為2nm或更小的厚度。
在該實施例中，可以通過在淀積PVD層116時適當(dāng)控制下面的條件來獲得PVD層116的圓柱形的側(cè)壁的希望的厚度。
(i)T/S距離(靶和襯底之間的距離)；(ii)功率；(iii)襯底溫度；以及(iv)在濺射室中的壓力。
具體例子如下所示。
T/S距離150到350mm，LTS-TiN(長拋濺射法)；功率5kw到20kw襯底溫度280到380攝氏度壓力0.5mTorr到2.5mTorr在這樣的條件下進行濺射工藝能夠形成具有2nm或更小厚度的圓柱形的側(cè)壁的PVD層116。此外，對于條件(i)到(iv)，適當(dāng)?shù)貙/S距離調(diào)整到較長側(cè)，功率和壓力調(diào)整到較高側(cè)，能夠形成具有更薄圓柱形的側(cè)壁的PVD層116。這里，在任何一種情況中都不施加偏壓。
然后，在PVD層116上形成CVD層118(圖3G)。CVD層118可以通過MO-CVD(金屬有機化學(xué)氣相淀積)工藝或者ALD(原子層淀積)工藝來形成。在層疊方向上的CVD層118的厚度可以確定在例如10nm到80nm的范圍內(nèi)。此外，CVD層118的圓柱形的側(cè)壁可以形成為20nm或更大的厚度。
CVD層118優(yōu)選地在不超過440攝氏度的溫度下形成。這樣的溫度條件確保了CVD層118的出色的覆蓋性。這樣的條件還起到防止電容層114在CVD層118的淀積期間被諸如氫的化學(xué)氣體損壞的作用。沒有具體確定用于淀積CVD層118的溫度的下限，但是可以設(shè)置在例如350攝氏度。這樣的溫度范圍能夠?qū)崿F(xiàn)高吞吐量(througput)，并且保持滿意的平面內(nèi)均勻性。
最后在CVD層118上形成掩埋金屬層122(圖3H)。掩埋金屬層122由例如W構(gòu)成。設(shè)置掩埋金屬層122能夠?qū)⑸想姌O120的電阻保持在低水平。
這里將在下面說明例子。
(第一例子)采用與參考圖2A到3H所說明的步驟相似的步驟從而形成電容器124。在該例子中，對PVD層116(TiN)的淀積應(yīng)用不同的條件，從而PVD層116的圓柱形的側(cè)壁的厚度變?yōu)?.0到3.0nm。在該例子中，電容層114由例如Ta2O5膜構(gòu)成；CVD層118由TiN構(gòu)成；并且掩埋金屬層122由W構(gòu)成。CVD層118的圓柱形的側(cè)壁形成為30nm的厚度，CVD層118在435攝氏度的溫度下淀積。
在下述條件下淀積PVD層116(a)T/S距離為300mm，功率為15kw，晶片溫度為350攝氏度，壓力為2mTorr，LTS-TiN(長拋濺射)；(b)T/S距離為50mm，功率為3kw，晶片溫度為300攝氏度，壓力為0.3mTorr，LTS-TiN(長拋濺射)；在條件(a)下，形成的PVD層116具有2nm或更低厚度的圓柱形的側(cè)壁。在條件(b)下，形成的PVD層116具有厚于2nm的圓柱形的側(cè)壁。
圖4示出了PVD層116的圓柱形的側(cè)壁的厚度和漏電流測試的合格芯片率之間的關(guān)系。評估了159片芯片。
如圖4所示，當(dāng)PVD層116的圓柱形的側(cè)壁具有2nm或更低的厚度時，漏電流測試的合格芯片率基本上為100％。相反，當(dāng)PVD層116的圓柱形的側(cè)壁變厚時，合格芯片率降低。假定這是由于當(dāng)?shù)矸ePVD層116時，Ta2O5膜被損壞，并且由此初始漏電流被降低。
(第二例子)采用與參考圖2A到3H所說明的步驟相似的步驟從而形成電容器124。在該例子中，對CVD層118(TiN)的淀積應(yīng)用不同的條件，從而CVD層118的圓柱形的側(cè)壁的厚度變?yōu)?0到33nm。在該例子中，電容層114由Ta2O5膜構(gòu)成；PVD層116由TiN構(gòu)成；并且掩埋金屬層122由W構(gòu)成。PVD層116的圓柱形的側(cè)壁形成為2nm或更小的厚度，CVD層118在435攝氏度的溫度下淀積。
圖5示出了CVD層118的圓柱形的側(cè)壁的厚度和漏電流測試的合格芯片率之間的關(guān)系。評估了159片芯片。
如圖5所示，當(dāng)CVD層118的圓柱形的側(cè)壁具有20nm或更大的厚度時，漏電流測試的合格芯片率基本上為100％。相反，當(dāng)CVD層118的圓柱形的側(cè)壁變薄時，合格芯片率降低。假定，這是由于CVD層118的厚度不足導(dǎo)致上電極120的整個厚度不夠，由此當(dāng)?shù)矸e掩埋金屬層122時和在后續(xù)工藝中，電容層114被損壞。
(第三例子)采用與參考圖2A到3H所說明的步驟相似的步驟從而形成電容器124。在該例子中，對CVD層118(TiN)的淀積應(yīng)用不同的溫度，具體地在350到470攝氏度的范圍內(nèi)。在該例子中，電容層114由Ta2O5膜構(gòu)成；PVD層116由TiN構(gòu)成；并且掩埋金屬層122由W構(gòu)成。PVD層116的圓柱形的側(cè)壁形成為2nm或更小的厚度，CVD層118的圓柱形的側(cè)壁形成為30nm的厚度。
圖6示出了淀積CVD層118的溫度和漏電流測試的合格芯片率之間的關(guān)系。評估了159片芯片。
如圖6所示，當(dāng)CVD層118在440攝氏度或更低的溫度下淀積時，與硅襯底中的雜質(zhì)濃度無關(guān)，漏電流測試的合格芯片率基本上為100％。相反，隨著CVD層118的淀積溫度增加，合格芯片率降低。假定，這是由于不超過440攝氏度的溫度能夠防止電容層114在CVD層118的淀積期間被諸如氫的化學(xué)氣體損壞，并且改善了其覆蓋性。
如前述例子明顯看出的，形成PVD層116使圓柱形的側(cè)壁具有2nm或更小厚度有助于有效地增加合格芯片率。此外，形成CVD層118使側(cè)壁具有20nm或更大厚度有效地增加合格芯片率。此外，還證實了在不超過440攝氏度的溫度下淀積CVD層118能有效地增加合格芯片率。組合應(yīng)用這些條件來形成電容器能夠減小包括MIM電容器的半導(dǎo)體器件中的漏電流，并且進一步確保抑制電容器的電容特性和初始漏電流的退化。
盡管基于實施例和例子詳細描述了本發(fā)明，應(yīng)該理解的是它們只是示例性的并且可以采用各種其他的結(jié)構(gòu)和布置。
顯然，本發(fā)明并不限于上述實施例，可以在不偏離本發(fā)明的范圍和精神的條件下修改和變化。
權(quán)利要求
1.一種包括圓柱形電容器的半導(dǎo)體器件，包括半導(dǎo)體襯底；絕緣層，其形成在所述半導(dǎo)體襯底上且具有凹槽部分；圓柱形下電極，其由形成在所述絕緣層的所述凹槽部分中的金屬材料構(gòu)成；電容層，其形成在所述下電極上；以及上電極，其形成在所述電容層上；其中所述上電極包括由PVD工藝形成的第一金屬層和由CVD工藝形成在所述第一金屬層上的第二金屬層；并且其中所述第一金屬層的圓柱形的側(cè)壁具有2nm或更小的厚度。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述電容層由高介電常數(shù)膜構(gòu)成。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述電容層由Ta2O5膜構(gòu)成。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述上電極的所述第一金屬層和所述第二金屬層由鈦氮化物構(gòu)成。
5.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述下電極由鈦氮化物構(gòu)成。
6.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述第二金屬層的側(cè)壁具有20nm或更大的厚度。
7.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述上電極包括掩埋金屬層，其填充所述凹槽部分并且形成在所述第二金屬層上。
8.根據(jù)權(quán)利要求3的半導(dǎo)體器件，其中所述上電極的所述第一金屬層和所述第二金屬層由鈦氮化物構(gòu)成。
9.根據(jù)權(quán)利要求8的半導(dǎo)體器件，其中所述下電極由鈦氮化物構(gòu)成。
10.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中所述下電極由鈦氮化物構(gòu)成。
11.根據(jù)權(quán)利要求3的半導(dǎo)體器件，其中所述第二金屬層的側(cè)壁具有20nm或更大的厚度。
12.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中所述第二金屬層的側(cè)壁具有20nm或更大的厚度。
13.一種制造半導(dǎo)體器件的方法，包括在半導(dǎo)體襯底上形成絕緣層；在所述絕緣層中形成凹槽部分；以及在所述凹槽部分中形成圓柱形電容器，其包括由金屬材料構(gòu)成的下電極、形成在所述下電極上的電容層以及形成在所述電容層上的上電極；其中所述形成所述電容器包括通過由PVD工藝形成第一金屬層使得其在所述圓柱形的側(cè)壁處的厚度為2nm或更小，以及由CVD工藝在所述第一金屬層上形成第二金屬層來形成所述上電極。
14.根據(jù)權(quán)利要求13的方法，其中所述形成所述第一金屬層包括以在靶和所述襯底之間的150mm或更大的間距來執(zhí)行長拋濺射工藝。
15.根據(jù)權(quán)利要求13的方法，其中在不超過440攝氏度的溫度下執(zhí)行所述形成所述第二金屬層。
16.根據(jù)權(quán)利要求14的方法，其中在不超過440攝氏度的溫度下執(zhí)行所述形成所述第二金屬層。
全文摘要
一種半導(dǎo)體器件包括圓柱形電容器。該電容器包括形成為具有形成在半導(dǎo)體襯底上的凹槽部分的第二絕緣層，形成在該凹槽部分中的圓柱形下電極，形成在下電極上的電容層，以及形成在電容層上的上電極。上電極包括由PVD形成的第一金屬層和此后由CVD形成的第二金屬層，并且第一金屬層的圓柱形的側(cè)壁具有2nm或更小的厚度。
文檔編號H01L21/8242GK1725497SQ20051008744
公開日2006年1月25日 申請日期2005年7月22日 優(yōu)先權(quán)日2004年7月23日
發(fā)明者服卷直美, 加藤芳健, 井上顯 申請人:恩益禧電子股份有限公司