專利名稱：集成存儲(chǔ)裝置及方法
技術(shù)領(lǐng)域：
本案涉及一集成存儲(chǔ)裝置及方法背景技術(shù)隨著電子產(chǎn)品變得越來越小以及越來越精致，對(duì)于使用更小架構(gòu)之裝置的需求也更多，特別地是，對(duì)于各種型態(tài)之存儲(chǔ)裝置的縮減更是持續(xù)地在進(jìn)行，然而，現(xiàn)今的技術(shù)卻仍然存在有某些問題，這些問題的其中一些則是包括，不具擴(kuò)展性(non-scalability)的穿隧氧化物，短溝道效應(yīng)，以及其它電壓臨界偏差(voltage variations)，其中，擴(kuò)展可能會(huì)造成電荷保留時(shí)間(charge retention time)的減少，耦合比率的下降，或是，于同列單元間之泄漏的增加，此外，縮減內(nèi)存架構(gòu)的復(fù)雜設(shè)計(jì)規(guī)劃也是會(huì)增加制造困難度以及成本。

發(fā)明內(nèi)容
僅經(jīng)由前言，一可以簡(jiǎn)單地加以制造、且允許單元尺寸縮減的存儲(chǔ)裝置加以敘述，此外，一種制造如此之一裝置的程序亦加以敘述。
該種存儲(chǔ)裝置包括多個(gè)儲(chǔ)存單元，加以置于一矩陣之中，而該矩陣則是包含儲(chǔ)存單元行以及儲(chǔ)存單元列，其中，每一個(gè)儲(chǔ)存單元包含一、或多個(gè)單元晶體管，每一個(gè)單元晶體管系包含第一摻雜區(qū)域以及第二摻雜區(qū)域，該第一摻雜區(qū)域?yàn)橐辉礃O區(qū)域，以及該第二摻雜區(qū)域?yàn)橐宦O區(qū)域，再者，該存儲(chǔ)裝置亦包括多個(gè)字線，以及多個(gè)第一位線，其中，每一個(gè)字線連接至此矩陣中一行的儲(chǔ)存單元，以及每一個(gè)第一位線連接至此矩陣中一列的儲(chǔ)存單元。
該存儲(chǔ)裝置包括至少一單元晶體管，其具有彼此不同之摻雜型態(tài)的一源極區(qū)域以及一漏極區(qū)域，因此，此晶體管之特征在于作為穿隧場(chǎng)效晶體管(tunneling field effect transistor，TFET)，其中，該穿隧乃是穿透一形成在一溝道以及該等源極/漏極區(qū)域其中之一之間的一pn接面而發(fā)生，而該溝道則是一形成在該晶體管之一p-i-n區(qū)域(p摻雜，內(nèi)部的，n摻雜)的反轉(zhuǎn)溝道，此外，作為該內(nèi)部區(qū)域的替代，相較于在該等源極/漏極區(qū)域之中的該摻雜濃度，可以使用一輕度p摻雜、或一輕度n摻雜區(qū)域，該等源極/漏極區(qū)域乃會(huì)耦接外接電壓，并且，因此，不同于在該晶體管的該溝道附近部分摻雜(halo orpocket)該穿隧電流系可以到該晶體管之柵極的影響，尤其是，受到一浮動(dòng)?xùn)啪w管的該浮動(dòng)?xùn)诺挠绊憽?br> 在一實(shí)施例之中，一記憶單元的僅一個(gè)選擇晶體管、或是僅一個(gè)儲(chǔ)存晶體管會(huì)是一TFET，反之，該儲(chǔ)存單元的其它晶體管會(huì)是在該源極區(qū)域以及在該漏極區(qū)域之中、具有相同摻雜型態(tài)的FETs，或者，二者擇一地，一記憶單元的所有晶體管都是TFET。
根據(jù)一個(gè)實(shí)施例，一儲(chǔ)存單元僅會(huì)在一快閃記憶單元之中包含一個(gè)TFET，而此單晶體管快閃記憶單元?jiǎng)t是可以沒有具有相同摻雜型態(tài)之源極/漏極區(qū)域之FET的習(xí)知問題的情形下進(jìn)行更進(jìn)一步的縮減。
該等第一區(qū)域以及該等第二區(qū)域系為半導(dǎo)體區(qū)域，例如，單晶區(qū)域，而硅、或是其它元素或化合物的半導(dǎo)體材質(zhì)亦可以被使用在該等半導(dǎo)體區(qū)域之中，該等第一區(qū)域可以是n摻雜區(qū)域，而該等第二區(qū)域則可以是p摻雜區(qū)域。
根據(jù)一個(gè)實(shí)施例，該存儲(chǔ)裝置更包括多個(gè)第二位線，而每一個(gè)第二位線則是會(huì)連接至一列之該等儲(chǔ)存單元的該等第二摻雜區(qū)域，其中，兩個(gè)位線會(huì)被使用在存儲(chǔ)裝置，例如，SRAMs之中，以及使用于電子抹除式可編程只讀存儲(chǔ)器(EEPROM，Electrically ErasableProgrammable Read Only Memory)之中，而在DRAMs之中則是僅能使用一個(gè)位線。
根據(jù)另一個(gè)實(shí)施例，該等第一位線為在該等儲(chǔ)存單元上方凸起的凸起位線，以及該等第二位線為位在該等儲(chǔ)存單元下方的埋藏位線，而在此實(shí)施例之中，其單元尺寸則是會(huì)小于位線彼此側(cè)向配置的單元尺寸。
根據(jù)再一個(gè)實(shí)施例，該等第一摻雜區(qū)域包含輕度摻雜區(qū)域以及重度摻雜區(qū)域，以及該等第二摻雜區(qū)域僅會(huì)包含重度摻雜區(qū)域，所以，其有可能在該晶體管的一側(cè)上，舉例而言，在具有較高電壓的該側(cè)之上，具有一小的摻雜濃度梯度，且同時(shí)間，其有可能藉由省略在該晶體管之另一側(cè)上的該等輕度摻雜區(qū)域而降低該第二摻雜區(qū)域的尺寸。
根據(jù)不同的實(shí)施例，該等第一以及第二摻雜區(qū)域會(huì)加以硅化、或是僅有該等第一摻雜區(qū)域會(huì)加以硅化，在前者的例子中，該第二摻雜區(qū)域之上就不需要實(shí)施避免硅化的手段，而在后者的例子中，就不需要用于硅化該等第二摻雜區(qū)域的半導(dǎo)體材質(zhì)，因此，該等第二摻雜區(qū)域有可能有一低連接電阻。
根據(jù)一另一實(shí)施例，每一個(gè)儲(chǔ)存單元系包含一個(gè)記憶單元晶體管，其中，每一個(gè)第一位線會(huì)被連接至一列之該等單元晶體管的該第一摻雜區(qū)域，以及每一個(gè)第二位線會(huì)被連接至一列之該等單元晶體管的該第二摻雜區(qū)域，而相較于具有二、或多個(gè)晶體管的單元，每一個(gè)儲(chǔ)存單元中僅具有一個(gè)晶體管的存儲(chǔ)裝置乃會(huì)具有最小的單元尺寸，再者，該兩個(gè)位線使得具有一低失敗率以及一高速度的控制模式成為可能。
在一再一實(shí)施例中，該埋藏位線系為一絕緣摻雜井，其亦包含一列之儲(chǔ)存單元的體區(qū)域(body regions)、源極區(qū)域，以漏極及區(qū)域，另外，一TFET以及一埋藏位線的結(jié)合使得在該埋藏位線井以及該等源極區(qū)域間的一良好電性連接的形成成為可能，并且，由于該井以及在該井的幫助之下所連接的摻雜區(qū)域會(huì)具有相同的摻雜型態(tài)，因此，形成一良好的電性連接，亦即，一具有低歐姆電阻的連接，就不需要額外的手段，再者，在該埋藏位線之中的該摻雜濃度會(huì)提供良好的傳導(dǎo)性，其中，該埋藏位線的最大摻雜濃度可以至少比該源極區(qū)域的最大值少一等級(jí)，以允許在該溝道區(qū)域中之一小反轉(zhuǎn)溝道(inversionchannel)的形成，在一再一實(shí)施例之中，該井的該摻雜型態(tài)會(huì)與該等第二摻雜區(qū)域，舉例而言，該源極區(qū)域，的該摻雜型態(tài)。
根據(jù)尚一實(shí)施例，該等第一位線的至少其中之一、或是該等第二位線的其中之一乃是埋藏在該等儲(chǔ)存單元下方的位線，若是兩個(gè)位線皆為埋藏線時(shí)，則就不需要金屬位線，而若是僅使用一個(gè)埋藏位線，則在列之間的間距會(huì)很小，并且，在假定占用相同側(cè)向面積的情形下，該等位線的剖面就可以比具有兩個(gè)埋藏位線的例子更大。
在一另一實(shí)施例之中，一共同第二區(qū)域?yàn)樵谝涣兄斜舜讼噜彽膬?chǔ)存單元所共有，在此，在這些晶體管的浮動(dòng)?xùn)胖g的一第一距離系會(huì)小于在相鄰于該相同列中之一共同第一區(qū)域的晶體管之浮動(dòng)?xùn)胖g的一第二距離，并且，該第一距離可以相等于該存儲(chǔ)裝置中的一最小結(jié)構(gòu)寬度，而此則是因?yàn)橛糜谠摰诙诫s區(qū)域與該埋藏位線之電性連接的額外手段不再需要使用的關(guān)系而成為可能，在此，其足夠在該埋藏位線井中植入一重度摻雜帶(strap)，且該帶也會(huì)具有相同的摻雜型態(tài)，因此，就不需要與其它區(qū)域重疊的硅化區(qū)域。
此外，一用于在一半導(dǎo)體基板中制造一存儲(chǔ)裝置的程序加以呈現(xiàn)，該存儲(chǔ)裝置會(huì)包括一具有多個(gè)記憶單元晶體管的記憶數(shù)組，其中，該等晶體管乃會(huì)加以配置成行以及列，且該程序一可以用于在此所敘述之該存儲(chǔ)裝置的制造程序。
此總覽僅是藉由序言而加以呈現(xiàn)，因此由接下來之權(quán)利要求所定義的本發(fā)明乃應(yīng)該與接下來本發(fā)明的詳細(xì)敘述一起進(jìn)行考慮。


圖1其顯示在一快閃EEFROM中之一記憶單元區(qū)域的部分電路示意圖；圖2其顯示該記憶單元區(qū)域的一平面圖；圖3其顯示沿著圖2之A-A’線的一剖面圖；圖4其顯示沿著圖2之B-B’線的一剖面圖；以及圖5其顯示沿著圖2之C-C’線的一剖面圖。
具體實(shí)施例方式
雖然，在此所敘述的為一快閃電子抹除式可編程只讀存儲(chǔ)器(flash-EEPROM，F(xiàn)lash Electrically Erasable Programmable ReadOnly Memory)，不過，該存儲(chǔ)裝置則是可以為DRAM(Dynamic RandomAccess Memory，動(dòng)態(tài)隨機(jī)存取內(nèi)存)，一SRAM(Static Random AccessMemory，靜態(tài)隨機(jī)存取內(nèi)存)，一具有可選擇抹除性的EEPROM，一EPROM，一ROM(ready only memory，只讀存儲(chǔ)器)，或是另外的存儲(chǔ)裝置(例如，F(xiàn)eRAM，鐵電隨機(jī)存取內(nèi)存(ferroelectric RAM)，MRAM，磁抗性隨機(jī)存取內(nèi)存(magneto resistive RAM))，再者，每一個(gè)單元可以包含僅一個(gè)晶體管，例如，在一EEPROM、或是一快閃EEPROM的例子之中的一浮動(dòng)?xùn)啪w管，或者，系可以包含多個(gè)晶體管。
圖1為一包含多個(gè)記憶區(qū)段面積12，14的集成存儲(chǔ)裝置的一部份電路示意圖，其中，該等記憶區(qū)段區(qū)域12，14乃是利用相同的方法而加以制造，因此，接下來僅對(duì)該記憶區(qū)段區(qū)域12的結(jié)構(gòu)進(jìn)行詳細(xì)敘述。該存儲(chǔ)裝置包含多個(gè)總體位線(global bit lines)BL0至BLm，而在圖1之中，則是顯示了其中的三條總體位線BL0，BL1，以及BL2，至于其它的總體位線16就以打點(diǎn)表示。
該記憶單元區(qū)域12包含一行的漏極選擇晶體管(drain selecttransistors)TD0至TDm，而在圖1之中，則是顯示了其中的三個(gè)漏極選擇晶體管TD0，TD1，以及TD2，另外，該等漏極選擇晶體管TD0，TD1，以及TD2的柵極就會(huì)被電連接至一被配置在一行方向中的漏極選擇線DSL。
再者，該記憶區(qū)段區(qū)域12包含多個(gè)記憶單元晶體管T01至Tmn，而在圖1中，則是顯示了其中的十五個(gè)記憶單元晶體管T00至T24，其中，該第一個(gè)下標(biāo)符號(hào)m相關(guān)于該記憶單元晶體管所配置的列，以及該第二個(gè)下標(biāo)符號(hào)n相關(guān)于該記憶單元內(nèi)存所配置的行，舉例而言，該記憶單元晶體管T12乃是被配置在具有下標(biāo)1的列(在此，因?yàn)槭怯?開始計(jì)數(shù)，因此為第二列)以及具有下標(biāo)2的行(在此，因?yàn)槭怯?開始計(jì)數(shù)，因此系為第三列)。
在該記憶區(qū)段區(qū)域12之每一行中的該等記憶單元晶體管的該等柵極電極，分別地，會(huì)被連接至一字線WL0至WLn，在圖1中，所顯示的為五個(gè)字線WL0至WL4，另外的字線18就以打點(diǎn)表示。
該等記憶單元晶體管T00至T24為浮動(dòng)?xùn)啪w管，而電荷則是儲(chǔ)存在電絕緣的該浮動(dòng)?xùn)胖?，該浮?dòng)?xùn)趴梢允蔷邔?dǎo)電性、或是為電絕緣。
該記憶區(qū)段區(qū)域12包含源極選擇晶體管TS0至TSn，而在圖1中，則是顯示了其中的三個(gè)源極選擇晶體管TS0至TS2，并且，該等源極選擇晶體管TS0至TS2的該等柵極電極乃會(huì)藉由一源極選擇線SSL而進(jìn)行電連接。
該記憶區(qū)段區(qū)域12亦包含電絕緣井(wells)W0至Wm，而在圖1中，則是顯示了其中的三個(gè)電絕緣井W0至W02，其中，該等絕緣井W0至W2乃是由電絕緣溝渠G0至G(m+1)所圍出，而在圖1中所顯示則為其中的四個(gè)絕緣溝渠G0至G3，舉例而言，該絕緣溝渠G1乃是配置在該絕緣井W0以及該絕緣井W1之間。
在每一個(gè)絕緣井W0至W2之中，乃設(shè)置有一列的記憶單元晶體管，一個(gè)漏極選擇晶體管，以及一個(gè)源極選擇晶體管，而該等漏極選擇晶體管以及該等源極選擇晶體管則是用于選擇該等記憶單元晶體管，舉例而言，該絕緣井W0乃會(huì)包含該漏極選擇晶體管TD0，該等記憶單元晶體管T00至T04，以及該源極選擇晶體管TS0，而在每一個(gè)絕緣井W0至Wm中之晶體管配置也是相同的，因此，接下來僅對(duì)在該絕緣井W0中的該等晶體管配置進(jìn)行解釋。
該漏極選擇晶體管TD0的該漏極電極會(huì)被電連接至該位線BL0，該漏極選擇晶體管TD0的該源極電極會(huì)在一凸起漏極線(raised drainline)20(亦稱之為一位線)的幫助之下，被連接至該等記憶單元晶體管T00至T04的該等漏極電極，其中，該凸起漏極線20位在第一金屬層M1中之該絕緣井W0之上，也就是，該凸起位線乃是接續(xù)在該絕緣井W0形成之后而被形成在該絕緣井W0之上，并且，該凸起源極線乃會(huì)包括一傳導(dǎo)金屬，例如，鋁，銅，鋁合金，或銅合金。
該等記憶單元晶體管T00至T04的該等源極電極會(huì)分別在接觸部分30，40，50，60，以及70的幫助之下，而與該絕緣井W0產(chǎn)生電連接，因此，該絕緣井W0乃會(huì)具有一埋藏源極線、或是一埋藏在一單晶半導(dǎo)體基板之中的埋藏位線的功能，所以，相對(duì)于上述的該凸起位線，該埋藏位線(絕緣井W0)乃是被形成在一、或多層，例如，該第一金屬層M1，之下。
該漏極選擇晶體管TS0的該源極電極會(huì)被連接至一總體源極線(global source line)SL0，亦稱之為一總體位線，其中，該總體源極線SL0被置于金屬層M2之中，位在該凸起漏極線20的上方，至于其它的絕緣井W1，W2等則是分別地會(huì)具有總體源極線SL1，SL2等。
使用該等局部漏極線20，22，以及24使得迷你扇區(qū)(minisector)200可以形成為僅包含該等記憶單元之一列的部分，而不是完整的列，因此，如此之配置會(huì)在相關(guān)于該存儲(chǔ)裝置10之功率消耗，以及相關(guān)于該等記憶單元之寫入速度、讀取速度、以及抹除速度方面具有優(yōu)勢(shì)。
圖2為該記憶區(qū)段面積12的一平面圖，在此，需注意的是，為了方便，相同的參考符號(hào)乃被用以代表在所有的圖式之中的相同部分。該等絕緣溝渠G0至G3的一寬度B0會(huì)小于150nm，而在一特殊的實(shí)例之中，該寬度B0則為100nm，并且，在兩個(gè)相鄰絕緣溝渠的中心之間的一距離B2會(huì)小于300nm，舉例而言，該距離B2可以為250nm，而該距離B2則亦稱之為位線間距，因?yàn)榇艘酁橄噜復(fù)蛊鹇O線20，22，或24之間，或是相鄰埋藏源極線之間的距離，所以，為了確保如此之一小距離B2的制造，該等漏極選擇晶體管TD0至TD2以及該等源極選擇晶體管TS0至TS2乃可以是多柵極晶體管，例如，雙柵極晶體管、或三柵極晶體管，例如，在一實(shí)施例之中，多柵極晶體管會(huì)在一、或多個(gè)源極以及一、或多個(gè)漏極之間包含多于一個(gè)的柵極。
在圖2之中，該等記憶單元晶體管T01至T21的浮動(dòng)?xùn)臚G00至FG21加以顯示，其中，該等選擇晶體管到達(dá)源極區(qū)域S、或到達(dá)漏極區(qū)域D的接觸區(qū)域CA乃會(huì)稍微小于被接觸的該源極區(qū)域S、或是該漏極區(qū)域D。
該等記憶單元晶體管T00至T21的該等半導(dǎo)體源極區(qū)域S會(huì)具有一不同于這些晶體管T00至T21之該等漏極區(qū)域D的摻雜型態(tài)，因此，若是該等源極區(qū)域S具有一n摻雜型態(tài)時(shí)，則該等漏極區(qū)域D就會(huì)具有一p摻雜型態(tài)，反之亦然。
該等記憶單元晶體管T00至T21的該等漏極區(qū)域D以及該等源極區(qū)域S乃是在該漏極選擇線DSL，該等字線WL至WLm，以及該源極選擇線SSL已經(jīng)制造完成之后，藉由兩個(gè)自行對(duì)準(zhǔn)(self-aligned)的植入程序所加以產(chǎn)生，其中，該等漏極區(qū)域D乃是利用，舉例而言，一覆蓋該等源極區(qū)域的屏蔽而進(jìn)行摻雜，然而，若是該屏蔽的邊緣乃被置于該等柵極電極上方，舉例而言，沿著一中心線的該等邊緣會(huì)位在該等柵極電極之上表面上方，時(shí)，則該漏極區(qū)域的該摻雜乃會(huì)對(duì)該等記憶單元晶體管的該等柵極電極為自行對(duì)準(zhǔn)。
該漏極選擇晶體管TD0，舉例而言，同時(shí)具有一n型漏極區(qū)域150，以及一n型源極區(qū)域152，其中，該n型源極區(qū)域亦為該記憶單元晶體管100的該漏極電極，亦即，它們?yōu)橄嗤膿诫s型態(tài)，此外，該等記憶單元晶體管T00至T21的該等漏極電極亦為n型態(tài)(舉例而言，該記憶單元晶體管T20的漏極電極154)，但該等記憶單元晶體管T00至T21的該等源極區(qū)域則為p型態(tài)(舉例而言，該記憶單元晶體管T20的漏極電極98)，因此，該等記憶單元晶體管T00至T21乃為不僅允許抹除及寫入也允許讀取的穿隧晶體管，而在該讀取模式之中，一穿隧電流則是會(huì)流過一反轉(zhuǎn)溝道(inversion channel)以及該源極區(qū)域之間的一穿隧接面(tunnel junction)，且在此接面之中的穿隧電流會(huì)受到儲(chǔ)存在該浮動(dòng)?xùn)艠O中之該等電荷的影響，因此，其有可能可以感應(yīng)該浮動(dòng)?xùn)诺碾姾蔂顟B(tài)。
在該漏極選擇線DSL的上方，配置一可選擇線(optional line)160，其藉由一絕緣層而與該漏極選擇線而相互電性隔離，且該漏極選擇線DSL包含有分別到達(dá)該等漏極選擇晶體管TD0至TD2的控制柵極170，172，174等。
圖2亦顯示三個(gè)剖面圖，剖面圖A-A’位在列方向上，并與該絕緣井W2的中心線相交，剖面圖B-B’位在行方向上，并與該記憶單元晶體管T20之接觸部分34相交，以及剖面圖C-C’也是位在行方向上，并與該記憶單元晶體管T20的該漏極區(qū)域154相交，其中，所有三個(gè)剖面A-A’，B-B’，以及C-C’皆是位在平行于用以生產(chǎn)該存儲(chǔ)裝置10之該半導(dǎo)體基板表面的法線方向的一平面之中。
再者，在列方向中彼此相鄰、且與相同源極區(qū)域相鄰的浮動(dòng)?xùn)胖g的一距離A0為該存儲(chǔ)裝置10之中的最小結(jié)構(gòu)寬度，舉例而言，對(duì)一130nm技術(shù)(亦即，一利用130nm波長(zhǎng)對(duì)制程中所使用之光組進(jìn)行曝光的技術(shù))而言，該寬度為100nm，或是對(duì)一90nm技術(shù)而言，該寬度為70nm，或者，該距離A0會(huì)小于該最小結(jié)構(gòu)寬度加上該最小結(jié)構(gòu)寬度大約百分之十的一空隙距離(clearance distance)，再者，在列方向中彼此相鄰、且與相同漏極區(qū)域相鄰的浮動(dòng)?xùn)胖g的一距離A2為會(huì)大于該最小結(jié)構(gòu)寬度加上該寬度的百分之十，特別是，該距離A2會(huì)大于該距離A0，而該距離A0可以小于該距離A2則是因?yàn)檩p微摻雜的漏極(lightly doped drain，LDD)對(duì)該等記憶單元晶體管T00至T24的該等源極區(qū)域而言是沒有必要的，所以，當(dāng)該等LDD區(qū)域沒有必要被硅化物所重疊時(shí)，該等LDD區(qū)域可以被省略，并且，該硅化物也沒有必要重疊該埋藏帶(buried strap)來完成該埋藏帶的電接觸，而該等帶則是會(huì)與該p井，亦即，該埋藏位線，接觸，再者，在此源極區(qū)域不需要接觸區(qū)域時(shí)，該距離A2會(huì)很小，至于該距離A0很小的原因則是會(huì)于接下來以圖3進(jìn)行更詳盡的解釋。
圖3為沿著圖2之該線A-A’的一剖面圖，其中，該存儲(chǔ)裝置10乃加以配置在一，舉例而言，包含輕微p摻雜硅的單晶半導(dǎo)體基板200之中以及之上。
在該硅基板200之中，一n摻雜層202以及一p摻雜層204乃是藉由一摻雜技術(shù)，例如，植入，而加以產(chǎn)生，其中，該n摻雜層202在該基板200中比該p摻雜層204為深，并且，該n摻雜層乃是配置在該基板200p區(qū)域以及該p摻雜區(qū)域204間，再者，在該剖面A-A’的鄰近區(qū)域之中，該等層202以及204會(huì)形成該絕緣井W2，因?yàn)樗鼈兡耸怯稍摰冉^緣溝渠G2以及G3而定出邊界，該等絕緣溝渠G2以及G3并未顯示于圖3之中，而是加以配置在該剖面A-A’前面以及后面。
在該實(shí)施例之中，在該基板200之中的摻雜濃度為每立方公分1015個(gè)摻雜原子(1015cm-3)，而該n摻雜層202的最大摻雜濃度則會(huì)大于1015cm-3，但會(huì)小于1020cm-3，至于該p摻雜層202的最大摻雜濃度則是介于一范圍1016cm-3至1018cm-3之中。
正如在圖3中所示，該記憶單元晶體管T20以及T21的該柵極堆棧會(huì)包含自該基板200起增加距離的下列順序1)一浮動(dòng)?xùn)沤涌谫|(zhì)76，77，例如，具有厚度9nm的一氧化物、或一氮化氧化物，2)包含具有厚度100nm之多晶硅的該等浮動(dòng)?xùn)臚G20，F(xiàn)G21，3)一控制柵介電質(zhì)78，79，例如，形成為一三層堆棧的一ONO介電質(zhì)，亦即，一氧化物層，一氮化物層，或一氧氮化物層，以及一氧化物層，且該ONO層的厚度為10nm，4)一控制柵極，由一字線WL，WL1的部分所形成，并是由具有厚度100nm之多晶硅所制成，以及5)一硅化區(qū)域80，81，包含一金屬硅化合物，例如，在該柵極堆棧頂部之上的硅化鈷。
該控制柵極介電質(zhì)78，79的，以及該控制柵極(字線WL0，WL1)的該浮動(dòng)?xùn)臚G20，F(xiàn)G21的側(cè)壁會(huì)為一介電質(zhì)82，84，例如，一熱氧化物，所覆蓋，并且，包含氧化物、或氮化物，舉例而言，的側(cè)壁間隙壁會(huì)加以配置為相鄰于該介電質(zhì)82，84，其中，該等側(cè)壁間隙壁為單、或雙間隙壁，在此，雙間隙壁，較佳地是，被用于形成接下來會(huì)進(jìn)行更詳細(xì)解釋的LDD以及HDD摻雜區(qū)域，以及單間隙壁則是在若僅使用HDD區(qū)域時(shí)加以使用。
該等記憶單元晶體管T20以及T21的該等柵極堆棧，該等側(cè)壁介電質(zhì)82，84，以及該等側(cè)壁間隙壁86，88會(huì)為一介電層89所圍繞，例如M一氧化硅層，一TEOS(Tetra Ethyl Ortho Silicate，四乙基硅酸鹽)層，或是一硅酸玻璃層，類似一BPSG(Boron PhosphorousSilicate Glass，硼磷硅酸玻璃)層，或者，二者擇一地，也可以使用一低k介電層89。
該介電層89亦會(huì)包含該金屬M(fèi)1，以及因此，亦包含該凸起漏極線24，一金屬接觸90位在一接觸洞之中，而該接觸洞則是會(huì)自該漏極線24穿過該介電層89而到達(dá)位在該晶體管T20之該漏極區(qū)域154的頂部表面之上的一硅化區(qū)域91，并且，一金屬接觸92位在該漏極線24以及位在該晶體管T21之該漏極區(qū)域的頂部表面之上的一硅化區(qū)域93。
該等記憶單元晶體管T20，T21的該等漏極區(qū)域D系會(huì)包含p摻雜LDD區(qū)域94，95，以及n摻雜HDD區(qū)域96，97，并且，在該等區(qū)域之中的最大摻雜濃度會(huì)是，舉例而言在該等LDD區(qū)域94，95之中的濃度會(huì)大于、或等于1017cm-3，以及小于1019cm-3，同時(shí)，在該等HDD區(qū)域之中的濃度則是會(huì)大于、或等于1019cm-3。
記憶單元晶體管T20以及T21兩者都會(huì)具有一共同源極區(qū)域(common source region)S，而在該實(shí)施例之中，該共同源極區(qū)域則是僅會(huì)包括一個(gè)具有一大于、或等于1019cm-3之最大摻雜濃度的重度摻雜源極區(qū)域98，并且，沒有金屬接觸會(huì)導(dǎo)通至該等共同源極區(qū)域S，98，再者，該等源極區(qū)域乃會(huì)與位在相鄰溝渠G2，G3之間之該層204的條帶(strip)產(chǎn)生電連接，而由于沒有金屬接觸會(huì)到達(dá)該源極區(qū)域98，因此，在此區(qū)域98之頂部表面上的一硅化區(qū)域就沒有必要，所以，在一第一實(shí)施例中，就不會(huì)有硅化區(qū)域位在該源極區(qū)域98的該頂部表面之上，然而，在替代的實(shí)施例之中，一硅化區(qū)域99則是會(huì)位在該源極區(qū)域98的該頂部表面之上，如同在硅化其它區(qū)域，亦即，80，81以及91，93，時(shí)，不需要另外的步驟來避免一硅化物99的形成一樣，其中，一硅化區(qū)域則是在，舉例而言，該源極區(qū)域若包含一量度摻雜區(qū)域以及一低摻雜區(qū)域時(shí)較具有優(yōu)勢(shì)。
圖4顯示沿著圖2的該線B-B’的一剖面圖，以及圖5顯示沿著圖2之該線C-C’的一剖面圖。在圖4以及圖5中，該等溝渠G0至G3乃會(huì)與位在該溝渠底部、以及位在該等具有一飾邊介電質(zhì)(borderdielectric)212，例如，一飾邊氧化物，的溝渠側(cè)壁的該基板200相互電絕緣，其中，該飾邊介電質(zhì)212乃會(huì)具有一比起該等溝渠G 0，G1等之寬度而言更小的寬度，例如，在一實(shí)例中，該飾邊介電質(zhì)212的厚度僅為20nm，小于該溝渠寬度的1/3，并且，該等溝渠G0至G3較深的部分乃會(huì)被填滿，舉例而言，多晶硅，至于在該所顯示的實(shí)施例之中，則是每一個(gè)溝渠G0至G3的大約2/3會(huì)被填滿多晶硅214，且該等溝渠G0至G3的上部部分會(huì)被填滿一介電材質(zhì)220，例如，氧化硅，其中，該等上部區(qū)域可以沿著位在該控制電路、字線驅(qū)動(dòng)器、位線驅(qū)動(dòng)器、或讀出放大器中的該記憶區(qū)段區(qū)域12，14的外部區(qū)域中的淺溝渠而進(jìn)行蝕刻，至于該等溝渠的、以及該等淺溝渠的該等上部區(qū)域的第二蝕刻可以在一具體實(shí)施的存儲(chǔ)裝置10弱勢(shì)藉由一邏輯電路，例如，一處理器而加以制造時(shí)，同時(shí)地加以執(zhí)行，另外，在一替代實(shí)施例之中，該等溝渠乃會(huì)被填充以僅一種材質(zhì)、或是該等溝渠G0至G3的該等上部部分會(huì)被填充以多晶硅。
在一實(shí)例之中，該等溝渠G0至G3之深度的范圍為0.9至1.5μm，且可以為，比如說，1μm，以及該等溝渠G0至G3會(huì)穿過該層204，且亦會(huì)穿過該層202，至于在一替代實(shí)施例中，該等溝渠G0至G3的底部則是會(huì)位在該層202之中。
同樣地，如在圖4以及圖5中所示，該記憶單元晶體管T20的該p摻雜源極區(qū)域98乃會(huì)在形成該晶體管T20之該埋藏源極線的該p摻雜層204的該條帶之中結(jié)束，并且，該記憶單元晶體管T20的該n摻雜源極區(qū)域96也是會(huì)在形成該埋藏源極線的該p摻雜層204的該條帶之中結(jié)束。
接著，轉(zhuǎn)向不同的操作模式，將會(huì)對(duì)晶體管T11的程序化模式，抹除模式，以及讀取模式進(jìn)行解釋。在其它的實(shí)例中，乃會(huì)使用其它極性的、或其它數(shù)值的電壓，而在一特別的實(shí)例之中，所使用的電壓則是會(huì)不同于在一實(shí)例中僅處于+50％至-50％間的范圍里的電壓，再者，雖然該電位差異是相同的，但是，該等電壓的劃分可是不同的，舉例而言，+8.5Volts以及-8.5Volts可以被+14Volts以及-3Volts所取代，此外，或者作為替代，劃分該絕對(duì)電壓差異的該電壓亦可以，舉例而言，在一+50％至-50％之間的范圍中做改變。
當(dāng)進(jìn)行程序化時(shí)，在晶體管T11之上的該等電壓會(huì)是+14Volts耦接至該控制柵極電極，以及-3Volts耦接至該源極區(qū)域、該體區(qū)域(body region)以及該漏極區(qū)域，而在這些情況之下，一穿隧電流則是會(huì)自在該體區(qū)域之中的一反轉(zhuǎn)溝道(inversion channel)流動(dòng)通過在晶體管T11之該浮動(dòng)?xùn)胖兄淮┧斫殡娰|(zhì)的整個(gè)區(qū)域。
當(dāng)進(jìn)行程序化時(shí)，相同行中之晶體管，如晶體管T11，但卻非晶體管T11所在列之中，其上的該等電壓，以晶體管T21作為解釋，會(huì)是+14Volts耦接至該控制柵極電極，以及-3Volts耦接至該源極區(qū)域、該體區(qū)域(body region)以及該漏極區(qū)域，而在這些情況之下，因?yàn)樵撾妷翰町愄?，因此，不?huì)有穿隧電流流入晶體管T11之中的該浮動(dòng)?xùn)拧?br> 當(dāng)進(jìn)行程序化時(shí)，相同行中之晶體管，如晶體管T11，但卻非晶體管T11所在列之中，其上的該等電壓，以晶體管T12作為解釋，會(huì)是0 Volts、或3 Volts耦接至該控制柵極電極，以及-3 Volts耦接至該源極區(qū)域、該體區(qū)域(body region)以及該漏極區(qū)域。
當(dāng)進(jìn)行程序化時(shí)，非晶體管T11所在行，也非晶體管T11所在列之中之晶體管上的該等電壓，以晶體管T22作為解釋，會(huì)是0 Volts耦接至該控制柵極電極，以及-3 Volts耦接至該源極區(qū)域、該體區(qū)域(body region)以及該漏極區(qū)域。
當(dāng)進(jìn)行抹除時(shí)，一區(qū)段12，14、或是一微型區(qū)段100的所有記憶單元乃會(huì)同時(shí)進(jìn)行抹除，或者，二者擇一地，僅有連接至一位線、或是連接至一位線之部分的該等記憶單元會(huì)進(jìn)行抹除，而在一另一實(shí)例之中，則是僅有一個(gè)單一單元會(huì)在不抹除其它單元的情形下進(jìn)行抹除，并且，為了抹除所有的晶體管T00至T24，這些晶體管所有都將會(huì)具有相同的電壓，舉例而言，晶體管T11的該等電壓會(huì)是+14 Volts耦接至該控制柵極電極，以及-3 Volts耦接至該源極區(qū)域、該體區(qū)域(body region)以及該漏極區(qū)域，再者，當(dāng)進(jìn)行抹除時(shí)，一穿隧電流，相較于在該程序化程序期間的該電流流動(dòng)，乃會(huì)以相反方向進(jìn)行流動(dòng)。
在該讀取模式之中，對(duì)晶體管T11為有效者如下+2.5 Volts耦接至該控制柵極電極，0 Volts耦接至該源極區(qū)域以及該體區(qū)域(bodyregion)，以及-1 Volts、或1.2 Volts耦接至該漏極區(qū)域，而在這些情況之下，該漏極電流、或是晶體管T11的臨界電壓乃會(huì)獲得檢測(cè)及放大。
其它型態(tài)的EEPROM單元亦可以加以使用，舉例而言，分裂柵單元(split gate cells)、或ETOX(EPROM穿隧氧化物)單元，此外，其它的程序化模式，讀取模式、或抹除模式也是有可能，例如，溝道熱電子(channel hot electron，CHE)程序化。
由于一硬屏蔽，例如，一TEOS硬屏蔽，因此，在該等控制柵極的、或是該等位線WL0至WL2的頂部表面之上可以加以避免如該等控制柵極之一雙植入、或是反摻雜(counterdoping)的制造技術(shù)，而此則是會(huì)造成受到非常良好控制的一工作函數(shù)，所以，在該等單元晶體管之間僅存在一小的臨界電壓偏差以及一小的電流偏差。
雖然傳統(tǒng)的快閃擴(kuò)展(flash scaling)正在接近其極限，不過，使用在此所敘述之實(shí)施例則是允許再縮減至65nm代的結(jié)構(gòu)且更進(jìn)一步，對(duì)于單元尺寸擴(kuò)展而言，省略接觸將會(huì)變得越來越重要，不過，對(duì)快速存取而言，較有利的卻是在每一個(gè)包括金屬連接的單元處使用源極以及漏極接觸，因此，每一個(gè)記憶單元兩條位線(BL)乃是適用于快速存取之閃存架構(gòu)，例如，UCP(Uniform Channel Programming，均勻溝道程序化)快閃單元，所需要的，但是，由于使用此兩條金屬線，該單元尺寸乃會(huì)在該兩金屬M(fèi)1之間之間距(、或是該等金屬M(fèi)1間距)的方向上受限，此外，隨著金屬M(fèi)2經(jīng)常會(huì)被用于BLs以及金屬M(fèi)1會(huì)被用于設(shè)置襯墊(pads)，該單元尺寸乃會(huì)在該兩個(gè)金屬M(fèi)2間距的x方向上受限。
再者，由于該穿隧氧化物的無擴(kuò)展性，快閃單元晶體管的擴(kuò)展限制也會(huì)受到不利的影響，舉例而言，其短溝道效應(yīng)將會(huì)比習(xí)知晶體管裝置變得更為嚴(yán)重，而低擊穿電壓(punch through voltage)，由于下滑(roll off)所造成的Vt差異，以及漏電流，則是于擴(kuò)展晶體管長(zhǎng)度時(shí)的主要問題，不過，藉由使用上述的實(shí)施例，所有這些限制爭(zhēng)議都可以克服。
在一所謂之SNOR架構(gòu)中使用埋藏帶使得每一個(gè)源極區(qū)域可以藉由一CoSi短路(short)(埋藏帶)而與該隔離p井相互聯(lián)系，使得該隔離p井可以取代該等金屬源極線(亦即，BBL、或該埋藏位線概念)，以及使得該BL間距的擴(kuò)展性可以不再受限于該M2間距，事實(shí)上，直到現(xiàn)在，該BL間距才會(huì)相等于2*M2間距，至于該等實(shí)施例則是舉例說明了解自該源極至該p井之電性接觸的一簡(jiǎn)單方法。
藉由使用該等實(shí)施例，每個(gè)單元的兩個(gè)接觸以及位線可以加以避免、且更進(jìn)一步的單元尺寸降低也成為可能，在該源極側(cè)之上沒有必要重疊硅化物、且對(duì)埋藏位線來說，在該漏極側(cè)上的硅化物重疊是可以選擇的，以及更進(jìn)一步的單元縮減也成為可能。
當(dāng)然，當(dāng)縮減該記憶架構(gòu)的尺寸時(shí)存在有問題，而這些原因則是包括，該等短溝道效應(yīng)以及氧化物厚度擴(kuò)展，所以，為了得到對(duì)該溝道更好的控制，就會(huì)需要穿隧(柵極)氧化物擴(kuò)展，然而，擴(kuò)展卻會(huì)導(dǎo)致移動(dòng)位率的顯著增加以及該保留時(shí)間的減少，此外，擴(kuò)展該穿隧氧化物厚度則是會(huì)減少該耦合比率，并且，對(duì)一短晶體管長(zhǎng)度而言，該泄漏問題乃會(huì)使得該單元的讀取加重，因?yàn)樵谙嗤兄械男孤﹩卧藭?huì)促成該單元被讀取的電流。
所呈現(xiàn)的該等實(shí)施例省去了源極接觸面積，因此使得更小的單元尺寸成為可能，此外，在n+-矩陣以及p+-井接觸之間的一硅化物帶則是在p+源極以及p-井之間具有一固有的良好連接時(shí)變得沒有必要，并且，由于穿隧氧化物(柵極氧化物)的擴(kuò)展并非為必要，因此，可以在該耦合率維持為高的同時(shí)，維持一低移動(dòng)位率以及良好的保留時(shí)間，另外，p-i-n接面的該泄漏問題，雖然甚至對(duì)短溝道而言都為低，也會(huì)隨著該內(nèi)部區(qū)域被一輕度摻雜的p-區(qū)域、或是n-區(qū)域所取代而獲得減輕，再者，由于該TFET(Tunneling Field Effect Transistor，穿隧場(chǎng)效晶體管)的接腳結(jié)構(gòu)，因此，該裝置的崩潰以及擊穿電壓，相較于標(biāo)準(zhǔn)MOSFET(金氧半場(chǎng)效晶體管)、或絕緣柵FET(IFFET)，乃會(huì)增加。
同樣地，由于一較高擊穿電壓，該短溝道效應(yīng)的降低系可以加以達(dá)成，藉此，系使得更進(jìn)一步的溝道長(zhǎng)度擴(kuò)展成為可能，換言之，一NMOS單元晶體管的n+源極系會(huì)被p+源極所取代，因此，該單元晶體管會(huì)作用為一TFET，以減緩、或消除在晶體管擴(kuò)展中對(duì)于氧化物厚度擴(kuò)展的需求，并且，此系更進(jìn)一步地使得有利于BBL架構(gòu)的一簡(jiǎn)單可實(shí)現(xiàn)的源極至一p-井聯(lián)系成為可能。
雖然本發(fā)明已經(jīng)藉由在圖式中所顯示且已于前面敘述的實(shí)施例進(jìn)行解釋，但是，熟悉此技藝之人應(yīng)該要了解的是，本發(fā)明并未受限于該些實(shí)施例，而是在不脫離本發(fā)明精神的情形下，各式的改變、或?qū)ζ涞男揎椂加锌赡?，舉例而言，所使用的材料，以及尺寸規(guī)模、摻雜、電壓、以及全文所使用的其它數(shù)字僅是作為代表，同樣地，上述該等實(shí)施例的制造可以利用習(xí)知的制造設(shè)備以及技術(shù)而加以執(zhí)行，據(jù)此，本發(fā)明的范圍應(yīng)僅由所附權(quán)利要求以及其等義事物而加以決定，在此利用這些方法所舉例說明以及敘述之結(jié)構(gòu)形成對(duì)熟習(xí)此技藝之人而言都是適當(dāng)?shù)摹?br> 權(quán)利要求
1.一種存儲(chǔ)裝置，包括多個(gè)儲(chǔ)存單元，置于一包含儲(chǔ)存單元行以及儲(chǔ)存單元列的矩陣中，其中，每一個(gè)儲(chǔ)存單元包含至少一單元晶體管，而每一個(gè)單元晶體管則是包含第一摻雜區(qū)域以及第二摻雜區(qū)域，且該第一以及第二摻雜區(qū)域的其一為一漏極區(qū)域而該第一以及第二摻雜區(qū)域的另一為一源極區(qū)域，以及該等第一摻雜區(qū)域與該等第二摻雜區(qū)域?yàn)椴煌膿诫s型態(tài)；多個(gè)字線，其中，每一個(gè)字線連接至一行的儲(chǔ)存單元；以及多個(gè)第一位線，其中，每一個(gè)第一位線連接至一列的儲(chǔ)存單元。
2.根據(jù)權(quán)利要求1所述的裝置，其更包括多個(gè)第二位線，且每一個(gè)第二位線連接至一列的儲(chǔ)存單元。
3.根據(jù)權(quán)利要求2所述的裝置，其中，該等第一位線為在該等儲(chǔ)存單元上方凸起的凸起位線，以及該等第二位線為埋藏位線。
4.根據(jù)權(quán)利要求2所述的裝置，其中，每一個(gè)儲(chǔ)存單元包含一個(gè)單元晶體管，且每一個(gè)第一位線會(huì)連接至一列的該等單元晶體管的該第一摻雜區(qū)域，以及每一個(gè)第二位線會(huì)連接至一列的該等單元晶體管的該第二摻雜區(qū)域。
5.根據(jù)權(quán)利要求3所述的裝置，其中，每一個(gè)埋藏位線皆為包含一列的該等單元晶體管的體區(qū)域(body regions)的一絕緣摻雜井。
6.根據(jù)權(quán)利要求5所述的裝置，其中，每一個(gè)井的該摻雜型態(tài)乃是與該等第二摻雜區(qū)域的摻雜型態(tài)相同。
7.根據(jù)權(quán)利要求1所述的裝置，其中，該等第一摻雜區(qū)域包含輕度摻雜區(qū)域以及重度摻雜區(qū)域，以及該等第二摻雜區(qū)域包含重度摻雜區(qū)域。
8.根據(jù)權(quán)利要求1所述的裝置，其中，該第一以及第二摻雜區(qū)域乃經(jīng)硅化。
9.根據(jù)權(quán)利要求1所述的裝置，其中，該等第一摻雜區(qū)域乃經(jīng)硅化，以及該等第二摻雜區(qū)域未經(jīng)硅化。
10.根據(jù)權(quán)利要求1所述的裝置，其中，該等第一以及第二位線的至少其一為埋藏在該等儲(chǔ)存單元下方的一位線。
11.根據(jù)權(quán)利要求1所述的裝置，其中，一共同第二區(qū)域?yàn)樵谝涣兄斜舜讼噜彽膬?chǔ)存單元所共有，以及在該等相鄰儲(chǔ)存單元的晶體管的浮動(dòng)?xùn)砰g的一第一距離會(huì)小于在相鄰于該相同列中的一共同第一區(qū)域的晶體管的浮動(dòng)?xùn)砰g的一第二距離。
12.根據(jù)權(quán)利要求1所述的裝置，其中，該第一距離等于該存儲(chǔ)裝置的一最小結(jié)構(gòu)寬度。
13.一種在一半導(dǎo)體基板中制造一存儲(chǔ)裝置的方法，該裝置具有一包括配置成行與列的多個(gè)記憶單元晶體管的記憶數(shù)組，該方法包括下列步驟形成多個(gè)字線，其中，每一個(gè)字線乃連接至一行的儲(chǔ)存單元；在各列中形成第一摻雜區(qū)域以及第二摻雜區(qū)域，其中，該第一以及第二摻雜區(qū)域的其一為一漏極區(qū)域，以及該第一以及第二摻雜區(qū)域的另一為一源極區(qū)域，且該第一摻雜區(qū)域具有一第一摻雜型態(tài)，以及該第二摻雜區(qū)域具有不同于該第一摻雜型態(tài)的一第二摻雜型態(tài)；以及形成多個(gè)第一位線，其中，每一個(gè)第一位線乃連接至一列的儲(chǔ)存單元。
14.根據(jù)權(quán)利要求13所述的方法，更包括形成該第二摻雜型態(tài)的一第一井；形成該第一摻雜型態(tài)的一第二井以圍繞該第一井；以及形成深溝渠，其具有足夠以穿透該等第一以及第二井的至少其一的深度。
15.根據(jù)權(quán)利要求14所述的方法，其中，該第一井包括一列的該等記憶單元晶體管的源極區(qū)域，漏極區(qū)域，以及體區(qū)域。
16.根據(jù)權(quán)利要求13所述的方法，更包括在一自行對(duì)準(zhǔn)硅化程序中，對(duì)該等第一摻雜區(qū)域以及該等第二摻雜區(qū)域進(jìn)行硅化。
17.根據(jù)權(quán)利要求13所述的方法，更包括在一自行對(duì)準(zhǔn)硅化程序中，對(duì)該等第一摻雜區(qū)域進(jìn)行硅化，但不對(duì)該等第二摻雜區(qū)域進(jìn)行硅化。
18.根據(jù)權(quán)利要求13所述的方法，更包括在一自行對(duì)準(zhǔn)硅化程序中，對(duì)儲(chǔ)存單元晶體管的控制柵極進(jìn)行硅化。
19.根據(jù)權(quán)利要求18所述的方法，更包括在該等控制柵極的一頂部表面上，使用一硬屏蔽，以作為用于該第一以及第二摻雜區(qū)域自行對(duì)準(zhǔn)摻雜的屏蔽。
全文摘要
本案提出一種利用穿隧場(chǎng)效晶體管(TFET)以及埋藏位線的存儲(chǔ)裝置。該存儲(chǔ)裝置包括一包含儲(chǔ)存單元行以及儲(chǔ)存單元列的矩陣，其中，每一個(gè)儲(chǔ)存單元包含至少一單元晶體管，而該單元晶體管則是依次會(huì)包含第一摻雜區(qū)域以及第二摻雜區(qū)域，其一為一漏極區(qū)域，以及另一為一源極區(qū)域。再者，該存儲(chǔ)裝置包括字線，其每一個(gè)都連接至一行的儲(chǔ)存單元，以及位線，各位線連接至一列的儲(chǔ)存單元。此外，該等第一摻雜區(qū)域?yàn)榕c該等第二摻雜區(qū)域不同的摻雜型態(tài)。
文檔編號(hào)H01L21/8239GK1750170SQ20051009172
公開日2006年3月22日 申請(qǐng)日期2005年8月15日 優(yōu)先權(quán)日2004年8月13日
發(fā)明者R·卡科斯奇克, T·尼斯奇, K·施弗, D·舒姆 申請(qǐng)人:因芬尼昂技術(shù)股份公司