專利名稱：具有自對準體的半導體器件及其形成方法
技術領域：
本發(fā)明涉及半導體器件，本發(fā)明更特別地涉及具有體接觸的半導體器件及其形成方法。
背景技術：
隨著MOS(金屬氧化物半導體)晶體管器件的溝道長度的縮短，被稱為短溝道效應的某種副作用可能降低該器件的性能。在形成在SOI(絕緣體上硅(silicon on insulator))襯底上的MOS晶體管上，可以抑制短溝道效應，因為全部或者部分消耗了溝道區(qū)。然而，SOI器件的一個缺點是，在器件體上積累電荷。這樣積累電荷可能提高體區(qū)的電位，這樣可能產(chǎn)生寄生雙極效應和/或者浮動體效應，例如，所謂扭結(kink)現(xiàn)象。在形成在SOI襯底的MOS晶體管上和在具有隔離體的薄膜晶體管上可能產(chǎn)生浮動體效應。
通過對晶體管的體區(qū)施加偏置，體區(qū)可能發(fā)出電荷，這樣可能有助于抑制浮動體效應。根據(jù)某些傳統(tǒng)方法，通過對連接到柵極和體的接觸施加體偏置，可以抑制浮動體效應。在晶體管被導通時，這種器件可能表現(xiàn)低門限電壓。因此，可以降低晶體管的功率消耗，而且該晶體管可以以高開關速度工作。
Yuuuichi Hirano等人在Tech.Dig.，2003上以“IMPACT OFACTIVELY BODY-BIAS CONTROLLED(ABC)SOI SRAM BY USINGDIRECT BODY CONTACT TECHNOLOGY FOR LOW-VOLTAGEAPPLICATION”為題公開了一種形成在SOI襯底上、具有體接觸結構的晶體管。
圖1示出具有體接觸40的傳統(tǒng)半導體器件10。在其上形成了埋入絕緣層32的襯底30上形成全部溝槽隔離層36f和部分溝槽隔離層36p限定的體區(qū)34。形成柵極圖形38a和38b，以穿過體區(qū)34。通過部分溝槽隔離層36p，柵極體接觸40連接到體區(qū)34。因此，通過接觸位于部分溝槽隔離層36p下面的一部分體區(qū)34，可以控制體區(qū)34的電位。在斷開該器件時，體區(qū)34上積累的電荷通過柵極體接觸40發(fā)出。由于僅在該器件導通時，體電位升高，所以門限電壓可能降低，從而在縮短器件訪問時間的同時，降低維持電流。不幸的是，制造這種器件的工藝復雜。
此外，如果體區(qū)34與柵極圖形38a未對準，可能露出體區(qū)34，這樣可能導致在器件的源極和/或者漏極與體區(qū)34之間形成不希望的短路。

發(fā)明內容
根據(jù)本發(fā)明的某些實施例，半導體器件包括體區(qū)，該體區(qū)具有源區(qū)、漏區(qū)、插在源區(qū)與漏區(qū)之間的溝道區(qū)以及從該溝道區(qū)的端部開始延伸的體區(qū)延伸部分。在溝道區(qū)和體區(qū)上形成柵極圖形，而且體接觸使柵極圖形連接到體區(qū)。體區(qū)延伸部分的側壁自對準柵極圖形的側壁。
在某些實施例中，在絕緣層上，例如，SOI襯底的絕緣層上形成體區(qū)。
在某些實施例中，體接觸可以通過柵極圖形延伸到體區(qū)。在某些實施例中，體接觸可以形成在柵極圖形的表面上，而且接觸體區(qū)的側壁。
在根據(jù)本發(fā)明的某些實施例中，至少源區(qū)或者漏區(qū)之一包括其高度比溝道區(qū)和/或者體區(qū)延伸部分的高度高的升高部分。
在某些實施例中，根據(jù)本發(fā)明的半導體器件包括形成在柵極圖形側壁上的側壁隔片。源區(qū)和漏區(qū)與側壁隔片相鄰。
在根據(jù)本發(fā)明的某些實施例中，溝道區(qū)和體區(qū)具有同樣的導電類型，而且與溝道區(qū)相比，較重摻雜體區(qū)。
根據(jù)本發(fā)明其他實施例的半導體器件包括半導體襯底；激活區(qū)，限定在半導體襯底上；下部柵極圖形，穿過激活區(qū)；以及層間介質，覆蓋激活區(qū)和下部柵極圖形。可以在層間介質上形成體區(qū)，可以在體區(qū)上形成上部柵極圖形，以及可以形成體接觸，以將上部柵極圖形和體區(qū)電連接到下部柵極圖形。在某些實施例中，體區(qū)包括源區(qū)和漏區(qū)、插在源區(qū)與漏區(qū)之間的溝道區(qū)以及從該溝道區(qū)的一端開始延伸以便電接觸體接觸的體區(qū)。在某些實施例中，體區(qū)延伸部分的側壁自對準上部柵極圖形的側壁。
在某些實施例中，體區(qū)至少部分重疊下部柵極圖形。在其他實施例中，接觸圖形將源區(qū)或者漏區(qū)電連接到激活區(qū)。
在某些實施例中，體接觸通過柵極圖形延伸。在某些實施例中，體接觸可以形成在柵極圖形的表面上，而且接觸體區(qū)的側壁。
在根據(jù)本發(fā)明的某些實施例中，至少源區(qū)或者漏區(qū)之一包括其高度比溝道區(qū)和/或者體區(qū)延伸部分的高度高的升高部分。
在某些實施例中，根據(jù)本發(fā)明的半導體器件包括形成在柵極圖形的側壁上的側壁隔片。源區(qū)和漏區(qū)可以與側壁隔片相鄰。
在根據(jù)本發(fā)明的某些實施例中，溝道區(qū)和體區(qū)具有同樣的導電類型，而且與溝道區(qū)相比，較重摻雜體區(qū)。
根據(jù)本發(fā)明的半導體器件的形成方法包括在半導體層上形成柵極圖形；形成掩模圖形，以覆蓋位于柵極圖形的兩側而且與柵極圖形相鄰的部分半導體層；利用掩模圖形和柵極圖形作為蝕刻掩模，蝕刻半導體層，以形成其側壁對準柵極圖形的側壁的體區(qū)；選擇性地摻雜位于柵極圖形的兩側而且與柵極圖形相鄰的部分體區(qū)，以形成源區(qū)和漏區(qū)，而且限定源區(qū)與漏區(qū)之間的溝道區(qū)，并形成從溝道區(qū)的端部開始，離開源區(qū)和漏區(qū)延伸的體區(qū)延伸部分；以及形成體接觸，以將柵極圖形電連接到體區(qū)延伸部分。
這些方法的某些實施例進一步包括選擇性地摻雜體區(qū)延伸部分。
在本發(fā)明的某些實施例中，形成掩模圖形的過程包括在柵極圖形的側壁上形成側壁隔片；在柵極圖形上形成帽蓋層；形成半導體掩模層，以覆蓋柵極圖形和圍繞該柵極圖形的半導體層的露出部分；使半導體掩模層變薄，以露出帽蓋層；以及圖形化半導體掩模層，以形成掩模圖形，用于覆蓋位于柵極圖形的兩側而且與柵極圖形相鄰的部分半導體層。利用蝕刻或者化學機械拋光，可以使半導體掩模層變薄。
根據(jù)本發(fā)明的某些實施例進一步包括選擇性地摻雜半導體掩模圖形和體區(qū)延伸部分；以及去除掩模圖形的頂部，以在體區(qū)上形成半導體圖形。
根據(jù)本發(fā)明實施例的其他方法包括在半導體層上限定激活區(qū)；形成下部柵極圖形，該下部柵極圖形穿過激活區(qū)；在下部柵極圖形和激活區(qū)上，形成層間介質；在層間介質上形成半導體層；在半導體層上形成上部柵極圖形；形成掩模圖形，以覆蓋位于上部柵極圖形的兩側而且與上部柵極圖形相鄰的部分半導體層；利用掩模圖形和上部柵極圖形作為蝕刻掩模，蝕刻半導體層，以形成體區(qū)，該體區(qū)包括延伸到柵極圖形的兩側的部分和其側壁沿上部柵極圖形延伸，而且對準上部柵極圖形的端部側壁的體區(qū)延伸部分；選擇性地摻雜位于上部柵極圖形的兩側而且與上部柵極圖形相鄰的部分體區(qū)，以形成源區(qū)和漏區(qū)，并限定源區(qū)與漏區(qū)之間的溝道區(qū)；以及形成體接觸，以將上部柵極圖形和體區(qū)延伸部分電連接到下部柵極圖形。
根據(jù)本發(fā)明的某些實施例進一步包括選擇性地摻雜體區(qū)延伸部分。
在根據(jù)本發(fā)明的某些實施例中，形成掩模圖形的過程包括在柵極圖形的側壁上形成側壁隔片；在柵極圖形上形成帽蓋層；形成半導體掩模層，以覆蓋柵極圖形和圍繞該柵極圖形的半導體層的露出部分；使半導體掩模層變薄，以露出帽蓋層；以及圖形化半導體掩模層，以形成掩模圖形，用于覆蓋位于柵極圖形的兩側而且與柵極圖形相鄰的部分半導體層。使半導體掩模層變薄的過程可以包括化學機械拋光半導體掩模層。
根據(jù)本發(fā)明的某些實施例進一步包括將雜質注入半導體掩模圖形和體區(qū)延伸部分；以及去除掩模圖形的頂部，以在體區(qū)上形成半導體圖形。
在根據(jù)本發(fā)明的某些實施例中，形成體接觸的過程包括在其上形成源區(qū)和漏區(qū)的結果結構的整個表面上形成上部介質；通過上部介質、上部柵極圖形、體區(qū)以及下部層間介質，形成接觸孔，以露出下部柵極圖形；以及利用導電層填充接觸孔，以形成體接觸。
在根據(jù)本發(fā)明的其他實施例中，形成接觸的過程包括在其上形成源區(qū)和漏區(qū)的結果結構的整個表面上形成上部介質；通過上部介質和下部層間介質，形成接觸孔，以露出上部柵極圖形、體區(qū)的側壁以及下部柵極圖形；以及利用導電層填充接觸孔，以形成體接觸，用于將上部柵極圖形和體區(qū)的側壁電連接到下部柵極圖形。
本發(fā)明的某些實施例涉及其體區(qū)被絕緣層絕緣的半導體器件，而且無需利用需要形成部分絕緣體區(qū)的復雜處理過程就可以形成該體區(qū)。在某些實施例中，本發(fā)明可以提供其中體接觸連接到其的部分體區(qū)從溝道區(qū)的端部開始延伸的體區(qū)。本發(fā)明的某些實施例涉及形成這種器件的方法。
本發(fā)明的某些實施例涉及具有自對準體和柵極區(qū)的結構。自對準體和柵極區(qū)可以降低在體區(qū)與源區(qū)和/或者漏區(qū)之間形成短路的概率。本發(fā)明的某些實施例涉及形成這種器件的方法。


圖1是具有體接觸的傳統(tǒng)器件的剖視圖。
圖2A是根據(jù)本發(fā)明某些實施例的半導體器件的平面俯視圖。
圖2B是沿圖2A中的線I-I’取的剖視圖。
圖2C是沿圖2A中的線II-II’取的剖視圖。
圖3A至6A是示出根據(jù)本發(fā)明某些實施例的半導體器件的制造方法平面圖。
圖3B至6B分別是沿圖3A至6A中的線I-I’取的剖視圖。
圖3C至6C分別是沿圖3A至6A中的線II-II’取的剖視圖。
圖7A至圖10A是示出根據(jù)本發(fā)明其他實施例的半導體器件的制造方法的平面圖。
圖7B至10B分別是沿圖7A至10A中的線III-III’取的剖視圖。
圖7C至10C分別是沿圖7A至10A中的線IV-IV’取的剖視圖。
圖7D至10D分別是沿圖7A至10A中的線V-V’取的剖視圖。
圖11是根據(jù)本發(fā)明的某些實施例形成的半導體器件的等效電路圖。
圖12A是根據(jù)本發(fā)明其他實施例的半導體器件的平面圖。
圖12B是沿圖12A中的線VI-VI’取的剖視圖。
圖12C是沿圖12A中的線VII-VII’取的剖視圖。
圖12D是沿圖12A中的線VIII-VIII’取的剖視圖。
圖13A至圖16A是示出根據(jù)本發(fā)明實施例的半導體器件的制造方法的平面圖。
圖13B至16B分別是沿圖13A至16A中的線VI-VI’取的剖視圖。
圖13C至16C分別是沿圖13A至16A中的線VII-VII’取的剖視圖。
圖13D至16D分別是沿圖13A至16A中的線VIII-VIII’取的剖視圖。
圖17A、圖17B、圖17C和圖17D是用于解釋本發(fā)明的其他實施例的示意圖。
圖18A是根據(jù)本發(fā)明其他實施例的半導體器件的平面圖。
圖18B、圖18C和圖18D分別是沿圖18A中的線IX-IX’、X-X’和XI-XI’的剖視圖。
圖19A至圖22A是示出根據(jù)本發(fā)明其他實施例的半導體器件的制造方法的平面圖。
圖19B至22B分別是沿圖19A至22A中的線IX-IX’取的剖視圖。
圖19C至22C分別是沿圖19A至22A中的線X-X’取的剖視圖。
圖19D至22D分別是沿圖19A至22A中的線XI-XI’取的剖視圖。
具體實施例方式
下面將參看附圖更全面說明本發(fā)明，附圖示出本發(fā)明實施例。然而，可以以許多不同的方式實現(xiàn)本發(fā)明，而且不應該將本發(fā)明理解為局限于在此描述的實施例。相反，提供這些實施例是為了使本公開徹底和全面，而且向本技術領域內的技術人員全面表達本發(fā)明范圍。在附圖中，為了清楚起見，可能放大了各層和各區(qū)域的尺寸或者相對尺寸。顯然，在稱某個元件或者層位于另一個元件或者層“之上”，或者“連接到”另一個元件或者層時，它可以直接位于另一個元件或者層之上，或者直接連接到另一個元件或者層，也可以存在中間元件或者層。
在所有附圖中，同樣的參考編號指同樣的元件。在此使用的術語“和/或者”包括一個或者多個所列的有關項目之任一及其所有組合。
可以理解，盡管在此為了描述各元件、部件或者層，使用了術語第一、第二等，但是這些元件、部件或者層不受這些術語的限制。這些術語僅用于將一個元件、部件或者層與另一個元件、部件或者層區(qū)別開。因此，下面討論的第一元件、部件或者層可以被稱為第二元件、部件或者層，而不脫離本發(fā)明講述的內容。
在此，為了便于描述，可以利用空間相對術語，例如，“之下”、“下面”、“下部”、“之上”、“上部”等描述一個元件或者特征圖形(feature)與另一個元件或者特征圖形的關系，如圖所示。顯然，空間相對術語意在說明，除了附圖所示的取向之外，還包括不同取向的器件。例如，如果圖中的器件翻轉，則以位于其他元件或者特征圖形的“下面”或者“之下”描述的元件位于該其他元件或者特征圖形的“之上”。因此，典型術語“下面”可以包括“上面”取向和“下面”取向。相反，可以定向該器件(旋轉90度或者位于其他取向)，因此，相應解釋在此使用的空間相對描述符。此外，本技術領域內的技術人員還明白，稱為與另一個特征圖形“相鄰”布置的結構或者特征圖形可以具有與相鄰特征圖形重疊的或者覆蓋相鄰特征圖形的部分。
在此使用的專門名詞僅用于說明特點實施例，而無意限制本發(fā)明。在此使用的單數(shù)形式“一個(a)”、“一個(an)”和“該(the)”也是意在包括多種方式，除非上下文中明確指出。還應該明白，本說明書中使用的術語“包括(comprises)”和/或者“包括(comprising)”規(guī)定存在描述的特征圖形、元件或者部件，但是并不排除存在或者附加一個或者多個其他特征圖形、元件或者部件。
在此，參考作為本發(fā)明的理想化實施例的原理圖的剖視圖、透視圖和/或者平面圖描述本發(fā)明實施例。這樣，可以預期由例如制造技術和/或者公差產(chǎn)生的所示形狀的變形。因此，不應該認為本發(fā)明實施例局限于在此示出的各區(qū)域的特定形狀，它還包括例如制造過程導致的形狀偏差。例如，利用矩形示出或者描述的蝕刻區(qū)通常具有圓形或者彎曲特征。因此，附圖所示的區(qū)域是示意性的，其形狀并不說明是器件某個區(qū)域的精確形狀，而且也無意限制本發(fā)明范圍。
除非另有說明，在此使用的所有術語(包括科技術語)的意義與本發(fā)明所屬技術領域內的普通技術人員通常理解的意義相同。還應該明白，術語，例如通常使用的字典定義的術語應該理解為具有與根據(jù)相關技術的意義一致的意義，而不能以理想化的或者過度形式化的意義理解它們，除非在此這樣明確限定。
參考具有MOS結構的半導體器件，說明本發(fā)明實施例。然而，本發(fā)明并不局限于具有MOS結構的半導體器件，而且本技術領域內的技術人員可以將本發(fā)明應用于具有各種結構的半導體器件。
圖2A是根據(jù)本發(fā)明某些實施例的半導體器件100的平面圖。圖2B是沿圖2A中的線I-I’取的剖視圖，而圖2C是沿圖2A中的線II-II’取的剖視圖。
如圖2A、2B和2C示出的實施例所示，可以在SOI襯底上形成半導體器件100?？梢栽谝r底102和埋入絕緣層104上形成半導體體區(qū)106b?？梢栽诰哂胁逶隗w區(qū)106b與柵極圖形110之間的柵極絕緣層108的體區(qū)106b上形成柵極圖形110。
如圖2A所示，體區(qū)106b可以包括源區(qū)112s和漏區(qū)112d，形成在柵極圖形110的兩側，而且與柵極圖形110相鄰；溝道區(qū)112c，形成在源區(qū)112s與漏區(qū)112d之間；以及體區(qū)延伸部分112b，離開源區(qū)112s和漏區(qū)112d，從溝道區(qū)112c的一端向外延伸。體區(qū)延伸部分112b可以具有與柵極圖形110的側壁110’對準的側壁112b’。
如圖2B和2C所示，通過柵極絕緣層108，形成在體區(qū)延伸部分112b上的體接觸114將體區(qū)106b連接到柵極圖形110。體區(qū)延伸部分112b可以與柵極圖形110的底部部分對準。因此，體區(qū)延伸部分112b可以存在于離開源區(qū)112s和漏區(qū)112d向外延伸的部分柵極圖形110。如上所述，體區(qū)延伸部分112b可以具有與柵極圖形110的側壁110’對準的側壁112b’。
可以對溝道區(qū)112c和體區(qū)延伸部分112b摻雜同一種導電類型的雜質原子。與溝道區(qū)112c相比，可以較重摻雜體區(qū)延伸部分112b。
圖3A、圖3B、圖3C示出根據(jù)本發(fā)明其他實施例的半導體器件。與土2A-2C所示的實施例相同，可以在具有插在體區(qū)106b與柵極圖形110之間的柵極絕緣層108的體區(qū)106b上形成柵極圖形110。使柵極圖形110與體區(qū)延伸部分112b連接在一起的體接觸114a可以部分地形成在柵極圖形110上，以致它可以連接到體區(qū)延伸部分112b的側壁112b’上。在某些實施例中，體接觸114可以連接到體區(qū)延伸部分112b，而無需穿過柵極圖形110。因此，利用體接觸114，柵極圖形110和體區(qū)112b可以互相電連接在一起。
圖4A、圖5A和圖6A是示出根據(jù)本發(fā)明實施例的半導體器件的形成方法的平面圖。圖4B、圖5B和圖6B分別是沿圖4A至6A中的線I-I’取的剖視圖。圖4C、圖5C和圖6C分別是沿圖4A、圖5A和圖6A中的線II-II’取的剖視圖。
如圖4A、圖4B和圖4C示出的實施例所示，可以在形成在襯底100上的柵極絕緣層108之上，在SOI襯底100上形成柵極圖形110。例如，SOI襯底100可以包括襯底102/埋入絕緣層104以及半導體層106。柵極圖形110可以包括重疊帽蓋層(未示出)。
如圖5A、圖5B和圖5C所示，可以形成掩模圖形115，以在橫截柵極圖形110的取向的方向穿過柵極圖形110。掩模圖形115可以覆蓋部分柵極圖形110。在一個方向和/或者兩個方向，柵極圖形110可以延伸到掩模圖形115的各側115’之外，以形成至少一個柵極延伸區(qū)110e。掩模圖形115可以由光致抗蝕劑或者其他任意適當掩模材料構成。
如圖6A、圖6B和圖6C所示，利用掩模圖形115和柵極圖形110作為蝕刻掩模，可以蝕刻半導體層106，以限定體區(qū)106b。掩模圖形115和柵極圖形110的組合圖形可能產(chǎn)生其中心部分106c沿柵極圖形110延伸，而其各邊部分106s、106d向柵極圖形110的兩側延伸的體區(qū)106b。用于利用柵極圖形110部分掩蔽延伸到掩模圖形115的各側之外的部分體區(qū)106b，所以產(chǎn)生的體區(qū)106b具有自對準柵極圖形110的側壁110’的側壁106b’。
例如，利用離子注入過程，選擇性地對位于柵極圖形110的兩側并與柵極圖形110相鄰的體區(qū)106b的側邊部分106s、106d進行摻雜，以分別形成源區(qū)112s和漏區(qū)112d。溝道區(qū)112c插在位于柵極圖形110之下的源區(qū)112s與漏區(qū)112d之間。體區(qū)延伸部分112b從溝道區(qū)112c的端部沿柵極圖形110延伸到掩模115限定的區(qū)域之外。可以利用同一種導電類型的雜質原子，摻雜體區(qū)延伸部分112b和溝道區(qū)112c。在某些實施例中，與溝道區(qū)112c相比，可以更重摻雜體區(qū)延伸部分112b。
圖形化柵極圖形110和柵極絕緣層108，以形成通過柵極圖形110連接到體區(qū)106的體接觸114(參考圖2)，或者形成一部分位于柵極圖形110上，而且連接到體區(qū)106的側壁的體接觸114(參考圖3)。
圖7A、圖8A、圖9A和圖10A是示出根據(jù)本發(fā)明其他實施例的半導體器件的形成方法的平面圖。圖7B、圖8B、圖9B和10B分別是沿圖7A、圖8A、圖9A和圖10A中的線III-III’取的剖視圖。圖7C、圖8C、圖9C和圖10C分別是沿圖7A、圖8A、圖9A和圖10A中的線IV-IV’取的剖視圖。圖7D、圖8D、圖9D和圖10D分別是沿圖7A、圖8A、圖9A和圖10A中的線V-V’取的剖視圖。
如圖7A、圖7B、圖7C和圖7D示出的實施例所示，可以在SOI襯底200上形成半導體器件100，其中柵極絕緣層208插在襯底200與柵極圖形210之間。SOI襯底200包括襯底202、位于該襯底上的埋入絕緣層204以及位于絕緣層204上的半導體層206。帽蓋層212可以形成在柵極圖形210上。
如圖8A、圖8B、圖8C和圖8D示出的實施例所示，可以在柵極圖形210的側壁210’上形成側壁隔片214。在形成側壁隔片214之前，可以在位于柵極圖形210的兩側并與柵極圖形210相鄰的半導體層206上形成輕摻雜擴散層，或者可以進行離子注入處理，以形成輕摻雜擴散層或者槽式(pocket)擴散層?？梢栽谖挥诎雽w層106和柵極圖形210之上的結構上形成上部半導體層216。使上部半導體層216變薄，以露出帽蓋層212。例如，可以利用深蝕刻(etch-back)處理過程或者化學機械拋光(CMP)，使上部半導體層216變薄。如圖8B所示，利用帽蓋層212和側壁隔片214，可以使上部半導體層216與柵極圖形210互相絕緣。
如圖9A、圖9B、圖9C和圖9D示出的實施例所示，可以圖形化半導體層206，以形成半導體器件的體區(qū)。例如，這可以通過穿過柵極圖形210形成光致抗蝕劑圖形(未示出)實現(xiàn)。利用光致抗蝕劑圖形作為掩模，可以圖形化上部半導體層216，以在柵極圖形210的兩側并與柵極圖形210相鄰形成掩模圖形216p。柵極圖形210的端部可以在一個和/或者兩個方向延伸到掩模圖形216p的兩側216p’。即，可以由與柵極圖形210的部分側壁210’相鄰的部分上部半導體層216形成掩模圖形216p’。
利用掩模圖形216p作為蝕刻掩模，可以蝕刻半導體層206，以形成體區(qū)206b。利用掩模圖形216p和柵極圖形210p的組合掩模圖形，可以形成體區(qū)206b，以包括延伸到柵極圖形210的兩側的部分206s、206d以及沿柵極圖形210延伸的部分206c。由于在柵極圖形210和隔片214的下面，圖形化離開掩模圖形的兩側216p’延伸的部分體區(qū)206b，所以可以具有與隔片214的側壁214’自對準的側壁206’。
摻雜(例如，利用離子注入)沿柵極圖形210延伸的部分體區(qū)206b，以形成體區(qū)218?？梢詫㈦s質傾斜注入位于柵極圖形210下面的體區(qū)206b。還可以將雜質原子注入掩模圖形216p的頂部。
如圖10A、圖10B、圖10C和圖10D示出的實施例所示，可以在掩模圖形216p的頂部開槽，以去除雜質注入部分。因此，開槽半導體圖形216e保留在位于柵極圖形210兩側并與柵極圖形210相鄰的部分體區(qū)206b上。盡管該圖中未示出，但是可以將雜質原子注入半導體圖形216e，以形成源區(qū)220s和漏區(qū)220d。例如，源區(qū)220s和漏區(qū)220d可以包括通過半導體圖形216e注入雜質原子的區(qū)域；如上所述事先輕摻雜的擴散層；和/或者槽式擴散層，如上所述。如圖10C所示，溝道區(qū)220c被限定在源區(qū)220s與漏區(qū)220d之間。利用離開溝道區(qū)220c的端部延伸的部分體區(qū)206b形成體區(qū)延伸部分218，如圖10B所示?？梢岳门c溝道區(qū)220c具有同樣導電類型的雜質原子摻雜體區(qū)延伸部分218。在某些實施例中，與溝道區(qū)220c相比，較重摻雜體區(qū)延伸部分218。盡管圖10A和10B示出形成在溝道區(qū)220c的兩端體區(qū)延伸部分218，但是，顯然，在某些實施例中，體區(qū)延伸部分218可以僅形成在溝道區(qū)220c的一端。源區(qū)220s和漏區(qū)220d可以包括部分半導體圖形216e(請參考圖10C)。因此，源區(qū)220s和漏區(qū)220d可以形成升高的源極/漏極結構，該結構包括比溝道區(qū)220c和(各)體區(qū)延伸部分218高的部分。
圖11示出根據(jù)本發(fā)明實施例形成的半導體器件270的等效電路圖。根據(jù)本發(fā)明實施例的半導體器件270可以形成包括激勵晶體管TR1和負載晶體管TR2的CMOS器件。激勵晶體管TR1可以是NMOS晶體管，而負載晶體管TR2可以是PMOS晶體管。在典型的CMOS器件中，激勵晶體管TR1和負載晶體管TR2互相串聯(lián)。即，激勵晶體管TR1的漏極連接到負載晶體管TR2的源極。激勵晶體管TR1的源極可以連接到地線VSS，而負載晶體管TR2的漏區(qū)可以連接到電壓源VDD。
負載晶體管TR2和激勵晶體管TR1的柵極可以連接到輸入端Vin，而激勵晶體管TR1的漏極和負載晶體管TR2的源極可以連接到輸出端Vout。體與負載晶體管TR2的柵極互相連接在一起。盡管圖11中未示出，但是體和激勵晶體管TR1的柵極同樣可以互相連接在一起。例如，CMOS器件可以是諸如SRAM單元的半導體存儲單元的元件。
圖12A是根據(jù)本發(fā)明其他實施例的半導體器件的平面圖。圖12B、圖12C和圖12D分別是沿圖12A中的線VI-VI’、VII-VII’和VIII-VIII’取的剖視圖。
如圖12A、圖12B、圖12C和圖12D示出的實施例所示，示出了具有激勵晶體管TR1和負載晶體管TR2的半導體結構290。可以在半導體襯底300上形成器件隔離層302，以限定激勵晶體管TR1的激活區(qū)301。激勵晶體管TR1的下部柵極圖形306穿過激活區(qū)301。柵極絕緣層304可以插在激勵晶體管TR1的下部柵極圖形306與激活區(qū)301之間。側壁隔片308可以形成在激勵晶體管TR1的下部柵極圖形306的側壁上。
在其上形成下部柵極圖形306的襯底300的表面上形成層間介質310。負載晶體管TR2的體區(qū)312b可以形成在層間介質310上。體區(qū)312b可以具有覆蓋激勵晶體管TR1的下部柵極圖形306的部分。負載晶體管TR2的上部柵極圖形316可以形成在體區(qū)312b上。上部柵極絕緣層314可以插在負載晶體管TR2的上部柵極圖形316與體區(qū)312b之間。體區(qū)312b可以被劃分為延伸到柵極圖形316的兩側的部分和沿柵極圖形316延伸的部分?？梢栽谖挥跂艠O圖形316的兩側而且與柵極圖形316相鄰的體區(qū)312b的各部分上形成負載晶體管TR2的源區(qū)332s和漏區(qū)332d。位于源區(qū)332s與漏區(qū)332d之間的部分體區(qū)312b限定負載晶體管TR2的溝道區(qū)332c。體區(qū)延伸部分332b沿上部柵極圖形316離開源區(qū)332s和漏區(qū)332d延伸。因此，在橫截漏區(qū)332s和漏區(qū)332d的取向的方向，負載晶體管TR2的體區(qū)延伸部分332b從溝道區(qū)332c的端部開始延伸。
可以在離開激勵晶體管TR1的激活區(qū)301和負載晶體管TR2的源332s和漏區(qū)332d的位置，在負載晶體管TR2的上部柵極圖形316上形成體接觸320。體接觸320可以通過層間介質310延伸，以使負載晶體管TR2的上部柵極圖形316與負載晶體管TR2的體區(qū)312b和激勵晶體管TR1的下部柵極圖形306連接在一起。因此，利用體接觸320，激勵晶體管TR1和負載晶體管TR2的柵極可以連接在一起，而負載晶體管TR2的柵極可以連接到負載晶體管TR2的晶體管體。
例如，體接觸320可以由多晶硅或者金屬圖形(具有或者不具有圍繞金屬圖形324的任選阻擋金屬層322)構成。
負載晶體管TR2的體區(qū)312b可以覆蓋激勵晶體管TR1的激活區(qū)301。負載晶體管TR2的源區(qū)332s和激勵晶體管TR1的漏區(qū)可以連接到通過層間介質310延伸的接觸圖形311。
圖13A、14A、15A和圖16A是示出根據(jù)本發(fā)明某些實施例的半導體器件的制造方法的平面俯視圖。圖13B、14B、15B和圖16B分別是沿圖13A、14A、15A和圖16A中的線VI-VI’取的剖視圖。圖13C、14C、15C和圖16C分別是沿圖13A、14A、15A和16A中的線VII-VII’取的剖視圖。圖13D、14D、15D和16D分別是沿圖13A、14A、15A和16A中的線VIII-VIII’取的剖視圖。
如圖13A、圖13B、圖13C和圖13D所示，可以在半導體襯底300上形成器件隔離層302，以限定激勵晶體管TR1的激活區(qū)301?？梢栽诩せ顓^(qū)301上形成柵極絕緣層304?？梢栽诖┻^激活區(qū)301的柵極絕緣層304上形成柵極圖形306?？梢栽谙虏繓艠O圖形306的側壁上形成側壁隔片308。可以在下部柵極圖形306上形成帽蓋層(未示出)?？梢栽谄渖闲纬上虏繓艠O圖形306的襯底300的表面上形成層間介質310。
如圖14A、圖14B、圖14C和圖14D所示，可以形成接觸圖形311，以通過層間介質310，連接到激勵晶體管TR1的激活區(qū)301?？梢栽趯娱g介質310上形成半導體層312?？梢栽诎雽w層312上形成柵極絕緣層314?？梢栽跂艠O絕緣層314上形成負載晶體管TR2的上部柵極圖形316。負載晶體管TR2的上部柵極圖形316可以具有位于激勵晶體管TR1的下部柵極圖形306上的部分。
如圖15A、圖15B、圖15C和圖15D示出的實施例所示，可以在上部柵極圖形316上形成掩模圖形(未示出)以穿過上部柵極圖形316。利用掩模圖形和上部柵極圖形316作為蝕刻掩模，可以蝕刻半導體層312，以形成體區(qū)312b。體區(qū)312b可以包括延伸到上部柵極圖形316的兩側的部分和沿上部柵極圖形316延伸的部分。雜質原子可以注入位于上部柵極圖形316的兩側并與上部柵極圖形316相鄰的部分體區(qū)312b，以形成負載晶體管TR2的源區(qū)332s和漏區(qū)332d。在圖13A、圖14A、圖15A和圖16A所示的實施例中，利用漏極圖形311，負載晶體管TR2的源區(qū)332s可以連接到激勵晶體管TR1的激活區(qū)301。然而，本技術領域內的技術人員明白，在根據(jù)本發(fā)明形成的其他器件上，例如，可以形成接觸圖形311，以將晶體管TR2的漏區(qū)332d連接到晶體管TR1的激活區(qū)301。
如圖16A、圖16B、圖16C和圖16D示出的實施例所示，位于源區(qū)332s與漏區(qū)332d之間的部分體區(qū)312b限定溝道區(qū)332c。沿上部柵極圖形316，離開溝道區(qū)332c延伸的部分體區(qū)312b上體區(qū)延伸部分332b?？梢岳门c溝道區(qū)332c具有同樣導電類型的雜質摻雜體區(qū)延伸部分332b。在某些實施例中，與溝道區(qū)332c相比，較重摻雜體區(qū)延伸部分332b。
再如圖16A、圖16B、圖16C和圖16D示出的實施例所示，可以在其上形成體區(qū)312b的結果結構上形成上部介質318?？梢酝ㄟ^上部介質318、上部柵極圖形316、柵極絕緣層314、體區(qū)312b、層間介質310，形成接觸孔319，以露出下部柵極圖形306。在某些實施例中，可以形成接觸孔319，以便延伸，從而部分通過和/或者完全通過下部柵極圖形306。
可以利用導電材料填充接觸孔319，以形成體接觸320(請參考圖12B)，負載晶體管TR2的上部柵極圖形316、負載晶體管TR2的體區(qū)312b以及激勵晶體管TR1的下部柵極圖形306。在體區(qū)延伸部分332b內和/或者與體區(qū)延伸部分332b相鄰，而且與體區(qū)延伸部分332b電連接，形成體接觸320。體接觸320可以由多晶硅構成。作為一種選擇，體接觸320可以包括金屬圖形324和圍繞該金屬圖形324的任選阻擋金屬層322，如圖所示。
圖17A、圖17B、圖17C和圖17D是圖16A、圖16B、圖16C和圖16D所示實施例的變換實施例。在圖17A、圖17B、圖17C和圖17D所示實施例中，體接觸320部分地位于上部柵極圖形316上。上部柵極圖形316可以偏離下部柵極圖形306，以使體接觸320連接到下部柵極圖形306。體接觸320可以連接到上部柵極圖形316的表面、體區(qū)312b的側壁以及下部柵極圖形306的表面。
圖18A是根據(jù)本發(fā)明其他實施例的半導體器件的平面圖。圖18B、圖18C和圖18D分別是沿圖18A中的線IX-IX’、X-X’和XI-XI’的剖視圖。
如圖18A、圖18B、圖18C和圖18D所示，可以在襯底300上形成器件隔離層302，以限定激勵晶體管TR1的激活區(qū)301。下部柵極圖形306可以穿過激活區(qū)301。柵極絕緣層304可以插在下部柵極圖形306與激活區(qū)301之間。
可以在下部柵極圖形306的側壁上形成側壁隔片308?？梢栽谄渖闲纬上虏繓艠O圖形306的襯底300的表面上形成層間介質310?？梢栽趯娱g介質310上形成負載晶體管TR2的體區(qū)312b。體區(qū)312b可以包括覆蓋激勵晶體管TR1的下部柵極圖形306的部分?？梢栽隗w區(qū)312b上形成上部柵極圖形316。上部柵極絕緣層314可以插在上部柵極圖形316與體區(qū)312b之間。可以在柵極圖形316上形成帽蓋層317。可以在上部柵極圖形316的側壁上形成側壁隔片319。體區(qū)312b可以包括延伸到上部柵極圖形316的兩側的部分和沿上部柵極圖形316延伸的部分。可以在位于上部柵極圖形316的兩側并與上部柵極圖形316相鄰的部分體區(qū)312b上形成源區(qū)332s和漏區(qū)332d。位于源區(qū)332s與漏區(qū)332d之間的部分體區(qū)312b形成溝道區(qū)332c。沿上部柵極圖形316延伸的部分體區(qū)312b是從溝道區(qū)332c的端部開始延伸的體區(qū)延伸部分332b。
如圖18D所示，可以在位于側壁隔片319之外的部分體312b上形成半導體圖形321p，以使源區(qū)332s和漏區(qū)332d具有比體區(qū)延伸部分332b和溝道區(qū)332c厚的厚度。可用在其上形成了上部柵極圖形316的結構襯底的整個表面上形成上部介質318。體接觸320可以通過上部柵極圖形316和上部介質318以使。通過上部柵極圖形316、體區(qū)延伸部分332b以及層間介質310，體接觸320可以連接到下部柵極圖形306。體接觸320可以由多晶硅構成。作為一種選擇，體接觸320可以包括金屬圖形324和圍繞金屬圖形324的任選阻擋金屬層322，如圖所示。
體區(qū)312b可以具有覆蓋激活區(qū)301的部分。通過層間介質310，體區(qū)312b和激活區(qū)301可以連接到接觸圖形311。體接觸320可以通過上部柵極圖形316延伸，或者部分覆蓋上部柵極圖形316。
圖19A、圖20A、圖21A和圖22A是示出根據(jù)本發(fā)明其他實施例的半導體器件的形成方法的平面圖。圖19B、圖20B、圖21B和22B分別是沿圖19A、圖20A、圖21A和22A中的線IX-IX’取的剖視圖。圖19C、圖20C、圖21C和22C分別是沿圖19A、圖20A、圖21A和22A中的線X-X’取的剖視圖。圖19D、圖20D、圖21D和22D分別是沿圖19A、圖20A、圖21A和22A中的線XI-XI’取的剖視圖。
如圖19A、圖19B、圖19C和圖19D示出的實施例所示，可以在半導體襯底300上形成器件隔離層302，以限定激勵晶體管TR1的激活區(qū)301?？梢栽诩せ顓^(qū)301上形成柵極絕緣層304?？梢栽跂艠O絕緣層304上形成下部柵極圖形306，以穿過激活區(qū)301。可以與下部柵極圖形306相鄰形成側壁隔片308。可以在下部柵極圖形306上形成帽蓋層(未示出)?？梢栽谄渖闲纬闪讼虏繓艠O圖形306的襯底300的整個表面上形成層間介質310。
如圖20A、圖20B、圖20C和圖20D示出的實施例所示，可以通過層間介質310到激勵晶體管TR1的激活區(qū)301，形成接觸圖形311。
可以在層間介質310上形成半導體層312?？梢栽诎雽w層312上形成柵極絕緣層314?？梢栽跂艠O絕緣層314上形成上部柵極圖形316。上部柵極圖形316可以具有覆蓋下部柵極圖形306的部分?？梢栽谏喜繓艠O圖形316上形成帽蓋層317?？梢栽谏喜繓艠O圖形316的側壁上形成側壁隔片319。在形成側壁隔片319之前，可以在上部柵極圖形316的兩側而且與上部柵極圖形316相鄰形成輕摻雜擴散層和/或者暈圈(ha1o)擴散層。
如圖21A、圖21B、圖21C和圖21D示出的實施例所示，可以在其上形成上部柵極圖形316的襯底300的表面上形成上部半導體層321?？梢允股喜堪雽w層321變薄(例如，利用深蝕刻或者化學機械拋光)，以露出上部柵極圖形316的帽蓋層317?？梢詧D形化上部半導體層，以在上部柵極圖形316的兩側而且與上部柵極圖形316相鄰形成掩模圖形312p。利用包括側壁隔片319和掩模圖形321p的上部柵極圖形316作為蝕刻掩模，可以圖形化半導體層312，以形成體區(qū)312b。體區(qū)312b可以包括延伸到上部柵極圖形316的兩側的部分和沿上部柵極圖形316延伸的部分。
如圖22A、圖22B、圖22C和圖22D示出的實施例所示，可以對掩模圖形321p的頂部開槽，以去除雜質注入部分。因此，半導體圖形321p可以保留在位于柵極圖形316的兩側并與柵極圖形316相鄰的體區(qū)312b上。可以選擇性地對位于上部柵極圖形316的兩側并與上部柵極圖形316相鄰的部分體區(qū)312b進行摻雜(例如，利用離子注入方法)，以形成負載晶體管TR2的源區(qū)332s和漏區(qū)332d。利用接觸圖形311，負載晶體管TR2的源區(qū)332s可以電連接到激勵晶體管TR1的激活區(qū)301。位于源區(qū)332s與漏區(qū)332d之間的部分體區(qū)限定溝道區(qū)332c。沿上部柵極圖形316延伸的部分體區(qū)312b是體區(qū)延伸部分332b。在從溝道區(qū)332c的端部開始延伸而且離開源區(qū)332s和漏區(qū)332d的部分體區(qū)312b上形成體區(qū)延伸部分332b?？梢岳门c溝道區(qū)332c的導電類型相同的雜質原子摻雜體區(qū)延伸部分332b。在某些實施例中，與溝道區(qū)332c相比，可以較重摻雜體區(qū)延伸部分332b。
可以在其上形成了體區(qū)312b的結果結構的整個表面上形成上部介質318?？梢酝ㄟ^上部介質318、上部柵極圖形316、柵極絕緣層314、體區(qū)312b以及層間介質310，形成接觸孔319，以露出下部柵極圖形306?？梢岳脤щ姴牧咸畛浣佑|孔319，以形成體接觸320，體接觸320連接到負載晶體管TR2的上部柵極圖形316和體區(qū)312b以及激勵晶體管TR1的下部柵極圖形306。體接觸320可以由多晶硅構成。作為一種選擇，體接觸320可以包括金屬圖形324和圍繞金屬圖形324的任選阻擋金屬層322，如圖所示。在體區(qū)延伸部分332b上形成體接觸320。
本發(fā)明的實施例可以提供其體區(qū)連接到體接觸的半導體器件?？梢孕纬审w接觸，以接觸從器件溝道區(qū)的端部開始延伸的體區(qū)延伸部分。因此，在根據(jù)本發(fā)明的某些實施例中，不需要形成部分絕緣體區(qū)的傳統(tǒng)處理過程。在本發(fā)明的某些實施例中，可以利用柵極圖形作為蝕刻掩模，形成半導體器件的體區(qū)，以降低產(chǎn)生對準誤差的概率，對準誤差可能導致源區(qū)和/或者漏區(qū)短路。
在此描述了本發(fā)明的實施例，盡管采用了特定術語，但是不以限制性意義，而僅以一般性意義和說明性意義使用和解釋它們。因此，本技術領域內的普通技術人員明白，在不脫離下面的權利要求限定的本發(fā)明實質范圍的情況下，可以在形式和細節(jié)方面進行各種修改。
權利要求
1.一種半導體器件，包括源區(qū)和漏區(qū)、插入源區(qū)與漏區(qū)之間的溝道區(qū)以及從該溝道區(qū)的端部開始延伸的體區(qū)延伸部分；柵極圖形，位于溝道區(qū)和體區(qū)上；以及接觸，使柵極圖形連接到體區(qū)，其中體區(qū)延伸部分的側壁對準柵極圖形的側壁。
2.根據(jù)權利要求1所述的半導體器件，其中源區(qū)、漏區(qū)、溝道區(qū)以及體區(qū)延伸部分位于絕緣層上。
3.根據(jù)權利要求1所述的半導體器件，其中體接觸通過柵極圖形延伸到體區(qū)延伸部分。
4.根據(jù)權利要求1所述的半導體器件，其中體接觸位于柵極圖形的表面上，而且接觸體區(qū)延伸部分的側壁。
5.根據(jù)權利要求1所述的半導體器件，其中至少源區(qū)或者漏區(qū)之一包括其高度比溝道區(qū)和/或者體區(qū)延伸部分的高度高的升高部分。
6.根據(jù)權利要求5所述的半導體器件，進一步包括位于柵極圖形側壁上的側壁隔片，其中源區(qū)和漏區(qū)與側壁隔片相鄰。
7.根據(jù)權利要求1所述的半導體器件，其中溝道區(qū)和體區(qū)延伸部分具有同樣的導電類型，而且與溝道區(qū)相比，較重摻雜體區(qū)延伸部分。
8.一種半導體器件，包括半導體襯底；激活區(qū)，限定在半導體襯底上；下部柵極圖形，跨過激活區(qū)；層間介質，覆蓋激活區(qū)和下部柵極圖形；體區(qū)，位于層間介質上；上部柵極圖形，位于體區(qū)上；以及接觸，將上部柵極圖形和體區(qū)電連接到下部柵極圖形，其中體區(qū)包括源區(qū)、漏區(qū)、插在源區(qū)與漏區(qū)之間的溝道區(qū)以及從該溝道區(qū)的端部開始延伸的體區(qū)延伸部分，該體區(qū)延伸部分電接觸體接觸；以及體區(qū)延伸部分的側壁對準上部柵極圖形的側壁。
9.根據(jù)權利要求8所述的半導體器件，其中體區(qū)至少部分重疊下部柵極圖形。
10.根據(jù)權利要求8所述的半導體器件，進一步包括接觸圖形，用于將源區(qū)或者漏區(qū)之一電連接到激活區(qū)。
11.根據(jù)權利要求8所述的半導體器件，其中接觸延伸通過上部柵極圖形和層間介質，以連接到下部柵極圖形。
12.根據(jù)權利要求8所述的半導體器件，其中接觸位于柵極圖形的表面上，而且延伸通過層間介質，以連接到體區(qū)延伸部分和下部柵極圖形的側壁。
13.根據(jù)權利要求8所述的半導體器件，其中至少源區(qū)或者漏區(qū)之一包括其高度比溝道區(qū)和/或者體區(qū)延伸部分的高度高的升高部分。
14.根據(jù)權利要求13所述的半導體器件，進一步包括帽蓋層，位于上部柵極圖形上；以及側壁隔片，位于上部柵極圖形的側壁上，其中體區(qū)延伸部分的側壁對準側壁隔片；以及源區(qū)和漏區(qū)的升高部分與側壁隔片相鄰。
15.根據(jù)權利要求14所述的半導體器件，其中源區(qū)和/或者漏區(qū)的升高部分包括與側壁隔片相鄰而且其側壁對準體區(qū)延伸部分的側壁的導體圖形。
16.根據(jù)權利要求8所述的半導體器件，其中體區(qū)延伸部分和溝道區(qū)具有同樣的導電類型，而且與溝道區(qū)相比，較重摻雜體區(qū)延伸部分。
17.一種用于形成半導體器件的方法，包括在半導體層上形成柵極圖形；在位于柵極圖形的相對側上而且與柵極圖形相鄰的部分半導體層上形成掩模圖形；利用掩模圖形和柵極圖形作為蝕刻掩模，蝕刻半導體層，以形成具有側壁對準柵極圖形的側壁的體區(qū)，該體區(qū)包括在柵極圖形的下面延伸而且離開掩模圖形限定的部分的體區(qū)延伸部分；選擇性地摻雜位于柵極圖形的相對側上而且與柵極圖形相鄰的部分體區(qū)，以形成源區(qū)和漏區(qū)，并限定源區(qū)與漏區(qū)之間的溝道區(qū)；以及形成接觸，以將柵極圖形電連接到體區(qū)延伸部分。
18.根據(jù)權利要求17所述的方法，進一步包括選擇性地摻雜體區(qū)延伸部分。
19.根據(jù)權利要求17所述的方法，其中形成掩模圖形的過程包括在柵極圖形的側壁上形成側壁隔片；在柵極圖形上形成帽蓋層；形成半導體掩模層，以覆蓋柵極圖形和圍繞該柵極圖形的半導體層的露出部分；使半導體掩模層變薄，以露出帽蓋層；以及圖形化半導體掩模層，以形成掩模圖形，用于覆蓋位于柵極圖形的相對側上而且與柵極圖形相鄰的部分半導體層。
20.根據(jù)權利要求19所述的方法，其中使半導體掩模層變薄的過程包括化學機械拋光半導體掩模層。
21.根據(jù)權利要求19所述的方法，進一步包括將雜質注入半導體掩模圖形和體區(qū)延伸部分；以及去除掩模圖形的頂部，以在體區(qū)上形成半導體圖形。
22.一種用于形成半導體器件的方法，包括在半導體層上限定激活區(qū)；形成下部柵極圖形，該下部柵極圖形跨過激活區(qū)；在下部柵極圖形和激活區(qū)上，形成層間介質；在層間介質上形成半導體層；在半導體層上形成上部柵極圖形；形成掩模圖形，以覆蓋位于上部柵極圖形的相對側上而且與上部柵極圖形相鄰的部分半導體層；利用掩模圖形和柵極圖形作為蝕刻掩模，蝕刻半導體層，以形成體區(qū)，該體區(qū)包括延伸到柵極圖形的相對側的部分和其側壁沿上部柵極圖形延伸的體區(qū)延伸部分，體區(qū)的側壁對準上部柵極圖形的端部的側壁；選擇性地摻雜位于上部柵極圖形的相對側而且與上部柵極圖形相鄰的部分體區(qū)，以形成源區(qū)和漏區(qū)，并限定源區(qū)與漏區(qū)之間的溝道區(qū)；以及形成接觸，以將上部柵極圖形和體區(qū)延伸部分電連接到下部柵極圖形。
23.根據(jù)權利要求22所述的方法，進一步包括選擇性地摻雜體區(qū)延伸部分。
24.根據(jù)權利要求22所述的方法，其中形成掩模圖形的過程包括在柵極圖形的側壁上形成側壁隔片；在柵極圖形上形成帽蓋層；形成半導體掩模層，以覆蓋柵極圖形和圍繞該柵極圖形的半導體層的露出部分；使半導體掩模層變薄，以露出帽蓋層；以及圖形化半導體掩模層，以形成掩模圖形，用于覆蓋位于柵極圖形的相對側上而且與柵極圖形相鄰的部分半導體層。
25.根據(jù)權利要求24所述的方法，其中使半導體掩模層變薄的過程包括化學機械拋光半導體掩模層。
26.根據(jù)權利要求22所述的方法，進一步包括將雜質注入半導體掩模圖形和體區(qū)延伸部分；以及去除掩模圖形的頂部，以在體區(qū)上形成半導體圖形。
27.根據(jù)權利要求22所述的方法，其中形成接觸的過程包括在其上形成源區(qū)和漏區(qū)的襯底表面上形成上部介質；通過上部介質、上部柵極圖形、體區(qū)以及下部層間介質，形成接觸孔，以露出下部柵極圖形；以及利用導電層填充接觸孔。
28.根據(jù)權利要求22所述的方法，形成接觸的過程包括在其上形成源區(qū)和漏區(qū)的襯底表面上形成上部介質；通過上部介質和下部層間介質，形成接觸孔，以露出上部柵極圖形、體區(qū)的側壁以及下部柵極圖形；以及利用導電層填充接觸孔，以將上部柵極圖形和體區(qū)的側壁電連接到下部柵極圖形。
全文摘要
一種半導體器件包括體區(qū)，該體區(qū)具有源區(qū)、漏區(qū)、插在源區(qū)與漏區(qū)之間的溝道區(qū)以及從該溝道區(qū)的端部開始延伸的體區(qū)。在溝道區(qū)和體區(qū)上形成柵極圖形，而且體接觸使柵極圖形連接到體區(qū)。體區(qū)延伸部分的側壁自對準柵極圖形的側壁。還公開了用于形成具有自對準體和體接觸的半導體器件的方法。
文檔編號H01L21/336GK1767213SQ20051010691
公開日2006年5月3日 申請日期2005年9月23日 優(yōu)先權日2004年9月24日
發(fā)明者鄭載勛, 林勛, 鄭舜文, 趙厚成 申請人:三星電子株式會社