專利名稱：堆疊式晶片的制法的制作方法
技術領域：
本發(fā)明與半導體芯片有關，特別是指一種堆棧式芯片的制法與結構。
背景技術：
如圖10所示，為一種公知堆棧式芯片(80)的結構，包含有一基板(81)、一第一芯片(82)以及一第二芯片(83)，第一芯片(82)的面積大于第二芯片(83)的面積，第二芯片(83)具有多數接點(84)，各接點(84)設于基板(81)，第一芯片(82)的周緣設有多數焊球(85)，第一芯片(82)設于第二芯片(83)上方，第一芯片(82)的各焊球(85)設于基板(81)，且第一芯片(82)與第二芯片(83)之間具有一結合層(86)，結合層(86)用以固定第一芯片(82)與第二芯片(83)；由此，即可使第一芯片(82)與第二芯片(83)呈相互堆棧狀地設于基板(81)。
然而，在上述堆棧式芯片(80)的結構中，第一芯片(82)是迭合在第二芯片(83)上方，使得焊球(85)的高度必須大于第二芯片(83)的高度，才能將第一芯片(82)及第二芯片(83)堆棧在基板(81)上，因而使得堆棧式芯片(80)的厚度比較厚，同時也造成整體制造成本較高。

發(fā)明內容
本發(fā)明的主要目的在于提供一種堆棧式芯片。
本發(fā)明的另一目的在于提供一種堆棧式芯片的制法，其可提高芯片的生產良率。
本發(fā)明的又一目的在于提供一種堆棧式芯片的制法，經由該制法所制成的芯片的厚度較薄。
為實現上述目的，本發(fā)明提供的堆棧式芯片，包含有一基座，該基座具有多數導電孔以及多數重布導線，各該重布導線電性連通于各該導電孔；一第一芯片，該第一芯片設于該基座，該第一芯片具有多數第一接點，各該第一接點電性連通各該重布導線；一導電體，該導電體設于該基座，使各該重布導線電性連通于該導電體；以及一第二芯片，該第二芯片具有多數第二接點，該第二芯片設于該基座，使各該第二接點由該導電體電性連通于各該第一接點。
所述的堆棧式芯片，其中該等重布導線分設于該基座的頂面及底面，位于該頂面的各重布導線電性連接于各該第一接點。
所述的堆棧式芯片，其中該基座底面的各重布導線具有一錫球或可焊錫的接點。
所述的堆棧式芯片，其中各該第二芯片具有多數重布導線，該第二芯片的各該重布導線電性連通于各該第二接點，該第二芯片的重布導線的分布位置對應于各該基座的重布導線的分布位置。
所述的堆棧式芯片，其中該導電體可為異方性導電膠或是錫球。
所述的堆棧式芯片，其中該第一芯片的頂面齊平于該基座的頂面。
本發(fā)明提供的堆棧式芯片的制法，包含有下列步驟a.制備一第一晶圓以及一第二晶圓，該第一晶圓具有多數第一芯片，該第二晶圓具有多數第二芯片，各該第一芯片具有多數第一接點，各該第二芯片具有多數第二接點；b.將該等第一芯片自該第一晶圓切割下來后，再擺置于一框體，并且于該框體內形成出一基座，使該等第一芯片與該基座相互結合；c.于該基座設置多數導電孔以及多數重布導線，各該重布導線分別電性連通于各該導電孔與各該第一接點；d.將一導電體設于該基座，使各該重布導線電性連通于該導電體；e.將該第二晶圓設于該框體，使該導電體位于該第二晶圓與該框體之間，各該第二接點電性連通于各該第一芯片的第一接點，以形成多數堆棧式芯片；以及
f.移除該框體，并且分離該等堆棧式芯片。
所述堆棧式芯片的制法，于該步驟c中，該等重布導線分設于該基座的頂面及底面，位于該頂面的各重布導線電性連接于各該第一接點。
所述堆棧式芯片的制法，于該步驟f時，另于該基座的底面設置多數電性連通于各該導電孔的重布導線，位于該底面的各該重布導線具有一錫球或可焊錫的接點。
所述堆棧式芯片的制法，其中各該第二芯片具有多數重布導線，該第二芯片的各該重布導線電性連通于各該第二接點，該第二芯片的重布導線的分布位置對應于各該基座的重布導線的分布位置。
所述堆棧式芯片的制法，其中該導電體可為異方性導電膠或是錫球。
所述堆棧式芯片的制法，其中該第一芯片的頂面齊平于該基座的頂面。
所述堆棧式芯片的制法，其中該框體的面積概同于該第二晶圓的面積。
本發(fā)明提供的堆棧式芯片的制法，還可以包含有下列步驟a.制備一第一晶圓以及一第二晶圓，該第一晶圓具有多數第一芯片，該第二晶圓具有多數第二芯片，各該第一芯片具有多數第一接點，各該第二芯片具有多數第二接點；b.將該等第一芯片自該第一晶圓切割下來后，再分別擺置于該第二晶圓，使各第二芯片的第二接點電性連接于各第一芯片的第一接點；c.將該第二晶圓設于一基座，且于該基座設置多數導電孔以及多數重布導線，各該重布導線分別電性連通于各導電孔以及各第一或第二接點，以形成多數堆棧式芯片；以及d.分離各該堆棧式芯片。


圖1為本發(fā)明一較佳實施例的制法示意圖，主要顯示第一晶圓的狀態(tài)；圖2為本發(fā)明一較佳實施例的制法示意圖，主要顯示第二晶圓的狀態(tài)；
圖3為本發(fā)明一較佳實施例的制法示意圖，主要顯示第一芯片設于框體內的狀態(tài)；圖4為本發(fā)明一較佳實施例的制法示意圖，主要顯示基座與第一芯片結合于框體內的狀態(tài)；圖5為本發(fā)明一較佳實施例的制法示意圖，主要顯示導電孔成形于基座的狀態(tài)；圖6為圖5中6-6剖線的剖視圖；圖7為本發(fā)明一較佳實施例的制法示意圖，主要顯示重布導線設于基座的狀態(tài)；圖8為本發(fā)明一較佳實施例的制法示意圖，主要顯示第二晶圓設于框體的狀態(tài)；圖9為本發(fā)明一較佳實施例的示意圖，主要顯示堆棧式芯片的結構；以及圖10為公知用堆棧式芯片的結構示意圖。
具體實施例方式
以下配合附圖列舉一較佳實施例，用以對本發(fā)明的制法及功效做詳細說明。
本較佳實施例所提供堆棧式芯片的制法，包含有下列步驟步驟一、如圖1及圖2所示，制備一第一晶圓(10)以及一第二晶圓(20)，第一晶圓(10)于切割后形成出多數第一芯片(12)，第二晶圓(20)具有多數第二芯片(22)，各第一芯片(12)具有多數第一接點(14)，各第二芯片(22)具有多數第二接點(24)；第一芯片(12)可為DSP芯片，第二芯片(22)可為CMOS或是CCD形式的影像感應芯片。
步驟二、如圖3所示，挑出質量良好的第一芯片(12)，再將該等第一芯片(12)擺置于一框體(30)，框體(30)的面積概同于第二晶圓(20)的面積。
步驟三、如圖4所示，于框體(30)內灌入膠體，待膠體固化形成一基座(32)的后，即可使該等第一芯片(12)由基座(32)結合于框體(30)內部。
步驟四、如圖5及圖6所示，在基座(32)設置多數導電孔(34)，各導電孔(34)貫穿于基座(32)的頂面及底面，該等導電孔(34)平均分布于各第一芯片(12)的外圍。
步驟五、如圖7所示，于基座(32)的頂面設置多數重布導線(36)，各重布導線(36)分別電性連通于各第一芯片(12)的第一接點(14)以及各導電孔(34)。
步驟六、如圖8所示，于基座(32)及各第一芯片(12)頂面設一導電體(40)，再將第二晶圓(20)貼附于導電體(40)；導電體(40)可為異方性導電膠或是錫球，導電體(40)設置且電性連通于各重布導線(36)，以使各重布導線(36)電性連通于第一芯片(12)的各第一接點(14)；第二芯片(22)的第二接點(24)的位置對應于各重布導線(36)的位置，亦可用于第二芯片(22)設置多數連通第二接點(24)的重布導線，使第二芯片(22)的重布導線的分布位置對應于各基座(32)的重布導線(36)的分布位置；第二晶圓(20)設于導電體(40)時，各第二芯片(22)的第二接點(24)由導電體(40)電性連通于各第一芯片(12)的第一接點(14)，同時，第二晶圓(20)的各第一芯片(12)與第一晶圓(10)的各第二芯片(22)相互迭合的結構即可形成出多數堆棧式芯片(50)。
步驟七、將框體(30)分離于基座(32)，接著于基座(32)底面再設置多數電性連通于導電孔(34)的重布導線(38)，各重布導線(38)另設一錫球(39)，使得各堆棧式芯片(50)為BGA型式。
步驟八、切割該等堆棧式芯片(50)，即可完成本發(fā)明的制法；如圖9所示，堆棧式芯片(50)的結構包含有一基座(32)、一第一芯片(12)、一第二芯片(22)，以及一介于第一芯片(12)與第二芯片(22)之間的導電體(40)；基座(32)具有多數導電孔(34)，以及多數分設于基座(32)頂面及底面的重布導線(36、38)，各重布導線(36、38)電性連通于各導電孔(34)，基座(32)底面的各重布導線(38)設有一錫球(39)或可焊錫的金屬接點。
該第一芯片(12)設于基座(32)內，且第一芯片(12)的頂面齊平于基座(32)頂面，第一芯片(12)具有多數第一接點(14)，各第一接點(14)電性連通基座(32)頂面的各重布導線(36)；該導電體(40)可為異方性導電膠、或是錫球，該導電體(40)設于基座(32)的頂面，使各重布導線(36)與導電體(40)相互電性連通。
該第二芯片(22)的底面具有多數第二接點(24)，第二接點(24)亦可利用重布的方式改變分布位置，第二接點(24)的分布位置對應于各重布導線(36)的位置，第二芯片(22)迭合于基座(32)的頂面，使各第二接點(24)由導電體(40)電性連通于各第一接點(14)。
經由上述說明，由于設在框體(30)內的第一芯片(12)是經事先挑選出質量良好的組件，才再由導電體(40)直接與第二晶圓(20)相互結合，因而使得經過該制法所制成的堆棧式芯片(50)的良率較高，進而降低整體成本；同時，若是第一芯片(12)的外形尺寸不同于第二芯片(22)的外形尺寸，第一芯片(12)的第一接點(14)與第二芯片(22)的第二接點(24)亦可利用重布的方式改變分布位置，用以使第一及第二芯片(12、22)的接點(14、24)相互對應，二芯片(12、22)仍可利用導電體(40)相互堆棧，利用導電體(40)連結第一芯片(12)與第二芯片(22)，使堆棧式芯片(50)的整體厚度較薄。
由此，本發(fā)明即可達到生產成本較低、良率較高，以及成品厚度較薄的目的。
此外，前述本發(fā)明的制法中，亦可于制造第一晶圓的時候，同時針對各第一芯片的各第一接點進行電路布局(re-layout)，使各第一芯片的第一接點的分布位置對應于各第二芯片的第二接點的分布位置；接著，再將各第一芯片切割下來的后，挑選質量良好的第一芯片直接結合于第二晶圓的各第二芯片，然后將具有該等第一芯片的第二晶圓設于一基座，基座設置多數導電孔以及多數重布導線，各重布導線電性連通于各導電孔以及各芯片的接點，由此，同樣也可形成出多數堆棧式芯片結構，最后再分離各堆棧式芯片即可。
權利要求
1.一種堆棧式芯片，包含有一基座，該基座具有多數導電孔以及多數重布導線，各該重布導線電性連通于各該導電孔；一第一芯片，該第一芯片設于該基座，該第一芯片具有多數第一接點，各該第一接點電性連通各該重布導線；一導電體，該導電體設于該基座，使各該重布導線電性連通于該導電體；以及一第二芯片，該第二芯片具有多數第二接點，該第二芯片設于該基座，使各該第二接點由該導電體電性連通于各該第一接點。
2.依據權利要求1所述的堆棧式芯片，其特征在于，其中該等重布導線分設于該基座的頂面及底面，位于該頂面的各重布導線電性連接于各該第一接點。
3.依據權利要求2所述的堆棧式芯片，其特征在于，其中該基座底面的各重布導線具有一錫球或可焊錫的接點。
4.依據權利要求1所述的堆棧式芯片，其特征在于，其中各該第二芯片具有多數重布導線，該第二芯片的各該重布導線電性連通于各該第二接點，該第二芯片的重布導線的分布位置對應于各該基座的重布導線的分布位置。
5.依據權利要求1所述的堆棧式芯片，其特征在于，其中該導電體可為異方性導電膠或是錫球。
6.依據權利要求1所述的堆棧式芯片，其特征在于，其中該第一芯片的頂面齊平于該基座的頂面。
7.一種堆棧式芯片的制法，包含有下列步驟a.制備一第一晶圓以及一第二晶圓，該第一晶圓具有多數第一芯片，該第二晶圓具有多數第二芯片，各該第一芯片具有多數第一接點，各該第二芯片具有多數第二接點；b.將該等第一芯片自該第一晶圓切割下來后，再擺置于一框體，并且于該框體內形成出一基座，使該等第一芯片與該基座相互結合；c.于該基座設置多數導電孔以及多數重布導線，各該重布導線分別電性連通于各該導電孔與各該第一接點；d.將一導電體設于該基座，使各該重布導線電性連通于該導電體；e.將該第二晶圓設于該框體，使該導電體位于該第二晶圓與該框體之間，各該第二接點電性連通于各該第一芯片的第一接點，以形成多數堆棧式芯片；以及f.移除該框體，并且分離該等堆棧式芯片。
8.依據權利要求7所述堆棧式芯片的制法，其特征在于，于該步驟c中，該等重布導線分設于該基座的頂面及底面，位于該頂面的各重布導線電性連接于各該第一接點。
9.依據權利要求7所述堆棧式芯片的制法，其特征在于，于該步驟f時，另于該基座的底面設置多數電性連通于各該導電孔的重布導線，位于該底面的各該重布導線具有一錫球或可焊錫的接點。
10.依據權利要求7所述堆棧式芯片的制法，其特征在于，其中各該第二芯片具有多數重布導線，該第二芯片的各該重布導線電性連通于各該第二接點，該第二芯片的重布導線的分布位置對應于各該基座的重布導線的分布位置。
11.依據權利要求7所述堆棧式芯片的制法，其特征在于，其中該導電體可為異方性導電膠或是錫球。
12.依據權利要求7所述堆棧式芯片的制法，其特征在于，其中該第一芯片的頂面齊平于該基座的頂面。
13.依據權利要求7所述堆棧式芯片的制法，其特征在于，其中該框體的面積概同于該第二晶圓的面積。
14.一種堆棧式芯片的制法，包含有下列步驟a.制備一第一晶圓以及一第二晶圓，該第一晶圓具有多數第一芯片，該第二晶圓具有多數第二芯片，各該第一芯片具有多數第一接點，各該第二芯片具有多數第二接點；b.將該等第一芯片自該第一晶圓切割下來后，再分別擺置于該第二晶圓，使各第二芯片的第二接點電性連接于各第一芯片的第一接點；c.將該第二晶圓設于一基座，且于該基座設置多數導電孔以及多數重布導線，各該重布導線分別電性連通于各導電孔以及各第一或第二接點，以形成多數堆棧式芯片；以及d.分離各該堆棧式芯片。
全文摘要
一種堆棧式芯片的制法，可使制造成本較低、良率較高，且成品的整體厚度較??；該制法首先制備一第一晶圓以及一第二晶圓；將第一晶圓的芯片切割下來后，挑選質量良好的芯片擺置于一框體，并且于框體內形成一基座，使各芯片與基座相互結合；接著，于基座設置多數導電孔以及多數重布導線，各重布導線電性連通于各導電孔以及各芯片的接點，然后將第二晶圓設于框體，且第二晶圓與框體之間具有一導電體，第二晶圓的各芯片的接點由導電體電性連通于各第一晶圓的芯片的接點，并形成多數堆棧式芯片；最后移除框體，并且分離出該等堆棧式芯片。
文檔編號H01L23/48GK1945828SQ20051011345
公開日2007年4月11日 申請日期2005年10月9日 優(yōu)先權日2005年10月9日
發(fā)明者戎柏忠, 李孝文, 林孜翰 申請人:采鈺科技股份有限公司