專利名稱：存儲單元、像素結(jié)構(gòu)以及存儲單元的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲單元(memory cell)及其制造方法，且特別涉及一種能夠在玻璃基板上制造的金屬-氧化物-氮化物-氧化物-多晶硅型態(tài)(Metal-Oxide-Nitride-Oxide-Poly Silicon，MONOS)的存儲單元(memory cell)。
背景技術(shù)：
由于液晶顯示器與有機發(fā)光二極管顯示器具有輕、薄、短、小的優(yōu)點，因此在過去二十年中，逐漸成為攜帶用終端系統(tǒng)的顯示工具，尤其是扭轉(zhuǎn)向列型液晶顯示器(TN-LCD)、超扭轉(zhuǎn)向列型液晶顯示器(STN-LCD)與薄膜晶體管液晶顯示器(TFT-LCD)，已成為人們不可或缺的日常用品。在一般常見的薄膜晶體管液晶顯示器中，其像素主要是由一個薄膜晶體管、儲存電容以及像素電極所構(gòu)成。寫入于各像素中的圖像數(shù)據(jù)會儲存于儲存電容中，且每個幀周期(frame)都會被更新一次，因此這種架構(gòu)的薄膜晶體管液晶顯示器的功率消耗很高。
目前許多便攜式電子產(chǎn)品中，其液晶顯示器在大部分的時間是用來顯示靜態(tài)圖像(static image)，因此像素中所儲存的圖像數(shù)據(jù)沒有必要一直更新。在此情況下，若將存儲器(memory)，如靜態(tài)隨機存取存儲器(SRAM)或動態(tài)隨機存取存儲器(DRAM)埋設(shè)于各個像素中，將可大幅地降低液晶顯示器的功率消耗。
圖1為公知像素結(jié)構(gòu)的電路圖。請參照圖1，公知的用以顯示靜態(tài)畫面的像素結(jié)構(gòu)100包括薄膜晶體管110、液晶電容120、存儲器控制電路130以及靜態(tài)隨機存取存儲器140。其中，薄膜晶體管110的柵極G與掃描線SL電連接，而薄膜晶體管110的源極S與數(shù)據(jù)線DL電連接，且薄膜晶體管110的漏極D與液晶電容120電連接。此外，薄膜晶體管110的漏極D可通過存儲器控制電路130與靜態(tài)隨機存取存儲器140電連接，以使得從數(shù)據(jù)線DL輸入至液晶電容120的圖像信號能夠通過存儲器控制電路130而儲存于靜態(tài)隨機存取存儲器140中。
在顯示靜態(tài)圖像的情況下，由于靜態(tài)隨機存取存儲器140可維持液晶電容120的電壓差，而不需持續(xù)作數(shù)據(jù)更新的工作，因此功率消耗可大幅降低。然而，一般的靜態(tài)隨機存取存儲器140是由四個薄膜晶體管T1所構(gòu)成，而存儲器控制電路130是由兩個薄膜晶體管T2所構(gòu)成，這些薄膜晶體管T1、T2將使得像素結(jié)構(gòu)100中的電路布局變得十分擁擠，且這些薄膜晶體管T1、T2對于像素結(jié)構(gòu)100的開口率(aperture ratio)會有嚴(yán)重的影響，因此像素結(jié)構(gòu)100通常只能應(yīng)用在反射式液晶顯示面板(reflective LCD panel)中，而無法應(yīng)用在穿透式液晶顯示面板(transmissive LCD panel)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的是提供一種能夠整合于低溫多晶硅薄膜晶體管(LTPS-TFT)中的存儲單元。
本發(fā)明的另一目的是提供一種功率消耗很低的像素結(jié)構(gòu)。
本發(fā)明的再一目的是提供一種能夠與低溫多晶硅薄膜晶體管工藝(LTPS-TFT manufacturing process)整合的存儲單元的制造方法。
為達上述或其他目的，本發(fā)明提出一種存儲單元，此存儲單元適于設(shè)置于基板上，且此存儲單元包括島狀多晶硅層(poly-island)、第一介電層、浮獲層、第二介電層以及控制柵極。其中，島狀多晶硅層設(shè)置于基板上，且島狀多晶硅層包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于源極摻雜區(qū)與漏極摻雜區(qū)之間的通道區(qū)，且通道區(qū)的表面上具有多個規(guī)律排列的尖端。第一介電層設(shè)置于島狀多晶硅層上，浮獲層設(shè)置于第一介電層上，而第二介電層設(shè)置于浮獲層上，且控制柵極設(shè)置于第二介電層上。
為達上述或其他目的，本發(fā)明提出一種像素結(jié)構(gòu)，此像素結(jié)構(gòu)適于與掃描線以及數(shù)據(jù)線電連接，且此像素結(jié)構(gòu)包括主動元件、像素電極、控制電路以及一個或多個上述存儲單元(如單一存儲單元或是存儲單元陣列)。其中，像素電極通過主動元件與掃描線以及數(shù)據(jù)線電連接，而存儲單元電連接于控制電路與像素電極之間。承上所述，主動元件例如為薄膜晶體管。另外，控制電路例如是由一個或是多個薄膜晶體管所構(gòu)成。
在本發(fā)明一實施例中，第一介電層的材質(zhì)可為二氧化硅，浮獲層的材質(zhì)可為氮化硅，而第二介電層的材質(zhì)可為二氧化硅。
在本發(fā)明一實施例中，控制柵極可位于通道區(qū)的上方。而在本發(fā)明另一實施例中，控制柵極可位于通道區(qū)、源極摻雜區(qū)的部分區(qū)域以及漏極摻雜區(qū)的部分區(qū)域的上方。
在本發(fā)明一實施例中，島狀多晶硅層可進一步包括位于通道區(qū)與漏極摻雜區(qū)之間的電荷誘發(fā)摻雜區(qū)(charge induced doped region)，且此電荷誘發(fā)摻雜區(qū)位于控制柵極下方。此外，電荷誘發(fā)摻雜區(qū)的寬度例如小于或等于通道區(qū)的寬度，而源極摻雜區(qū)與漏極摻雜區(qū)為N型摻雜區(qū)，且電荷誘發(fā)摻雜區(qū)例如為P型摻雜區(qū)。
在本發(fā)明一實施例中，存儲單元可進一步包括設(shè)置于基板與島狀多晶硅層之間的緩沖層。
在本發(fā)明一實施例中，存儲單元可進一步包括源極接觸金屬以及漏極接觸金屬，其中源極接觸金屬與源極摻雜區(qū)電連接，且漏極接觸金屬與漏極摻雜區(qū)電連接。
在本發(fā)明一實施例中，上述尖端可平行于控制柵極的延伸方向而排列成一列。
在本發(fā)明一實施例中，上述尖端包括多個平行于控制柵極的延伸方向而排列成一列的第一尖端以及多個平行于控制柵極的延伸方向而排列成一列的第二尖端，其中第一尖端較鄰近于源極摻雜區(qū)，而第二尖端較鄰近于漏極摻雜區(qū)。
為達上述或其他目的，本發(fā)明提出一種存儲單元的制造方法，其包括下列步驟。首先，在基板上形成島狀多晶硅層，其中島狀多晶硅層包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于源極摻雜區(qū)與漏極摻雜區(qū)之間的通道區(qū)，且通道區(qū)的表面上具有多個規(guī)律排列的尖端。接著，在島狀多晶硅層上依次形成第一介電層、浮獲層以及第二介電層。之后，在第二介電層上形成控制柵極。
在本發(fā)明一實施例中，島狀多晶硅層的形成方法包括下列步驟。首先，在基板上形成非晶硅層，接著通過連續(xù)側(cè)向結(jié)晶低溫多晶硅技術(shù)(sequential laterally solidified low temperature poly-silicontechnology，SLS LTPS technology)使非晶硅層再結(jié)晶(re-crystallize)成具有多個規(guī)律排列的尖端的多晶硅層。之后，圖案化多晶硅層，并對多晶硅層進行摻雜，以形成源極摻雜區(qū)、漏極摻雜區(qū)以及通道區(qū)。
承上所述，源極摻雜區(qū)與漏極摻雜區(qū)的形成方法例如是對多晶硅層進行N型摻雜。
在本發(fā)明一實施例中，我們可進一步在該通道區(qū)與漏極摻雜區(qū)之間形成電荷誘發(fā)摻雜區(qū)，其中電荷誘發(fā)摻雜區(qū)位于控制柵極下方。
在本發(fā)明一實施例中，電荷誘發(fā)摻雜區(qū)的形成方法例如是對多晶硅層進行P型摻雜。
在本發(fā)明一實施例中，我們可進一步在基板與島狀多晶硅層之間形成緩沖層。
在本發(fā)明一實施例中，我們亦可進一步形成源極接觸金屬以及漏極接觸金屬，其中源極接觸金屬與源極摻雜區(qū)電連接，且漏極接觸金屬與漏極摻雜區(qū)電連接。
為讓本發(fā)明之上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合附圖，作詳細(xì)說明如下。


圖1為公知像素結(jié)構(gòu)的電路圖。
圖2為本發(fā)明之像素結(jié)構(gòu)的電路圖。
圖3A與圖3B為本發(fā)明第一實施例中存儲單元的示意圖。
圖4A至圖4E為圖3A中的存儲單元的制造流程示意圖。
圖5A與圖5B為本發(fā)明第二實施例中存儲單元的示意圖。
圖6A至圖6E為圖5A中的存儲單元的制造流程示意圖。
圖7A、圖7B與圖7C為本發(fā)明第三實施例中存儲單元的示意圖。
圖8A至圖8E為圖7A中的存儲單元的制造流程示意圖。
圖9A與圖9B為本發(fā)明第四實施例中存儲單元的示意圖。
圖10A與圖10B為本發(fā)明第五實施例中存儲單元的示意圖。
圖11A、圖11B與圖11C為本發(fā)明第六實施例中存儲單元的示意圖。
圖12A與圖12B為本發(fā)明之存儲單元的FN編程特性與FN抹除特性。
圖13A與圖13B為本發(fā)明之存儲單元的CHE編程特性與BBHH抹除特性。
主要元件標(biāo)記說明100像素結(jié)構(gòu)110、T、T1、T2薄膜晶體管120液晶電容130存儲器控制電路140靜態(tài)隨機存取存儲器200像素結(jié)構(gòu)210主動元件220像素電極230控制電路232、234控制線240存儲單元300、300’、300”、400、400’、400”存儲單元310島狀多晶硅層312源極摻雜區(qū)域314漏極摻雜區(qū)域
316通道區(qū)316a尖端316a’第一尖端316a”第二尖端320第一介電層330浮獲層340第二介電層350控制柵極360緩沖層370保護層380源極接觸金屬390漏極接觸金屬COM共用電極CLC液晶電容VCOM電壓VDATA圖像數(shù)據(jù)A基板C1、C2接觸窗SL掃描線DL數(shù)據(jù)線G柵極S源極D漏極具體實施方式
圖2為本發(fā)明之像素結(jié)構(gòu)的電路圖。請參照圖2，本發(fā)明之像素結(jié)構(gòu)200適于與掃描線SL以及數(shù)據(jù)線DL電連接，且像素結(jié)構(gòu)200包括主動元件210、像素電極220、控制電路230以及存儲單元240。
其中，像素電極220通過主動元件210與掃描線SL以及數(shù)據(jù)線DL電連接，而存儲單元240電連接于控制電路230與像素電極220之間。在本發(fā)明中，主動元件210例如為薄膜晶體管，控制電路230例如是由一個或是多個薄膜晶體管T所構(gòu)成，而存儲單元240例如是單一存儲單元或是任何型態(tài)的存儲單元陣列(memory cell array)。
由圖2可知，與主動元件210電連接的像素電極220通常會設(shè)置于對向基板(如彩色濾光片)的下方，且液晶層會填充于像素電極220與共用電極COM之間，以使得像素電極220、連接至電壓VCOM的共用電極COM以及二者之間的液晶層構(gòu)成液晶電容CLC。
同樣請參照圖2，除了薄膜晶體管T之外，控制電路230還包括控制線232與控制線234，其中控制線232與薄膜晶體管T的柵極電連接，控制線234與薄膜晶體管T的源極電連接，而薄膜晶體管T的漏極則會與存儲單元240電連接。
由圖2可知，當(dāng)一高電壓VGH施加于掃描線SL上時，主動元件210會呈現(xiàn)開啟的狀態(tài)，此時，圖像數(shù)據(jù)VDATA會通過數(shù)據(jù)線DL與主動元件210寫至像素電極220上。在圖像數(shù)據(jù)VDATA寫至像素電極220的同時，通過控制線323、控制線324以及薄膜晶體管T的控制，存儲單元240會處于可被寫入的狀態(tài)，因此圖像數(shù)據(jù)VDATA亦會通過數(shù)據(jù)線而儲存于存儲單元240中。另一方面，當(dāng)像素結(jié)構(gòu)200用以顯示靜態(tài)圖像時，其像素電極220的電壓電平可通過存儲單元240內(nèi)所儲存的圖像數(shù)據(jù)VDATA來維持。換言之，通過控制線323、控制線324以及薄膜晶體管T的控制，像素電極220的電壓電平會與圖像數(shù)據(jù)VDATA相同，以避免圖像品質(zhì)劣化。如此一來，本發(fā)明便不需在每個幀周期(frame by frame)都通過掃描線SL與數(shù)據(jù)線DL做數(shù)據(jù)更新。
本發(fā)明將舉出多種存儲單元，并以實施例進行說明如下，由于本發(fā)明的存儲單元是將氧化物-氮化物-氧化物結(jié)構(gòu)(Oxide-Nitride-Oxide)整合于低溫多晶硅薄膜晶體管內(nèi)，因此本發(fā)明所舉出的多種存儲單元皆可與現(xiàn)有的低溫多晶硅薄膜晶體管的工藝整合。換言之，若施加于控制柵極的電壓不足以進行“編程”或“抹除”時，下述存儲單元結(jié)構(gòu)仍可用來當(dāng)作薄膜晶體管使用。
第一實施例圖3A與圖3B為本發(fā)明第一實施例中存儲單元的示意圖。請參照圖3A，本實施例的存儲單元300適于設(shè)置于基板A上，而基板A例如為玻璃基板或是其他透明基板。本實施例的存儲單元300包括島狀多晶硅層310、第一介電層320、浮獲層330、第二介電層340以及控制柵極350。其中，島狀多晶硅層310設(shè)置于基板A上，且島狀多晶硅層310包括源極摻雜區(qū)312、漏極摻雜區(qū)314以及位于源極摻雜區(qū)312與漏極摻雜區(qū)314之間的通道區(qū)316，且通道區(qū)316的表面上具有多個規(guī)律排列的尖端316a。第一介電層320設(shè)置于島狀多晶硅層310上，浮獲層330設(shè)置于第一介電層320上，而第二介電層340設(shè)置于浮獲層330上，且控制柵極350設(shè)置于第二介電層340上。以下將分別針對存儲單元300中的各個構(gòu)件進行詳細(xì)的說明。
在本實施例中，島狀多晶硅層310中的源極摻雜區(qū)312以及漏極摻雜區(qū)314為摻雜濃度較高的N型摻雜區(qū)(N+)，而島狀多晶硅層310中的通道區(qū)316為摻雜濃度較低的N型摻雜區(qū)(N-)。以能夠儲存一位的存儲單元300為例，尖端316a平行于控制柵極350的延伸方向而排列成一列(繪示于圖3B)。由圖3B可知，尖端316a整齊地排列于源極摻雜區(qū)312與漏極摻雜區(qū)314之間，且分別與源極摻雜區(qū)312與漏極摻雜區(qū)314維持大致相等的距離(L/2)。在本發(fā)明一較佳實施例中，尖端316a的高度例如是介于50納米至80納米之間。值得注意的是，上述高度范圍并非用以限制本發(fā)明，任何所屬技術(shù)領(lǐng)域的技術(shù)人員當(dāng)可視元件設(shè)計需求而調(diào)整尖端316a的高度。
在本實施例中，第一介電層320可被視為電荷隧穿層(chargetunneling layer)，而第一介電層320的材質(zhì)例如是二氧化硅或其他能夠被電荷隧穿過的介電材質(zhì)，且其厚度例如為150埃左右。浮獲層330可被視為電荷儲存層(charge storage layer)，而浮獲層330的材質(zhì)例如是氮化硅或是其他具有電荷浮獲能力的薄膜，且其厚度例如為250埃左右。此外，第二介電層340可被視為電荷阻擋層(chargeblocking layer)，而第二介電層340的材質(zhì)例如是二氧化硅或其他能夠防止電荷注入的介電材料，且其厚度例如為300埃左右。
如圖3A所示，為了避免基板A中的雜質(zhì)(impurities)擴散至島狀多晶硅層310中，本實施例的存儲單元300可進一步包括設(shè)置于基板A與島狀多晶硅層310之間的緩沖層360。為了有效地阻擋來自于基板A中的雜質(zhì)，緩沖層360可以是氮化硅薄膜或是其他具有雜質(zhì)阻障效果的薄膜。
請參照圖3A，為了提高存儲單元300的元件可靠性，本實施例的存儲單元300可進一步包括保護層370，以覆蓋住島狀多晶硅層310、第一介電層320、浮獲層330、第二介電層340以及控制柵極350。承上所述，保護層370的材質(zhì)例如是氧化硅、氮化硅，或上述這些材質(zhì)的組合。
值得注意的是，為了能夠順利地施加電壓于源極摻雜區(qū)312以及漏極摻雜區(qū)314，本實施例的存儲單元300可進一步包括源極接觸金屬380以及漏極接觸金屬390，其中源極接觸金屬380與源極摻雜區(qū)312電連接，且漏極接觸金屬390與漏極摻雜區(qū)316電連接。具體而言，第一介電層320、浮獲層330、第二介電層340以及保護層370中具有接觸窗C1與接觸窗C2。因此，源極接觸金屬380可通過接觸窗C1與源極摻雜區(qū)312電連接，而漏極接觸金屬390可通過接觸窗C2與漏極摻雜區(qū)316電連接。
由圖3A與圖3B可清楚得知，在本實施例的存儲單元300中，控制柵極350位于通道區(qū)316的上方，且控制柵極350未與源極摻雜區(qū)312以及漏極摻雜區(qū)316重疊(overlap)。換言之，本實施例的控制柵極350的寬度W1等于通道區(qū)316的長度L。
值得注意的是，上述島狀多晶硅層310、第一介電層320、浮獲層330、第二介電層340以及控制柵極350已構(gòu)成了一個能夠操作的存儲單元(workable memory cell)，而緩沖層360、保護層370、源極接觸金屬380以及漏極接觸金屬390皆屬于選擇性的構(gòu)件，所屬技術(shù)領(lǐng)域的技術(shù)人員在參照本發(fā)明的內(nèi)容后，當(dāng)可作適當(dāng)?shù)脑鰟h與變動，但這些增刪與更動仍應(yīng)屬于本發(fā)明所涵蓋的范圍。
當(dāng)存儲單元300在進行編程操作(program action)時，控制電極350會被施以一高電壓(如40伏特)，而具有高電壓的控制柵極350會牽引來自于通道區(qū)316中的電子(electron)，使電子隧穿過第一介電層320，進而被浮獲于浮獲層330中。另一方面，當(dāng)存儲單元300在進行抹除操作(erase action)時，控制電極350會被施以一低電壓(如-20伏特)，而具有低電壓的控制柵極350會通過斥力將電子從浮獲層330中推出，或是牽引來自于通道區(qū)316中的空穴(hole)，使空穴隧穿過第一介電層320，進而與原先被浮獲于浮獲層330中的電子再結(jié)合(recombine)。值得注意的是，由于通道區(qū)316的表面上具有多個規(guī)律排列的尖端316a，所以存儲單元300在進行編程操作以及抹除操作時所需的操作電壓可以有效地被降低。此外，本發(fā)明的存儲單元300的操作頻率可以獲得進一步的提高。
圖4A至圖4E為圖3A中的存儲單元的制造流程示意圖。請參照圖4A，提供基板A，并在基板A上形成非晶硅層310a。在本實施例中，非晶硅層310a例如是通過化學(xué)氣相沉積(CVD)來形成。值得注意的是，本實施例在形成非晶硅層310a之前，可選擇性地形成緩沖層(圖中未示出)，以阻擋來自于基板A的雜質(zhì)。
請參照圖4B，在形成非晶硅層310a之后，接著利用連續(xù)側(cè)向結(jié)晶低溫多晶硅技術(shù)(SLS LTPS technology)使基板A上的非晶硅層310a熔融，并再結(jié)晶成具有多個規(guī)律排列的尖端316a的多晶硅層310b。
請參照圖4C，在形成多晶硅層310b之后，接著圖案化多晶硅層310b，并對圖案化之后的多晶硅層310b進行摻雜，以形成具有源極摻雜區(qū)312、漏極摻雜區(qū)314以及通道區(qū)316的島狀多晶硅層310。
請參照圖4D，在形成島狀多晶硅層310之后，接著于島狀多晶硅層310上依次形成第一介電層320、浮獲層330以及第二介電層340。在本實施例中，第一介電層320、浮獲層330以及第二介電層340例如是通過化學(xué)氣相沉積來形成。
請參照圖4E，在形成第二介電層340之后，接著于該第二介電層340上形成控制柵極350。之后，圖案化第一介電層320、浮獲層330以及第二介電層340，以使部分的源極摻雜區(qū)312與漏極摻雜區(qū)314暴露出來。最后，在暴露出的源極摻雜區(qū)312與漏極摻雜314上分別形成源極接觸金屬380與漏極接觸金屬390。
值得注意的是，在圖案化第一介電層320、浮獲層330以及第二介電層340之前，本實施例可先形成保護層(圖中未示出)，以覆蓋住控制柵極350。
第二實施例圖5A與圖5B為本發(fā)明第二實施例中存儲單元的示意圖。請同時參照圖5A與圖5B，本實施例的存儲單元300’與第一實施例類似，但二者的主要差異在于本實施例的控制柵極350’是位于源極摻雜區(qū)312的部分區(qū)域、漏極摻雜區(qū)314的部分區(qū)域以及通道區(qū)316的上方。換言之，本實施例的控制柵極350’的寬度W2會大于通道區(qū)316的長度L。
在本實施例的存儲單元300’，由于控制柵極350’會部分重疊于源極摻雜區(qū)312以及漏極摻雜區(qū)314上，且源極摻雜區(qū)312以及漏極摻雜區(qū)314中的摻質(zhì)(dopant)濃度比通道區(qū)316為高，因此與第一實施例相比較，本實施例的存儲單元300’具有較佳的編程與抹除能力。
圖6A至圖6E為圖5A中的存儲單元的制造流程示意圖。請參照圖6A至圖6E，本實施例的存儲單元300’的制造流程與第一實施例相似，但二者主要的差異在于本實施例所制造出的控制柵極350’(在圖6E中示出)，其寬度W2會大于通道區(qū)316的長度L。
第三實施例圖7A、圖7B與圖7C為本發(fā)明第三實施例中存儲單元的示意圖。請同時參照圖7A、圖7B與圖7C，本實施例的存儲單元300”與第一實施例類似，但二者的主要差異在于本實施例的島狀多晶硅層310還包括位于通道區(qū)316與漏極摻雜區(qū)314之間的電荷誘發(fā)摻雜區(qū)318，且此電荷誘發(fā)摻雜區(qū)318位于控制柵極350’下方。
由圖7B與圖7C可知，電荷誘發(fā)摻雜區(qū)318的寬度W3小于通道區(qū)316的寬度W4(在圖7B中示出)，或是等于通道區(qū)316的寬度W4(在圖7C中示出)，且電荷誘發(fā)摻雜區(qū)318例如為P型摻雜區(qū)。值得注意的是，由于電荷誘發(fā)摻雜區(qū)318為P型摻雜區(qū)而漏極摻雜區(qū)314為N型摻雜區(qū)，因此電荷誘發(fā)摻雜區(qū)318與漏極摻雜區(qū)314之間的P-N接合(P-N junction)可使本實施例的存儲單元300”具有較佳的編程與抹除能力。
圖8A至圖8E為圖7A中的存儲單元的制造流程示意圖。請參照圖8A至圖8E，本實施例的存儲單元300”的制造流程與第二實施例相似，但二者主要的差異在于本實施例會進一步在通道區(qū)316與漏極摻雜區(qū)314之間制造出電荷誘發(fā)摻雜區(qū)318(在圖8E中示出)。
第四實施例圖9A與圖9B為本發(fā)明第四實施例中存儲單元的示意圖。請參照圖9A與圖9B，本實施例的存儲單元400與第一實施例類似，但二者的主要差異在于在本實施例的存儲單元400中，通道區(qū)316的表面上具有多個平行于控制柵極350的延伸方向而排列成一列的第一尖端316a’以及多個平行于控制柵極350的延伸方向而排列成一列的第二尖端316”，其中第一尖端316’較鄰近于源極摻雜區(qū)312，而第二尖端316”較鄰近于漏極摻雜區(qū)314。由上述可知，本實施例的存儲單元400是一種能夠儲存二位數(shù)據(jù)的存儲單元，其可分別通過第一尖端316a’以及第二尖端316”進行第一位以及第二位的編程與抹除操作。
第五實施例圖10A與圖10B為本發(fā)明第五實施例中存儲單元的示意圖。請參照圖10A與圖10B，本實施例的存儲單元400’與第二實施例類似，但二者的主要差異在于在本實施例的存儲單元400’中，通道區(qū)316的表面上具有多個平行于控制柵極350的延伸方向而排列成一列的第一尖端316a’以及多個平行于控制柵極350的延伸方向而排列成一列的第二尖端316”，其中第一尖端316’較鄰近于源極摻雜區(qū)312，而第二尖端316”較鄰近于漏極摻雜區(qū)314，以分別進行存儲單元400’中的第一位以及第二位的編程與抹除操作。
第六實施例圖11A、圖11B與圖11C為本發(fā)明第六實施例中存儲單元的示意圖。請參照圖11A、圖11B與圖11C，本實施例的存儲單元400”與第三實施例類似，但二者的主要差異在于在本實施例的存儲單元400’中，通道區(qū)316的表面上具有多個平行于控制柵極350的延伸方向而排列成一列的第一尖端316a’以及多個平行于控制柵極350的延伸方向而排列成一列的第二尖端316”，其中第一尖端316’較鄰近于源極摻雜區(qū)312，而第二尖端316”較鄰近于漏極摻雜區(qū)314，以分別進行存儲單元400”中的第一位以及第二位的編程動作與抹除操作。
實驗例本發(fā)明中是采用連續(xù)側(cè)向結(jié)晶低溫多晶硅技術(shù)在玻璃基板上進行多晶硅層的制造，在多晶硅層制造完成之后，尖端會形成在晶粒邊界(grain boundary)處。由于連續(xù)側(cè)向結(jié)晶低溫多晶硅技術(shù)可有效地控制尖端的形成位置，因此多晶硅層上的尖端可以輕易地與存儲單元中的其他構(gòu)件對準(zhǔn)，而不致于發(fā)生誤對準(zhǔn)(mis-alignment)的問題。
在本發(fā)明中，多晶硅層的晶粒尺寸(grain size)約為3.5微米，而形成在晶粒邊界處的尖端的高度約為80納米；第一介電層為厚度150納米的氧化硅層，浮獲層為厚度250納米的氮化硅層，而第二介電層為厚度300納米的氧化硅層；源極/漏極摻雜區(qū)為砷摻雜區(qū)；控制柵極為厚度300納米的鉬化鎢層(濺鍍所形成)。此外，通道區(qū)的長度為3微米，而通道區(qū)的寬度為3.5微米，且源極/漏極摻雜區(qū)與控制柵極重疊約1微米。
圖12A與圖12B為本發(fā)明的存儲單元的FN編程特性與FN抹除特性。請參考圖12A，在公知的存儲單元(不具有硅尖端)中，當(dāng)我們施加30伏特的電壓于控制柵極上以進行fowler-Nordheim(FN)編程操作時，不具有硅尖端的存儲單元幾乎沒有閾值電壓偏移(threatholdvoltage shift)的問題，但是其編程速度很慢。由圖12A可知，即使我們施加40伏特的電壓于控制柵極上以進行FN編程操作，不具有硅尖端的存儲單元的編程速度仍然很慢。反之，具有硅尖端的存儲單元的閾值電壓偏移(threathold voltage shift)約為2V，且其編程速度有改善。
接著請參照圖12B，在本發(fā)明的存儲單元(具有硅尖端)中，當(dāng)我們施加-30伏特或-40伏特的電壓于控制柵極上以進行FN抹除操作時，本發(fā)明的存儲單元可在約100ms的時間內(nèi)完成FN抹除操作。由此可知，硅尖端可以有效地增進存儲單元的FN編程/抹除特性。
為了進一步降低存儲單元的操作電壓，本發(fā)明的存儲單元可采用通道熱電子(channel hot electron，CHE)進行編程的操作，并采用能帶對能帶熱空穴(band-to-band hot hole，BBHH)進行抹除的操作。
圖13A與圖13B為本發(fā)明的存儲單元的CHE編程特性與BBHH抹除特性。請參考圖13A，當(dāng)施加于控制柵極上的電壓為18伏特，而施加于漏極上的電壓為12伏特時(編程時間為10ms)，存儲單元的編程閾值電壓裕度(programming threathold voltage window)為2.22伏特。由此可知，本發(fā)明的存儲單元內(nèi)的硅尖端可有效地提高熱電子的注入率，且硅尖端可有效地加速存儲單元的編程速度。
接著請參照圖13B，當(dāng)施加于控制柵極上的電壓為8伏特，而施加于漏極上的電壓為20伏特時(編程時間為10ms)，通過BBHH方式操作的存儲單元的抹除閾值電壓裕度(erased threathold voltagewindow)為2.44伏特。另一方面，當(dāng)施加于控制柵極上的電壓為30伏特時，通過FN方式操作的存儲單元的抹除閾值電壓裕度為0.56伏特。由此可知，與通過FN方式操作的存儲單元相比較，通過BBHH方式操作的存儲單元會具有較快的抹除速度、較大的抹除閾值電壓裕度以及較低的操作電壓。
綜上所述，在本發(fā)明至少具有下列優(yōu)點1.本發(fā)明可整合于低溫多晶硅液晶顯示面板的工藝中，以制造出具有嵌入式存儲單元(embedded memory cell)的像素結(jié)構(gòu)。
2.本發(fā)明的存儲單元可有應(yīng)用于穿透式、反射式與半穿透半反射式的低溫多晶硅液晶顯示面板中，不會有開口率低落的問題。
3.本發(fā)明可大幅減少像素結(jié)構(gòu)中所需的薄膜晶體管數(shù)量，以進一步改善面板的開口率。
4.本發(fā)明的像素結(jié)構(gòu)適于顯示靜態(tài)圖像，且在顯示靜態(tài)圖像期間，其功率消耗很低。
5.本發(fā)明的存儲單元中，由于通道區(qū)表面上具有尖端，因此存儲單元可具有較低的操作電壓以及較高操作頻率。
雖然本發(fā)明已以較佳實施例披露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明之精神和范圍內(nèi)，當(dāng)可作些許之更動與改進，因此本發(fā)明之保護范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種存儲單元，適于設(shè)置于基板上，其特征是該存儲單元包括島狀多晶硅層，設(shè)置于該基板上，其中該島狀多晶硅層包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的通道區(qū)，且該通道區(qū)的表面上具有多個規(guī)律排列的尖端；第一介電層，設(shè)置于該島狀多晶硅層上；浮獲層，設(shè)置于該第一介電層上；第二介電層，設(shè)置于該浮獲層上；以及控制柵極，設(shè)置于該第二介電層上。
2.根據(jù)權(quán)利要求1所述的存儲單元，其特征是該第一介電層的材質(zhì)為二氧化硅，該浮獲層的材質(zhì)為氮化硅，而該第二介電層的材質(zhì)為二氧化硅。
3.根據(jù)權(quán)利要求1所述的存儲單元，其特征是該控制柵極位于該通道區(qū)的上方。
4.根據(jù)權(quán)利要求1所述的存儲單元，其特征是該控制柵極位于該通道區(qū)、該源極摻雜區(qū)的部分區(qū)域以及該漏極摻雜區(qū)的部分區(qū)域的上方。
5.根據(jù)權(quán)利要求1所述的存儲單元，其特征是該島狀多晶硅層還包括位于該通道區(qū)與該漏極摻雜區(qū)之間的電荷誘發(fā)摻雜區(qū)，且該電荷誘發(fā)摻雜區(qū)位于該控制柵極下方。
6.根據(jù)權(quán)利要求5所述的存儲單元，其特征是該電荷誘發(fā)摻雜區(qū)的寬度小于或等于該通道區(qū)的寬度。
7.根據(jù)權(quán)利要求5所述的存儲單元，其特征是該源極摻雜區(qū)與該漏極摻雜區(qū)為N型摻雜區(qū)，而該電荷誘發(fā)摻雜區(qū)為P型摻雜區(qū)。
8.根據(jù)權(quán)利要求1所述的存儲單元，其特征是還包括緩沖層，設(shè)置于該基板與該島狀多晶硅層之間。
9.根據(jù)權(quán)利要求1所述的存儲單元，其特征是還包括源極接觸金屬，與該源極摻雜區(qū)電連接；以及漏極接觸金屬，與該漏極摻雜區(qū)電連接。
10.根據(jù)權(quán)利要求1所述的存儲單元，其特征是上述這些尖端平行于該控制柵極的延伸方向而排列成一列。
11.根據(jù)權(quán)利要求1所述的存儲單元，其特征是上述這些尖端包括多個第一尖端，平行于該控制柵極的延伸方向而排列成一列；以及多個第二尖端，平行于該控制柵極的延伸方向而排列成一列，其中上述這些第一尖端較鄰近于該源極摻雜區(qū)，而上述這些第二尖端較鄰近于該漏極摻雜區(qū)。
12.一種像素結(jié)構(gòu)，適于與掃描線以及數(shù)據(jù)線電連接，其特征是該像素結(jié)構(gòu)包括主動元件；像素電極，通過該主動元件于該掃描線以及該數(shù)據(jù)線電連接；控制電路；存儲單元，電連接于該控制電路與該像素電極之間，其中該存儲單元包括島狀多晶硅層，設(shè)置于該基板上，其中該島狀多晶硅包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的通道區(qū)，且該通道區(qū)的表面上具有多個規(guī)律排列的尖端；第一介電層，設(shè)置于該島狀多晶硅層上；浮獲層，設(shè)置于該第一介電層上；第二介電層，設(shè)置于該浮獲層上；以及控制柵極，設(shè)置于該第二介電層上。
13.根據(jù)權(quán)利要求12所述的像素結(jié)構(gòu)，其特征是該主動元件包括薄膜晶體管。
14.根據(jù)權(quán)利要求12所述的像素結(jié)構(gòu)，其特征是該控制電路包括薄膜晶體管。
15.根據(jù)權(quán)利要求12所述的像素結(jié)構(gòu)，其特征是該第一介電層的材質(zhì)為二氧化硅，該浮獲層的材質(zhì)為氮化硅，而該第二介電層的材質(zhì)為二氧化硅。
16.根據(jù)權(quán)利要求12所述的像素結(jié)構(gòu)，其特征是該控制柵極位于該通道區(qū)的上方。
17.根據(jù)權(quán)利要求12所述的像素結(jié)構(gòu)，其特征是該控制柵極位于該通道區(qū)、該源極摻雜區(qū)的部分區(qū)域以及該漏極摻雜區(qū)的部分區(qū)域的上方。
18.根據(jù)權(quán)利要求12所述的像素結(jié)構(gòu)，其特征是該島狀多晶硅層還包括位于該通道區(qū)與該漏極摻雜區(qū)之間的電荷誘發(fā)摻雜區(qū)，且該電荷誘發(fā)摻雜區(qū)位于該控制柵極下方。
19.根據(jù)權(quán)利要求18所述的像素結(jié)構(gòu)，其特征是該電荷誘發(fā)摻雜區(qū)的寬度小于或等于該通道區(qū)的寬度。
20.根據(jù)權(quán)利要求18所述的像素結(jié)構(gòu)，其特征是該源極摻雜區(qū)與該漏極摻雜區(qū)為N型摻雜區(qū)，該電荷誘發(fā)摻雜區(qū)為P型摻雜區(qū)。
21.根據(jù)權(quán)利要求12所述的像素結(jié)構(gòu)，其特征是還包括緩沖層，設(shè)置于該基板與該島狀多晶硅層之間。
22.根據(jù)權(quán)利要求12所述的像素結(jié)構(gòu)，其特征是還包括源極接觸金屬，與該源極摻雜區(qū)電連接；以及漏極接觸金屬，與該漏極摻雜區(qū)電連接。
23.根據(jù)權(quán)利要求12所述的像素結(jié)構(gòu)，其特征是上述這些尖端平行于該控制柵極的延伸方向而排列成一列。
24.根據(jù)權(quán)利要求12所述的像素結(jié)構(gòu)，其特征是上述這些尖端包括多個第一尖端，平行于該控制柵極的延伸方向而排列成一列；以及多個第二尖端，平行于該控制柵極的延伸方向而排列成一列，其中上述這些第一尖端較鄰近于該源極摻雜區(qū)，而上述這些第二尖端較鄰近于該漏極摻雜區(qū)。
25.一種存儲單元的制造方法，其特征是包括在基板上形成島狀多晶硅層，其中該島狀多晶硅層包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的通道區(qū)，且該通道區(qū)的表面上具有多個規(guī)律排列的尖端；在該島狀多晶硅層上依次形成第一介電層、浮獲層以及第二介電層；以及在該第二介電層上形成控制柵極。
26.根據(jù)權(quán)利要求25所述的存儲單元的制造方法，其特征是該島狀多晶硅層的形成方法包括在該基板上形成非晶硅層；通過連續(xù)側(cè)向結(jié)晶低溫多晶硅技術(shù)使該非晶硅層再結(jié)晶成具有上述這些規(guī)律排列的尖端的多晶硅層；圖案化該多晶硅層；以及對該多晶硅層進行摻雜，以形成該源極摻雜區(qū)、該漏極摻雜區(qū)以及該通道區(qū)。
27.根據(jù)權(quán)利要求25所述的存儲單元的制造方法，其特征是該源極摻雜區(qū)與該漏極摻雜區(qū)的形成方法包括對該多晶硅層進行N型摻雜。
28.根據(jù)權(quán)利要求25所述的存儲單元的制造方法，其特征是還包括在該通道區(qū)與該漏極摻雜區(qū)之間形成電荷誘發(fā)摻雜區(qū)，其中該電荷誘發(fā)摻雜區(qū)位于該控制柵極下方。
29.根據(jù)權(quán)利要求28所述的存儲單元的制造方法，其特征是該電荷誘發(fā)摻雜區(qū)的形成方法包括對該多晶硅層進行P型摻雜。
30.根據(jù)權(quán)利要求25所述的存儲單元的制造方法，其特征是還包括在該基板與該島狀多晶硅層之間形成緩沖層。
31.根據(jù)權(quán)利要求25所述的存儲單元的制造方法，其特征是還包括形成源極接觸金屬以及漏極接觸金屬，其中該源極接觸金屬與該源極摻雜區(qū)電連接，且該漏極接觸金屬與該漏極摻雜區(qū)電連接。
全文摘要
一種存儲單元，此存儲單元適于設(shè)置于基板上，且此存儲單元包括島狀多晶硅層、第一介電層、浮獲層、第二介電層以及控制柵極。其中，島狀多晶硅層設(shè)置于基板上，且島狀多晶硅包括源極摻雜區(qū)、漏極摻雜區(qū)以及位于源極摻雜區(qū)與漏極摻雜區(qū)之間的通道區(qū)，且該通道區(qū)的表面上具有多個規(guī)律排列的尖端。第一介電層設(shè)置于島狀多晶硅層上，浮獲層設(shè)置于第一介電層上，而第二介電層設(shè)置于浮獲層上，且控制柵極設(shè)置于第二介電層上。上述存儲單元可整合在低溫多晶硅液晶顯示面板或有機發(fā)光二極管顯示面板的制造中。
文檔編號H01L29/66GK1967362SQ20051012323
公開日2007年5月23日 申請日期2005年11月15日 優(yōu)先權(quán)日2005年11月15日
發(fā)明者陳宏澤, 陳麒麟, 陳昱丞 申請人:財團法人工業(yè)技術(shù)研究院