專(zhuān)利名稱(chēng)：記憶晶胞電容與邏輯元件的整合制造方法及其結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種記憶體設(shè)計(jì)，特別是涉及一種利用制作記憶晶胞與邏輯元件的制程的改良式記憶體設(shè)計(jì)。
背景技術(shù)：
半導(dǎo)體動(dòng)態(tài)隨機(jī)存取記憶體(DRAM)的設(shè)計(jì)為許多集成電路(IC)工業(yè)的科技驅(qū)動(dòng)力。源自于DRAM的許多結(jié)構(gòu)與制程受到廣泛地應(yīng)用。DRAM構(gòu)件將一位元的資料儲(chǔ)存在電容中，其中此電容的存取是通過(guò)金屬氧化物半導(dǎo)體場(chǎng)效晶體管(MOSFET)，而MOSFET的開(kāi)關(guān)則是通過(guò)字元線來(lái)加以控制。MOSFET可從位元線獲得一位元的資料。當(dāng)字元線開(kāi)啟MOSFET時(shí)，通過(guò)位元線可讀取儲(chǔ)存在電容的資料。
對(duì)面積效率以及DRAM晶片的成本而言，半導(dǎo)體晶片上的電路布局與電容的設(shè)計(jì)相當(dāng)重要的決定因素。在半導(dǎo)體結(jié)構(gòu)中，DRAM的電容一般為埋入式或堆疊式。埋入式電容通常設(shè)置在半導(dǎo)體基材的溝渠中。溝渠愈深，垂直表面的面積就愈大，如此可獲得較大的電容值。然而，這樣的電容結(jié)構(gòu)仍需要相當(dāng)大的晶片面積。堆疊式電容可為多晶硅或金屬一絕緣一金屬(MIM)。MIM電容是埋設(shè)在晶片的主動(dòng)面上方的氧化層中。
位元線接觸通過(guò)金屬填充的接觸介層窗而向下達(dá)晶片的主動(dòng)面，并抵達(dá)兩MOSFET的共同接觸。當(dāng)字元線打開(kāi)兩MOSFET中之一者時(shí)，位元線可對(duì)設(shè)置在此MOSFET的其他接觸的電容寫(xiě)入一位元，或者可從此電容讀取一位元。因此，位元線接觸緊緊地設(shè)置在二電容之間，其中這些電容是建構(gòu)在MOSFET接觸之上。由于每一電容的上電極必須設(shè)有接觸，因而會(huì)占據(jù)額外的空間。接觸空間的需求會(huì)與大表面積的電容的需求相抵觸，而大表面積的電容可產(chǎn)生較大的電容值。隨著設(shè)計(jì)幾何的縮減，接觸對(duì)電容的重疊幅度的不足會(huì)導(dǎo)致較差的窗口狀況，進(jìn)而變成相當(dāng)嚴(yán)重的問(wèn)題。
可通過(guò)制作較高的堆疊式電容，來(lái)獲得較大的電容值。在這樣的設(shè)計(jì)中，通常包括眾所皆知的冠狀電容結(jié)構(gòu)，為了成功覆蓋住電容結(jié)構(gòu)所形成的地形，絕緣層的厚度通常都相當(dāng)厚。由于使用了相當(dāng)厚的絕緣層，因此需要使用具有高深寬比(Aspect Ratio)的深介層窗。然而，這樣的介層窗不僅難以制作，也難以填充金屬。此外，由于一般利用無(wú)法與雙重金屬鑲嵌制程及結(jié)構(gòu)相容的制程與結(jié)構(gòu)來(lái)建構(gòu)堆疊式電極，因此制作這些電容時(shí)，需要額外的制程步驟、額外的制程、額外的記憶晶胞尺寸、額外光罩、以及因此而衍生的額外費(fèi)用。
在傳統(tǒng)的制作中，在邏輯區(qū)的接觸介層窗的結(jié)構(gòu)通常與在記憶晶胞區(qū)的接觸介層窗的結(jié)構(gòu)相同。在接觸介層窗之上，雙重金屬鑲嵌層的制作始于蝕刻終止層。既然雙重金屬鑲嵌結(jié)構(gòu)已使用在邏輯區(qū)中，因此亦可在記憶晶胞區(qū)中使用此一結(jié)構(gòu)。
因此，在記憶體設(shè)計(jì)的技術(shù)中，亟需一種可整合邏輯元件與記憶晶胞的制作的改良制程，藉以改善傳統(tǒng)技術(shù)中所存在的高深寬比問(wèn)題，并降低熱預(yù)算。
由此可見(jiàn)，上述現(xiàn)有的記憶晶胞電容與邏輯元件的制程及其結(jié)構(gòu)在結(jié)構(gòu)、方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決記憶晶胞電容與邏輯元件的制程及其結(jié)構(gòu)存在的問(wèn)題，相關(guān)廠商莫不費(fèi)盡心思來(lái)謀求解決之道，但長(zhǎng)久以來(lái)一直未見(jiàn)適用的設(shè)計(jì)被發(fā)展完成，而一般產(chǎn)品又沒(méi)有適切的結(jié)構(gòu)能夠解決上述問(wèn)題，此顯然是相關(guān)業(yè)者急欲解決的問(wèn)題。因此如何能創(chuàng)設(shè)一種新的記憶晶胞電容與邏輯元件的制程及其結(jié)構(gòu)，便成了當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。
有鑒于上述現(xiàn)有的記憶晶胞電容與邏輯元件的整合制造方法及其結(jié)構(gòu)存在的缺陷，本發(fā)明人基于從事此類(lèi)產(chǎn)品設(shè)計(jì)制造多年豐富的實(shí)務(wù)經(jīng)驗(yàn)及專(zhuān)業(yè)知識(shí)，并配合學(xué)理的運(yùn)用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新的記憶晶胞電容與邏輯元件的整合制造方法及其結(jié)構(gòu)，能夠改進(jìn)一般現(xiàn)有的記憶晶胞電容與邏輯元件的制程及其結(jié)構(gòu)，使其更具有實(shí)用性。經(jīng)過(guò)不斷的研究、設(shè)計(jì)，并經(jīng)反復(fù)試作樣品及改進(jìn)后，終于創(chuàng)設(shè)出確具實(shí)用價(jià)值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的記憶晶胞電容與邏輯元件的結(jié)構(gòu)存在的缺陷，而提供一種新型結(jié)構(gòu)的記憶晶胞電容與邏輯元件的結(jié)構(gòu)，所要解決的技術(shù)問(wèn)題是使其提供一種記憶晶胞電容與邏輯元件的整合制造方法，可利用相容制程而同時(shí)制作邏輯區(qū)結(jié)構(gòu)與記憶晶胞區(qū)結(jié)構(gòu)，從而更加適于實(shí)用。
本發(fā)明的另一目的是在提供一種半導(dǎo)體元件，具有邏輯元件與記憶晶胞，而可改善傳統(tǒng)電容制程中的高深寬比的問(wèn)題。
本發(fā)明的目的及解決其技術(shù)問(wèn)題是采用以下技術(shù)方案來(lái)實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種記憶晶胞電容與邏輯元件的整合制造方法，至少包括提供一半導(dǎo)體基材，其中該半導(dǎo)體基材具有一邏輯區(qū)以及一記憶晶胞區(qū)；形成一第一導(dǎo)電層以及一第二導(dǎo)電層分別位于該半導(dǎo)體基材上的該邏輯區(qū)與該記憶晶胞區(qū)中；形成一第一光阻層覆蓋在該邏輯區(qū)，并暴露該第二導(dǎo)電層以及一內(nèi)金屬介電層的一鄰近部分，其中該內(nèi)金屬介電層鄰接于該第二導(dǎo)電層；蝕刻移除該內(nèi)金屬介電層暴露出的該鄰近部分，以形成一開(kāi)口鄰接于該第二導(dǎo)電層；形成一電容介電層在該開(kāi)口的復(fù)數(shù)個(gè)內(nèi)壁上；以及形成一第三導(dǎo)電層在該開(kāi)口中的該電容介電層上，其中該第三導(dǎo)電層、該電容介電層以及該第二導(dǎo)電層構(gòu)成一電容。
本發(fā)明的目的及解決其技術(shù)問(wèn)題還采用以下技術(shù)措施來(lái)進(jìn)一步實(shí)現(xiàn)。
前述的記憶晶胞電容與邏輯元件的整合制造方法，其中該第三導(dǎo)電層橫向延伸在該第二導(dǎo)電層的一垂直邊界外。
前述的記憶晶胞電容與邏輯元件的整合制造方法，其中形成該第一光阻層的步驟更至少包括沉積一第一蝕刻終止層在該第一導(dǎo)電層與該第二導(dǎo)電層上；沉積一第一介電層在該第一蝕刻終止層上；沉積一第二蝕刻終止層在該第一介電層上；以及沉積一第二介電層在該第二蝕刻終止層上。
前述的記憶晶胞電容與邏輯元件的整合制造方法，其中在形成該第一光阻層的步驟前，更至少包括蝕刻穿過(guò)該第二介電層、該第二蝕刻終止層、該第一介電層以及該第一蝕刻終止層，以形成一第一介層窗暴露出該第一導(dǎo)電層、以及一第二介層窗暴露出該第二導(dǎo)電層，其中該第二介層窗實(shí)質(zhì)對(duì)準(zhǔn)該第二導(dǎo)電層。
前述的記憶晶胞電容與邏輯元件的整合制造方法，其中在形成該第一光阻層的步驟前，更至少包括沉積一導(dǎo)電材料在該溝渠以及該第一介電層中，以形成一第四導(dǎo)電層；以及沉積一導(dǎo)電材料在該第二介層窗中，以形成一第五導(dǎo)電層。
本發(fā)明的目的及解決其技術(shù)問(wèn)題還采用以下技術(shù)方案來(lái)實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體電容結(jié)構(gòu)，至少包括一基材，其中該基材具有一主動(dòng)區(qū)；一第一電容電極，具有一第一導(dǎo)電層位于該主動(dòng)區(qū)上并與該主動(dòng)區(qū)連接、以及一第二導(dǎo)電層形成在該第一導(dǎo)電層上，其中該第二導(dǎo)電層與該第一導(dǎo)電層電性耦合；一電容介電層形成在該第二導(dǎo)電層的一側(cè)壁上；以及一第二電容電極形成在該電容介電層上并延伸在該第一導(dǎo)電層的一垂直邊界外，藉以在形成該第一電容電極的步驟期間改善一深寬比。
本發(fā)明的目的及解決其技術(shù)問(wèn)題還采用以下技術(shù)措施來(lái)進(jìn)一步實(shí)現(xiàn)。
前述的半導(dǎo)體電容結(jié)構(gòu)，其中所述的第一電容電極至少包括一內(nèi)連線結(jié)構(gòu)，以連接該第一導(dǎo)電層與該第二導(dǎo)電層。
前述的半導(dǎo)體電容結(jié)構(gòu)，其中所述的第一電容電極至少包括一第一阻障層形成在該第二導(dǎo)電層與該電容介電層之間以及該第二導(dǎo)電層與該第一導(dǎo)電層之間。
前述的半導(dǎo)體電容結(jié)構(gòu)，其中更至少包括至少一內(nèi)金屬介電層環(huán)繞該第一電容電極以及該第二電容電極。
本發(fā)明的目的及解決其技術(shù)問(wèn)題還采用以下技術(shù)方案來(lái)實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件，至少包括一邏輯元件，位于一基材上；以及一記憶晶胞，位于該基材上，其中該記憶晶胞具有至少一晶體管元件，且該記憶晶胞至少包括一第一電容電極，其中該第一電容電極具有一第一導(dǎo)電層連接至該晶體管元件、以及一第二導(dǎo)電層形成在該第一導(dǎo)電層上，且該第二導(dǎo)電層與該第一導(dǎo)電層電性耦合；一電容介電層，形成在該第二導(dǎo)電層的一側(cè)壁上；以及一第二電容電極，形成在該電容介電層上，并延伸在該第一導(dǎo)電層的一垂直邊界外，藉以在形成該第一電容電極的步驟期間改善一深寬比。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。由以上技術(shù)方案可知，本發(fā)明的主要技術(shù)內(nèi)容如下本發(fā)明揭露一種記憶晶胞電容與邏輯元件的整合制造制程。根據(jù)此制程，先提供具有邏輯區(qū)與記憶晶胞區(qū)的半導(dǎo)體基材。形成第一導(dǎo)電層與第二導(dǎo)電層分別位于半導(dǎo)體基材上的邏輯區(qū)與記憶晶胞區(qū)中。形成第一光阻層覆蓋上述的邏輯區(qū)，并暴露第二導(dǎo)電層以及內(nèi)金屬介電層的鄰近部分，其中內(nèi)金屬介電層鄰接于第二導(dǎo)電層。蝕刻移除內(nèi)金屬介電層的暴露出的鄰近部分，以形成一開(kāi)口鄰接于第二導(dǎo)電層。形成電容介電層在上述開(kāi)口的數(shù)個(gè)內(nèi)壁上。形成第三導(dǎo)電層在上述開(kāi)口中的電容介電層上，其中第三導(dǎo)電層、電容介電層以及第二導(dǎo)電層構(gòu)成一電容。
借由上述技術(shù)方案，本發(fā)明記憶晶胞電容與邏輯元件的整合制造方法及其結(jié)構(gòu)至少具有下列優(yōu)點(diǎn)本發(fā)明一種記憶晶胞電容與邏輯元件的整合制造方法，可利用相容制程而同時(shí)制作邏輯區(qū)結(jié)構(gòu)與記憶晶胞區(qū)結(jié)構(gòu)。且具有邏輯元件與記憶晶胞，而可改善傳統(tǒng)電容制程中的高深寬比的問(wèn)題。
綜上所述，本發(fā)明特殊的記憶晶胞電容與邏輯元件的整合制造方法及其結(jié)構(gòu)，其具有上述諸多的優(yōu)點(diǎn)及實(shí)用價(jià)值，并在同類(lèi)產(chǎn)品及制造方法中未見(jiàn)有類(lèi)似的結(jié)構(gòu)設(shè)計(jì)及方法公開(kāi)發(fā)表或使用而確屬創(chuàng)新，其不論在產(chǎn)品結(jié)構(gòu)、制造方法或功能上皆有較大的改進(jìn)，在技術(shù)上有較大的進(jìn)步，并產(chǎn)生了好用及實(shí)用的效果，且較現(xiàn)有的記憶晶胞電容與邏輯元件的結(jié)構(gòu)具有增進(jìn)的多項(xiàng)功效，從而更加適于實(shí)用，而具有產(chǎn)業(yè)的廣泛利用價(jià)值，誠(chéng)為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。
上述說(shuō)明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說(shuō)明書(shū)的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說(shuō)明如下。


圖1A至圖1M繪示依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的合并制程剖面圖。
圖2A與圖2B繪示依照本發(fā)明第二較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的合并制程剖面圖。
圖3繪示依照本發(fā)明第三較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的合并剖面圖。
圖4繪示依照本發(fā)明第四較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的合并剖面圖。
圖5A至圖5C繪示依照本發(fā)明第五較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的合并制程剖面圖。
圖6繪示依照本發(fā)明第六較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的合并剖面圖。
100剖面102淺溝渠隔離104半導(dǎo)體基材 106閘極氧化層108多晶硅閘極 110多晶硅內(nèi)連線112多晶硅閘極 114多晶硅閘極116多晶硅閘極線118多晶硅閘極線120多晶硅閘極線122多晶硅閘極線124低摻雜汲極/源極 126側(cè)壁間隙壁128正摻雜 130源極/汲極接觸132剖面134接觸介層窗136接觸介層窗 138接觸介層窗140接觸介層窗 142金屬硅化物接觸144金屬硅化物接觸 146金屬硅化物接觸148金屬硅化物接觸 150剖面152蝕刻終止層 154剖面156開(kāi)口158開(kāi)口160開(kāi)口162阻障層164導(dǎo)電層 166剖面168蝕刻終止層 170蝕刻終止層172蝕刻終止層 174剖面176介層窗開(kāi)口 178介層窗開(kāi)口180介層窗開(kāi)口 181剖面182溝渠開(kāi)口183光阻層184剖面185溝渠開(kāi)口圖案186剖面187阻障層
188導(dǎo)電層 189剖面190光阻層 191圖案化開(kāi)口192剖面 193剖面194介電層 195導(dǎo)電層196剖面 197導(dǎo)電層200剖面 202導(dǎo)電阻障層204上表面 206介電層208導(dǎo)電層 210剖面212導(dǎo)電材料 300剖面302蝕刻終止層 304溝渠306下電極 308下電極310上電極 400剖面500剖面 502表面區(qū)域504導(dǎo)電層 506剖面508介電層 510導(dǎo)電層512剖面 514導(dǎo)電層600剖面 M1金屬層M2金屬層M3金屬層具體實(shí)施方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的記憶晶胞電容與邏輯元件的整合制造方法及其結(jié)構(gòu)其具體實(shí)施方式
、結(jié)構(gòu)、制造方法、步驟、特征及其功效，詳細(xì)說(shuō)明如后。
在本發(fā)明的每一實(shí)施例中，儲(chǔ)存電容埋設(shè)在一或多個(gè)介電層中。在集成電路的記憶晶胞區(qū)中，完成上述目的所需的制程步驟，與同一集成電路中邏輯區(qū)的繞線金屬化時(shí)，埋設(shè)金屬填充的介層窗與橫跨的溝渠所需的制程步驟相同。此雙重鑲嵌金屬化制程中相同且可相容的制程步驟可應(yīng)用在這兩個(gè)區(qū)域上。可在所選擇的許多介電層的任何一層中形成金屬內(nèi)連線。如此有助于改善傳統(tǒng)電容制造過(guò)程中常遇到的高深寬比問(wèn)題。
請(qǐng)參閱圖1A所示，合并的剖面100圖示在后續(xù)制程中將使用的預(yù)設(shè)結(jié)構(gòu)。此預(yù)設(shè)結(jié)構(gòu)在傳統(tǒng)金屬氧化物半導(dǎo)體場(chǎng)效晶體管晶片的制造中通常已為眾所皆知。如圖1A中，所繪示的邏輯區(qū)與記憶晶胞區(qū)制作在同一集成電路晶片上。在半導(dǎo)體基材104中的淺溝渠隔離(STI)102將主要元件予以隔離。在邏輯區(qū)中邏輯晶體管的多晶硅閘極108與多晶硅內(nèi)連線110、以及在記憶晶胞區(qū)中晶體管的多晶硅閘極112與114中的多晶硅，覆蓋在成長(zhǎng)的閘極氧化層106上，其中記憶晶胞區(qū)中的晶體管可轉(zhuǎn)變?yōu)橛洃浘О麉^(qū)的字元線上的記憶元件。多晶硅閘極線116、118、120與122通過(guò)字元線，其中這些字元線為位于記憶陣列的附近區(qū)域中的晶體管閘極。進(jìn)行植入與擴(kuò)散，以形成低摻雜汲極/源極(LDD)124。接下來(lái)，形成側(cè)壁間隙壁126。將正摻雜(Plus Doping)128植入并擴(kuò)散至源極/汲極接觸130。
請(qǐng)參閱圖1B所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的一個(gè)階段的合并剖面132。沉積金屬硅化層在圖1A的預(yù)設(shè)結(jié)構(gòu)上，并使此金屬硅化層與多晶硅閘極108、112及114、多晶硅內(nèi)連線110、多晶硅閘極線116、118、120及122、以及正摻雜的源極/汲極接觸130進(jìn)行合金化。在正摻雜接觸中的金屬硅化物會(huì)產(chǎn)生自我對(duì)準(zhǔn)金屬硅化物接觸，此一程序稱(chēng)金屬硅化。沉積介電層，即第一介電層，在所有的主動(dòng)與埋設(shè)結(jié)構(gòu)上。接下來(lái)，利用例如化學(xué)機(jī)械研磨(CMP)技術(shù)平坦化第一介電層。接著，利用微影與干蝕刻技術(shù)，在第一介電層中形成接觸介層窗134、136、138與140。接觸介層窗134可使金屬化與多晶硅閘極108的源極或汲極中的金屬硅化物接觸142連接。接觸介層窗136可使金屬化從將制成的電容連接至金屬硅化物接觸144，其中金屬硅化物接觸144為多晶硅閘極112的源極或汲極。接觸介層窗138可使金屬化從位元線連接至金屬硅化物接觸146，其中金屬硅化物接觸146為多晶硅閘極112與114的源極/汲極。接觸介層窗140可使金屬化從將制成的電容連接至金屬硅化物接觸148。根據(jù)字元線的控制，多晶硅閘極112可連接將制成的電容與位元線。根據(jù)字元線的控制，多晶硅閘極114可連接將制成的電容與位元線。
請(qǐng)參閱圖1C所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的另一階段的合并剖面150。將導(dǎo)電材料，例如鎢，填入接觸介層窗134、136、138與140中。利用化學(xué)機(jī)械研磨或回蝕刻制程移除并平坦化過(guò)量的鎢，直至第一介電層的表面為止。接著，在第一介電層的表面與導(dǎo)電材料的表面上沉積蝕刻終止層152，例如氮化硅(Si3N4)層。
請(qǐng)參閱圖1D所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的另一階段的合并剖面154。待另一介電層，即第二介電層，沉積后進(jìn)行單鑲嵌金屬化制程。
首先，利用微影與干蝕刻技術(shù)在第二介電層中形成開(kāi)口156、158與160。將這些開(kāi)口蝕刻穿過(guò)蝕刻終止層152，以暴露出接觸介層窗134、136、138與140中的鎢插塞。沉積導(dǎo)電的阻障層162，以使第二介電層與后續(xù)形成的主導(dǎo)電層保持分離。阻障層162亦可維持鎢插塞與后續(xù)形成的主導(dǎo)電層之間的電性連續(xù)。阻障層162可包含氮化鉭(TaN)、氮化鈦(TiN)、鉭(Ta)、鈦(Ti)、氮硅化鉭(TaSiN)、鈦鎢合金(TiW)、鎳鉻合金(NiCr)、氮化鉬(MoN)、釕(Ru)、氮化鎢(WN)、氮硅化鎢(WSiN)或上述材料的組合。接下來(lái)，通常先沉積導(dǎo)電層的薄晶種層。接著，電鍍導(dǎo)電層164，例如銅、銅合金、鋁、鋁合金、鎢、金屬氮化物或上述材料的組合，的主要厚度。再平坦化且移除導(dǎo)電層164與阻障層162，直至第二介電層的表面為止。如此一來(lái)，可對(duì)后續(xù)形成的內(nèi)連線建立全寬基腳(Full-width Footing)，進(jìn)而可提供足夠的金屬來(lái)防止未來(lái)進(jìn)行的深介層窗蝕刻步驟所造成的任何損害。而且，亦有助于改善后續(xù)形成的內(nèi)連線的深寬比。
請(qǐng)參閱圖1E所示，繪示出依照本發(fā)明第一較佳實(shí)施例，在同時(shí)建構(gòu)的集成電路的邏輯區(qū)與記憶晶胞區(qū)中形成內(nèi)金屬介電層的另一階段的合并剖面166。沉積蝕刻終止層168，例如氮化硅層。再沉積另一介電層，即第三介電層。接下來(lái)，沉積另一蝕刻終止層170。接著，沉積另一介電層，即第四介電層。然后，沉積又一蝕刻終止層172。內(nèi)金屬介電層可包含氧化硅、介電常數(shù)小于3.5的低介電常數(shù)材料、或上述材料的組合。
請(qǐng)參閱圖1F所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的另一階段的合并剖面174。在此階段中，應(yīng)用一個(gè)單或雙鑲嵌金屬化制程。利用微影與蝕刻技術(shù)形成介層窗開(kāi)口176、178與180穿過(guò)蝕刻終止層172、第四介電層、蝕刻終止層170、第三介電層以及蝕刻終止層168，直至先前所沉積的導(dǎo)電層164為止。
請(qǐng)參閱圖1G所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的另一階段的合并剖面181。利用微影技術(shù)，而僅在邏輯區(qū)中形成一般的溝渠開(kāi)口，例如位于光阻層183中的溝渠開(kāi)口182。值得注意的一點(diǎn)是，記憶晶胞區(qū)仍完全為光阻層183所覆蓋。經(jīng)蝕刻且填滿(mǎn)金屬的溝渠將可在后續(xù)制程中，作為適當(dāng)介層窗之間的內(nèi)連線。
請(qǐng)參閱圖1H所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的另一階段的合并剖面184。利用蝕刻技術(shù)形成從光阻轉(zhuǎn)移而來(lái)的溝渠開(kāi)口圖案185，因而打開(kāi)位在蝕刻終止層172與第四介電層中的區(qū)域。然而，蝕刻終止層170并未受到影響。如此一來(lái)，可在適當(dāng)介層窗之間形成內(nèi)連線，其中這些介層窗已僅開(kāi)設(shè)在邏輯區(qū)的蝕刻終止層170、第三介電層以及蝕刻終止層168中。接著，移除光阻層。
請(qǐng)參閱圖1I所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的另一階段的合并剖面186。沉積阻障層187在所有的溝渠開(kāi)口圖案185中，以及所有的介層窗開(kāi)口176、178與180中。沉積導(dǎo)電的阻障層187，藉以使得第三介電層及第四介電層與后續(xù)形成的主導(dǎo)電層之間維持分離。阻障層187亦可維持埋設(shè)在第二介電層的金屬層M1的導(dǎo)電層與后續(xù)形成的主導(dǎo)電層之間的電性連續(xù)。阻障層187可包含TaN、TiN、Ta、Ti、TaSiN、TiW、NiCr、MoN、Ru、WN、或WSiN。一般而言，先沉積后續(xù)形成的導(dǎo)電層的薄晶種層在阻障層187上，其中后續(xù)形成的導(dǎo)電層的材質(zhì)例如為銅、銅合金、鋁、鋁合金、鎢、金屬氮化物或上述材料的組合。接著，電鍍導(dǎo)電層188的主要厚度，而作為金屬層M2。接下來(lái)，利用化學(xué)機(jī)械研磨制程平坦化且移除導(dǎo)電層188、阻障層187以及蝕刻終止層172(請(qǐng)參閱圖1H)，直至第四介電層的表面為止。
至此制程的目前階段，除了溝渠圖案開(kāi)口185以外，在集成電路的邏輯區(qū)以及記憶晶胞區(qū)中，所有的制程步驟與結(jié)構(gòu)均具有相同的厚度且顯示出相同的次序。記憶晶胞區(qū)的導(dǎo)電層188實(shí)質(zhì)對(duì)準(zhǔn)于其下方的接觸介層窗136與140(請(qǐng)參見(jiàn)圖1D)。
在下列制程步驟中，邏輯區(qū)與記憶晶胞區(qū)的處理方法將所有差異。然而，既然這些差異不會(huì)對(duì)任一區(qū)造成沖擊，之后仍可繼續(xù)同時(shí)建構(gòu)。
請(qǐng)參閱圖1J所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的另一階段的合并剖面189。利用微影技術(shù)，僅在記憶晶胞區(qū)中形成具有圖案化開(kāi)口191的光阻層190。此圖案化開(kāi)口191暴露出鄰接于導(dǎo)電層188的第四介電層的鄰近部分，其中移除第四介電層的鄰近部分，以利制作金屬一絕緣一金屬電容的上電極。
請(qǐng)參閱圖1K所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的另一階段的合并剖面192。利用蝕刻技術(shù)移除圖1J中圖案化開(kāi)口191下方的第四介電層、蝕刻終止層170以及第三介電層，但不移除蝕刻終止層168。挑選圍繞在導(dǎo)電層188周?chē)淖枵蠈?87的材質(zhì)，使其可以抵抗此次蝕刻制程，而在蝕刻后仍可保留下來(lái)。此蝕刻制程暴露出阻障層187的垂直側(cè)面，其中此阻障層覆蓋在填充于圖1I中先前制作的介層窗開(kāi)口178與180內(nèi)的導(dǎo)電材料上。如此一來(lái)，可提供電容的絕緣層更大的表面區(qū)域。
請(qǐng)參閱圖1L所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的另一階段的合并剖面193。沉積電容介電層194在整個(gè)集成電路上。此介電層194與導(dǎo)電層188的上表面接觸，且亦圍繞阻障層187，而形成電容的中間絕緣層。適合的介電層材料的例子包括五氧化二鉭(Ta2O5)、鋯鈦酸鉛(PZT)、鈦酸鍶鋇(BST)、二氧化鉿(HfO2)、氧化鋁(Al2O3)、鋁鈦氧化物(AlTiOx)或上述材料的組合。沉積導(dǎo)電層195，以作為電容的上電極。適合的導(dǎo)電層材料的例子包括TaN、TiN、Ta、Ti、TaSiN、TiW、NiCr、MoN、Ru、WN、WSiN或上述材料的組合。
請(qǐng)參閱圖1M所示，繪示出依照本發(fā)明第一較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的另一階段的合并剖面196。沉積導(dǎo)電層197在導(dǎo)電層195上，而形成電容的上電極，其中導(dǎo)電層195位于蝕刻所形成的容積的表面上。利用化學(xué)機(jī)械研磨制程平坦化并移除導(dǎo)電層197、導(dǎo)電層195以及電容的介電層194，直至第四介電層的上表面、新沉積的導(dǎo)電層197的上表面以及導(dǎo)電層188的上表面為止。導(dǎo)電層188的上表面以及導(dǎo)電層197的上表面均可供進(jìn)一步的內(nèi)連線的連接用，其中導(dǎo)電層188在邏輯區(qū)中形成金屬層M2，且在記憶晶胞區(qū)中形成電容的下電極，而導(dǎo)電層197則形成電容的上電極。上電極延伸在導(dǎo)電層164(請(qǐng)參見(jiàn)圖1D)的垂直邊界外。如此可在導(dǎo)電層188制作期間改善高深寬比的問(wèn)題。
在本發(fā)明的第二實(shí)施例中，增加了一個(gè)額外特征。如圖2A中，繪示出依照本發(fā)明第二較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的一階段的合并剖面200。此階段如同圖1L所示，其中沉積介電層206以作為電容的中間絕緣層，并沉積導(dǎo)電層208以作為電容的上電極。然而，在圖2A的階段中，在介電層206與導(dǎo)電層208沉積前，先沉積第二導(dǎo)電阻障層202。第二導(dǎo)電阻障層202覆蓋位在導(dǎo)電層197的垂直側(cè)壁上的第一阻障層187，且亦覆蓋導(dǎo)電層197的暴露上表面204。因此，在本實(shí)施例中，至少一導(dǎo)電阻障層202覆蓋住導(dǎo)電層197的所有表面。故，導(dǎo)電層197與介電層206直接接觸。
請(qǐng)參閱圖2B所示，繪示出依照本發(fā)明第二較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的一階段的合并剖面210。沉積導(dǎo)電材料212，例如銅，以覆蓋所有的暴露表面。導(dǎo)電材料212填充在形成在第三介電層與第四介電層中的容積內(nèi)，而成為電容的上電極。
請(qǐng)參閱圖3所示，繪示出依照本發(fā)明第三較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的一階段的合并剖面300。沉積第五介電層、蝕刻終止層302以及第六介電層在先前形成的蝕刻終止層172上。沉積導(dǎo)電材料在邏輯區(qū)的介層窗與溝渠304中以及記憶晶胞區(qū)中，其中此導(dǎo)電材料在邏輯區(qū)中用來(lái)作為金屬層M3，在記憶晶胞區(qū)中則是用來(lái)作為電容的下電極306與308。這些下電極通過(guò)先前建構(gòu)的導(dǎo)電層向下連接，而與晶體管聯(lián)系。相似于第一與第二實(shí)施例，電容的上電極310的材質(zhì)為導(dǎo)電材料，例如銅。在本第三實(shí)施例中，利用與第一及第二實(shí)施例相同的方法來(lái)建構(gòu)電容，除了這些電容埋設(shè)在第五介電層與第六介電層中，以及通過(guò)金屬層M2中的內(nèi)連線結(jié)構(gòu)與金屬層M1的導(dǎo)線層連接以外。形成在金屬層M2的內(nèi)連線可為單金屬鑲嵌結(jié)構(gòu)或雙重金屬鑲嵌結(jié)構(gòu)。
請(qǐng)參閱圖4所示，繪示出依照本發(fā)明第四較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的一階段的合并剖面400。在第四實(shí)施例中，將具有較大表面積的較高的電容埋設(shè)在第三至六介電層中。此實(shí)施例實(shí)質(zhì)上為上述實(shí)施例的結(jié)合。
請(qǐng)參閱圖5A所示，繪示出依照本發(fā)明第五較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的一階段的合并剖面500。在第五實(shí)施例中，蝕刻步驟移除了介電層，而暴露出填充介層窗的導(dǎo)電層504的垂直側(cè)壁表面區(qū)域502。此蝕刻步驟僅向下蝕刻目前溝渠階段的氧化物，但不會(huì)蝕刻下方的蝕刻終止層，因而不會(huì)蝕刻目前介層窗階段的氧化物。在本例子所示，蝕刻移除第四介電層，但并未蝕刻第三介電層。如此將會(huì)限制作為電容的中間介質(zhì)的可用表面區(qū)域。
請(qǐng)參閱圖5B所示，繪示出依照本發(fā)明第五較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的一階段的合并剖面506。沉積電容的介電層508在整個(gè)集成電路上，其中此介電層508可作為電容的中間絕緣層。沉積導(dǎo)電層510在介電層508上，其中此導(dǎo)電層510可作為電容的上電極。由于這樣的蝕刻深度相對(duì)較淺，故此一蝕刻制程是較為容易的制程?？闪私獾囊稽c(diǎn)是，在一些應(yīng)用中，較小的電容值已可符合需求。
請(qǐng)參閱圖5C所示，繪示出依照本發(fā)明第五較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的一階段的合并剖面512。沉積導(dǎo)電層514在蝕刻制程所形成的容積中。利用化學(xué)機(jī)械研磨制程平坦化并移除所沉積的材料。所形成的結(jié)構(gòu)已準(zhǔn)備好，而可供進(jìn)一步的金屬化層的制作。
請(qǐng)參閱圖6所示，繪示出依照本發(fā)明第六較佳實(shí)施例，同時(shí)建構(gòu)集成電路的邏輯區(qū)與記憶晶胞區(qū)的一階段的合并剖面600。本實(shí)施例制作出與圖5C相同的電容結(jié)構(gòu)，但本實(shí)施例的電容結(jié)構(gòu)埋設(shè)在上方的氧化層中，例如第五介電層與第六介電層，且通過(guò)金屬層M2中的內(nèi)連線結(jié)構(gòu)而與金屬層M1中的導(dǎo)線連接。
本發(fā)明的所有實(shí)施例利用相容制程而同時(shí)制作邏輯區(qū)結(jié)構(gòu)與記憶晶胞區(qū)結(jié)構(gòu)。
在本發(fā)明中，常應(yīng)用在邏輯區(qū)的雙重金屬鑲嵌結(jié)構(gòu)，亦應(yīng)用在記憶晶胞區(qū)中。當(dāng)在邏輯區(qū)中蝕刻出介層窗與溝渠并在其中填入金屬時(shí)，在記憶晶胞區(qū)中也同時(shí)蝕刻出數(shù)個(gè)介層窗與溝渠且在其中填入金屬。然而，在記憶晶胞區(qū)中，所建構(gòu)的垂直金屬結(jié)構(gòu)具有不同的用途。垂直金屬結(jié)構(gòu)的垂直側(cè)面變成電容的絕緣層的表面區(qū)域。首先，特定的光罩使得圍繞新的金屬介層窗及/或溝渠的氧化物暴露在垂直干蝕刻下。當(dāng)蝕刻的動(dòng)作移除氧化層時(shí)，可顯現(xiàn)出金屬側(cè)面區(qū)域，而可讓精選的薄阻障及/或氧化層覆蓋在其上，其中薄阻障及/或氧化層將作為電容的絕緣層。接下來(lái)，沉積新的金屬層來(lái)填滿(mǎn)所蝕刻的凹洞，其中金屬層的材質(zhì)一般為銅。利用化學(xué)機(jī)械研磨平坦化并移除新的絕緣與金屬層。介于原來(lái)的下電極金屬與最后的上電極金屬之間的垂直側(cè)面絕緣區(qū)域是決定電容的尺寸與電容值的區(qū)域。這樣的電容結(jié)構(gòu)可設(shè)置在數(shù)層雙重鑲嵌金屬化的任一金屬層中。
以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專(zhuān)業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例，但是凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種記憶晶胞電容與邏輯元件的整合制造方法，其特征在于至少包括提供一半導(dǎo)體基材，其中該半導(dǎo)體基材具有一邏輯區(qū)以及一記憶晶胞區(qū)；形成一第一導(dǎo)電層以及一第二導(dǎo)電層分別位于該半導(dǎo)體基材上的該邏輯區(qū)與該記憶晶胞區(qū)中；形成一第一光阻層覆蓋在該邏輯區(qū)，并暴露該第二導(dǎo)電層以及一內(nèi)金屬介電層的一鄰近部分，其中該內(nèi)金屬介電層鄰接于該第二導(dǎo)電層；蝕刻移除該內(nèi)金屬介電層暴露出的該鄰近部分，以形成一開(kāi)口鄰接于該第二導(dǎo)電層；形成一電容介電層在該開(kāi)口的復(fù)數(shù)個(gè)內(nèi)壁上；以及形成一第三導(dǎo)電層在該開(kāi)口中的該電容介電層上，其中該第三導(dǎo)電層、該電容介電層以及該第二導(dǎo)電層構(gòu)成一電容。
2.根據(jù)權(quán)利要求1所述的記憶晶胞電容與邏輯元件的整合制造方法，其特征在于其中該第三導(dǎo)電層橫向延伸在該第二導(dǎo)電層的一垂直邊界外。
3.根據(jù)權(quán)利要求1所述的記憶晶胞電容與邏輯元件的整合制造方法，其特征在于其中形成該第一光阻層的步驟更至少包括沉積一第一蝕刻終止層在該第一導(dǎo)電層與該第二導(dǎo)電層上；沉積一第一介電層在該第一蝕刻終止層上；沉積一第二蝕刻終止層在該第一介電層上；以及沉積一第二介電層在該第二蝕刻終止層上。
4.根據(jù)權(quán)利要求3所述的記憶晶胞電容與邏輯元件的整合制造方法，其特征在于其中在形成該第一光阻層的步驟前，更至少包括蝕刻穿過(guò)該第二介電層、該第二蝕刻終止層、該第一介電層以及該第一蝕刻終止層，以形成一第一介層窗暴露出該第一導(dǎo)電層、以及一第二介層窗暴露出該第二導(dǎo)電層，其中該第二介層窗實(shí)質(zhì)對(duì)準(zhǔn)該第二導(dǎo)電層。
5.根據(jù)權(quán)利要求1所述的記憶晶胞電容與邏輯元件的整合制造方法，其特征在于其中在形成該第一光阻層的步驟前，更至少包括沉積一導(dǎo)電材料在該溝渠以及該第一介電層中，以形成一第四導(dǎo)電層；以及沉積一導(dǎo)電材料在該第二介層窗中，以形成一第五導(dǎo)電層。
6.一種半導(dǎo)體電容結(jié)構(gòu)，其特征在于至少包括一基材，其中該基材具有一主動(dòng)區(qū)；一第一電容電極，具有一第一導(dǎo)電層位于該主動(dòng)區(qū)上并與該主動(dòng)區(qū)連接、以及一第二導(dǎo)電層形成在該第一導(dǎo)電層上，其中該第二導(dǎo)電層與該第一導(dǎo)電層電性耦合；一電容介電層形成在該第二導(dǎo)電層的一側(cè)壁上；以及一第二電容電極形成在該電容介電層上并延伸在該第一導(dǎo)電層的一垂直邊界外，藉以在形成該第一電容電極的步驟期間改善一深寬比。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體電容結(jié)構(gòu)，其特征在于其中所述的第一電容電極至少包括一內(nèi)連線結(jié)構(gòu)，以連接該第一導(dǎo)電層與該第二導(dǎo)電層。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體電容結(jié)構(gòu)，其特征在于其中所述的第一電容電極至少包括一第一阻障層形成在該第二導(dǎo)電層與該電容介電層之間以及該第二導(dǎo)電層與該第一導(dǎo)電層之間。
9.根據(jù)權(quán)利要求6所述的半導(dǎo)體電容結(jié)構(gòu)，其特征在于更至少包括至少一內(nèi)金屬介電層環(huán)繞該第一電容電極以及該第二電容電極。
10.一種半導(dǎo)體元件，其特征在于至少包括一邏輯元件，位于一基材上；以及一記憶晶胞，位于該基材上，其中該記憶晶胞具有至少一晶體管元件，且該記憶晶胞至少包括一第一電容電極，其中該第一電容電極具有一第一導(dǎo)電層連接至該晶體管元件、以及一第二導(dǎo)電層形成在該第一導(dǎo)電層上，且該第二導(dǎo)電層與該第一導(dǎo)電層電性耦合；一電容介電層，形成在該第二導(dǎo)電層的一側(cè)壁上；以及一第二電容電極，形成在該電容介電層上，并延伸在該第一導(dǎo)電層的一垂直邊界外，藉以在形成該第一電容電極的步驟期間改善一深寬比。
全文摘要
本發(fā)明是有關(guān)于一種記憶晶胞電容與邏輯元件的整合制造方法及其結(jié)構(gòu)。在本方法中，形成第一導(dǎo)電層與第二導(dǎo)電層分別位于半導(dǎo)體基材上的邏輯區(qū)與記憶晶胞區(qū)中。形成第一光阻層覆蓋邏輯區(qū)，并暴露鄰接在記憶晶胞區(qū)中的第二導(dǎo)電層的內(nèi)金屬介電層。蝕刻移除內(nèi)金屬介電層的暴露部分，以形成一開(kāi)口鄰接于第二導(dǎo)電層。形成電容介電層在上述開(kāi)口的數(shù)個(gè)內(nèi)壁上，以建構(gòu)金屬－絕緣－金屬(MIM)電容。在本發(fā)明的半導(dǎo)體元件中包括一邏輯元件，位于一基材上；以及一記憶晶胞，位于該基材上，其中該記憶晶胞具有至少一晶體管元件。該半導(dǎo)體元件所具有邏輯元件與記憶晶胞，而可改善傳統(tǒng)電容制程中的高深寬比的問(wèn)題。
文檔編號(hào)H01L27/108GK1825567SQ20051012439
公開(kāi)日2006年8月30日 申請(qǐng)日期2005年11月29日 優(yōu)先權(quán)日2005年2月23日
發(fā)明者涂國(guó)基 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司