專利名稱：可降低特性阻抗的構裝芯片的制作方法
技術領域：
本實用新型是有關于一種可降低特性阻抗的構裝芯片，特別指一種芯片懸掛式構裝(TSOP LOC)與薄型化構裝(TSOP及QFP)的結構改良。
背景技術：
按，習知的芯片構裝型式，常見為薄型化構裝(TSOP或QFP，如圖8所示)及懸掛式構裝(TSOP LOC，如圖7所示)結構，均包括有一芯片10、10’，于該芯片10、10’上方設有可對外導通電性的一導線架20、20’，該導線架20為金屬材沖壓呈二排或四排復數(shù)引腳201、201’排列形成，通過此于該芯片10、10’的電極接點與導線架20、20’的復數(shù)引腳201、201’間，分別設有一焊線40、40’相互電性連接，并于該芯片10、10’外圍設有一絕緣性的封膠體50、50’密封，通過此組成習知的芯片構裝型態(tài)；其中，薄型化構裝(TSOP或QFP)及懸掛式構裝(TSOP LOC)的差別，僅在于后者是令該芯片10直接以一黏性物固定于導線架20下方，進而獲致體積縮小的效果。
上揭習知的芯片薄型化構裝(TSOP或QFP)及懸掛式構裝(TSOP LOC)形態(tài)，并未提出消除電子產品常發(fā)生的電磁波干擾(Electromagnetic Interference，EMI)，及噪聲(Noise，包括如散彈噪聲、閃爍噪聲、突波噪聲、熱噪聲、分配噪聲等)克服方式，且無降低消除構裝體的特性阻抗所產生的訊號傳輸不良情事，因而難以符合現(xiàn)今電子產品嚴苛的電磁兼容性及高傳輸效率的要求。
實用新型內容本實用新型的主要目的，在于提供一種可降低特性阻抗的構裝芯片，特別通過以導線架選定處的一金屬層結構設計，以即導線連接結構改良，以達成可降低電氣噪聲與電磁波干擾的效果，并能消除芯片構裝體的特性阻抗所產生的訊號傳輸不良情況，進一步增進其訊號傳輸穩(wěn)定性及傳輸速率等功效。
為達成上述發(fā)明目的所采用的技術方案如下一種可降低特性阻抗的構裝芯片，包括芯片、導線架、金屬層、黏著層、導線及外圍一封膠體所組成，其特征在于于一導線架的各排引腳下面設有一黏著層分別黏固一金屬層，使該金屬層預留有一焊線面，并于金屬層下方設有一芯片，令金屬層介于導線架及芯片間，通過此于該芯片的復數(shù)電極接點及導線架各引腳間分別以一導線構成相互連接，并選定導線架至少一引腳與該金屬層間相互電性連接，以組成可降低特性阻抗的構裝芯片。
可降低特性阻抗的構裝芯片包括該導線架的各排引腳上面設有一黏著層分別黏固一金屬層，而導線架下方設有一芯片，于該芯片的復數(shù)電極接點及導線架各引腳間分別以一導線構成相互連接，并選定導線架至少一引腳與該金屬層的焊線面間設有一導線構成相互連接組成。
該金屬層或導線架包括于下面設有另一黏著層，通過該黏著層黏固所述芯片于下方。
本實用新型的有益效果在于本實用新型的實施內容包括一芯片、一導線架、復數(shù)金屬層、黏著層、導線及一封膠體所組成，并令其組成為懸掛式構裝(TSOP LOC)與薄型化構裝(包含TSOP及QFP)形式；因此，于該導線架的各排引腳上方或下方選定處，分別以一黏著層使一金屬層固定于該導線架，并于該芯片的復數(shù)電極接點及導線架各引腳間分別以一導線相互連接，且選定于至少一引腳與該金屬層之間設有一導線相互連接，即組成本實用新型的可降低特性阻抗的構裝芯片結構改良，俾利用所述金屬層作為接地面或電源面，并通過該金屬層與一引腳以導線電性連結的結構，達成降低電氣噪聲與電磁波干擾，以及消除構裝體的特性阻抗所產生的訊號傳輸不良等效果。


圖1為本實用新型的懸掛式構裝芯片的斷面示意圖。
圖2為本實用新型的懸掛式構裝芯片的另一實施例斷面示意圖。
圖3為本實用新型的薄型化構裝芯片的斷面示意圖。
圖4為本實用新型的薄型化構裝芯片的另一實施例斷面示意圖。
圖5為本實用新型的懸掛式構裝芯片的上視示意圖。
圖6為本實用新型的薄型化構裝芯片的上視示意圖。
圖7為習知懸掛式構裝芯片的示意圖。
圖8為習知薄型化構裝芯片的示意圖。
主要圖號說明芯片1、1a、1b、1c；電極接點11、11a、11b、11c；導線架2、2a、2b、2c；引腳21、21a、21b、21c；金屬層3、3a、3b、3c；焊線面31、31a、31b、31c；黏著層4、4’、4a、4a’、4b、4c；導線5、5’、5a、5a’、5b、5b’、5c、5c’；封膠體6、6a、6b、6c；具體實施方式
茲依附圖實施例將本實用新型的結構特征及其它的作用、目的詳細說明如下請參閱圖1-5所示，本實用新型為一種可降低特性阻抗的構裝芯片，包括有一芯片1、一導線架2、復數(shù)金屬層3、黏著層4、4’、導線5、5’及一封膠體6等所組成，其中該芯片1，為硅或砷化鎵等半導體材料制成的特定功能性電子組件，于選定面設有復數(shù)電極接點11；該導線架2，是使用金屬材沖壓成二排或四排(QFP形式)復數(shù)引腳21構成，作為芯片1的對外接電組件；金屬層3，為金屬片、金屬膜或金屬網(wǎng)或其它具有導電性的片體；黏著層4、4’，可為一種液態(tài)干燥后可形成黏固的物質(膠水等)或膠帶等；該導線5、5’，乃金線或具有導電性的線材；而該封膠體6，則用以包覆密封芯片1等上揭組件的絕緣體；
因此，令所述該芯片1、導線架2、金屬層3、黏著層4、4’、導線5、5’及封膠體6，組成懸掛式構裝芯片結構(TSOP LOC)；如圖1-5所示，即于該導線架2的各排引腳21下面設有一黏著層4分別黏固一金屬層3，使該金屬層3預留有一焊線面31，并于金屬層3下面設有另一黏著層4’黏固所述的一芯片1，因此，于該芯片1的復數(shù)電極接點11及導線架2各引腳21間分別以一導線5構成相互連接，并選定至少一電極接點11以一導線5’先與所述金屬層3的焊線面31連接，再以該導線5’與引腳21構成相互連接，并通過一封膠體6包覆于芯片1及金屬層3外圍，即組成本實用新型的可降低特性阻抗的構裝芯片。
參閱圖2所示，本實用新型組成懸掛式構裝芯片結構(TSOP LOC)，亦可為一導線架2a的各排引腳21a上面(或上、下面同時)設有一黏著層4a分別黏固一金屬層3a，使金屬層3a上面預留有一焊線面31a，而導線架2a各排引腳21a下面設有另一黏著層4a’黏固所述的芯片1a，因此，并于該芯片1a的復數(shù)電極接點11a及導線架2a各引腳21a間分別以一導線5a構成相互連接，且選定于至少一引腳21a與所述金屬層3a的焊線面31a間設有一導線5a’構成相互連接，再通過一封膠體6a包覆于芯片1a及金屬層3a外圍組成。
其次，本實用新型亦可實施組成為薄型化構裝(包含TSOP及QFP)結構形式，參閱圖3-6所示，即于一導線架2b的二排或四排引腳21b上面設有一黏著層4b分別黏固一金屬層3b，使該金屬層3b上面預留有一處焊線面31b，而導線架2b各排引腳21b下方選定位置處，設有所述的一芯片1b與導線架2b形成間隔適當距離；因此，并于該芯片1b的復數(shù)電極接點11b及導線架2b各引腳21b間分別以一導線5b構成相互連接，且選定于至少一引腳21b與所述金屬層3b的焊線面31b間設有一導線5b’構成相互連接，再以一封膠體6b包覆于芯片1b及金屬層3b外圍，即組成本實用新型的薄型化構裝芯片結構。
另如圖4所示，本實用新型組成薄型化構裝(包含TSOP及QFP)的結構形式，亦可為一導線架2c的二排或四排引腳21c下面設有一黏著層4c分別黏固一金屬層3c，使該金屬層3c預留有一處焊線面31c，且該導線架2c各排引腳21c下方選定位置處，設有所述的一芯片1c與導線架2c形成間隔適當距離，使該金屬層3c恰阻隔于芯片1c與導線架2c間；因此，并于該芯片1c的復數(shù)電極接點11c及導線架2c各引腳21c間分別以一導線5c構成相互連接，且選定于至少一電極接點11c以一導線5c’先與金屬層3c的焊線面31c連接，再以該導線5c’與引腳21c構成相互連接，并使用一封膠體6c包覆于芯片1b及金屬層3b外圍，亦能組成本實用新型的薄型化構裝芯片結構。
運用本實用新型的可降低特性阻抗的構裝芯片結構改良，可設有一金屬層3、3c位于導線架2、2c的下方(如圖1-4所示)，恰阻隔于芯片1、1c與導線架2、2c之間，或可設有一金屬層3a、3b位于導線架2a、2b的上方(如圖2-3所示)；因此，可供所述的一導線5’～5c’連接于一引腳21～21c與所述金屬層3～3c之間(參考圖5-6所示)，即令該金屬層3～3c可形成為一接地面(Ground plane)或電源面(Power plane)，若此，即能達成接地(Ground)以降低電氣噪聲與電磁波干擾，以及可消除芯片構裝體的特性阻抗所產生的訊號傳輸不良情事等效果，俾進一步增進其訊號傳輸穩(wěn)定性及傳輸速率等功效。
權利要求1.一種可降低特性阻抗的構裝芯片，包括芯片、導線架、金屬層、黏著層、導線及外圍一封膠體所組成，其特征在于于一導線架的各排引腳下面設有一黏著層分別黏固一金屬層，使該金屬層預留有一焊線面，并于金屬層下方設有一芯片，令金屬層介于導線架及芯片間，通過此于該芯片的復數(shù)電極接點及導線架各引腳間分別以一導線構成相互連接，并選定導線架至少一引腳與該金屬層間相互電性連接，以組成可降低特性阻抗的構裝芯片。
2.根據(jù)權利要求1所述的可降低特性阻抗的構裝芯片，其特征在于其包括該導線架的各排引腳上面設有一黏著層分別黏固一金屬層，而導線架下方設有一芯片，于該芯片的復數(shù)電極接點及導線架各引腳間分別以一導線構成相互連接，并選定導線架至少一引腳與該金屬層的焊線面間設有一導線構成相互連接組成。
3.根據(jù)權利要求1或2所述的可降低特性阻抗的構裝芯片，其特征在于該金屬層或導線架包括于下面設有另一黏著層，通過該黏著層黏固所述芯片于下方。
專利摘要一種可降低特性阻抗的構裝芯片，包括一芯片、一導線架、復數(shù)金屬層、黏著層、導線及一封膠體所組成的懸掛式構裝及薄型構裝形式中，于該導線架各排引腳上方或下方選定處，分別以一黏著層使一金屬層固定于該導線架，并于芯片的電極接點及導線架各引腳間分別以一導線連接，且選定至少一引腳與該金屬層間設有一導線連接，以組成可利用金屬層作為接地面或電源面的構裝芯片，以達成降低電氣噪聲與電磁波干擾，以及消除構裝體的特性阻抗所產生的訊號傳輸不良情況，進一步增進其訊號傳輸穩(wěn)定性及速率等效果。
文檔編號H01L23/48GK2779614SQ200520001338
公開日2006年5月10日 申請日期2005年1月21日 優(yōu)先權日2005年1月21日
發(fā)明者資重興 申請人:資重興