專利名稱：絕緣層上覆硅上的nor型信道程序化信道抹除非接觸式閃存的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非揮發(fā)性半導(dǎo)體存儲器，其具有電性可程序/可抹除功能。特別是指供快閃電子抹除式可程序化只讀存儲器(EEPROM)用的絕緣層上覆硅上的非接觸式存儲器。
背景技術(shù)：
目前已知有多種具有不同記憶晶胞結(jié)構(gòu)，程序化/抹除方法，及陣列組織的閃存。閃存以其程序化/抹除方法程序化/抹除方法，可區(qū)分為兩種(1)利用注入信道熱電子(channel hot electron，CHE)，進行程序化，并利用富勒-諾得漢穿隧(Fowler-Nordheim tunneling，F(xiàn)N tunneling)進行抹除；及(2)利用富勒-諾得漢穿隧，進行程序化與抹除二者的方式。
方法(1)是閃存最常用的方法，且特別供可抹除可程序只讀存儲器隧道氧化物(EPROM Tunnel Oxide，ETOX)型閃存用。以信道熱電子程序化每個記憶晶胞，需耗超過300微米，因此只有一些位可以一次被芯片上的充電泵程序化。為改善熱電子產(chǎn)生效率，汲極接面須為陡接面，且有時必須為p+區(qū)覆蓋，以強化撞擊游離效應(yīng)。
富勒-諾得漢穿隧可分為源極/汲極邊緣富勒-諾得漢穿隧與通道富勒-諾得漢穿隧。邊緣富勒-諾得漢穿隧是施加負電壓(如-10伏特)至控制閘極，且施加正電壓(如5伏特)至源極或汲極接面，以便從浮動閘極(floating gate)抽取電子。源極或汲極接面須為較輕且較深接面，以便(a)不崩潰而維持高電壓，(b)減低能帶-至-能帶的穿隧(band-to-band tunneling，BBT)電流，(c)減少熱電洞注入，且(d)增加與該浮動閘極重迭的區(qū)域。邊緣富勒-諾得漢穿隧，每個記憶晶胞，需耗約10納米，其大部份是因能帶-至-能帶的穿隧所生的基板漏電流組成。
所有依賴邊緣效應(yīng)(例如邊緣程序化與邊緣抹去)的記憶晶胞，都要求在源極/汲極接面制程最佳化，以便強化該邊緣程序化與邊緣抹去效率。一般此種制程最佳化正常導(dǎo)致非對稱源極/汲極接面，并使制程復(fù)雜。再者，使用邊緣程序化且/或邊緣抹去記憶晶胞的耐久特性，會因隧道氧化物中被捕捉的電子和/或電洞增加，而隨重復(fù)程序化/抹去周期而惡化。
經(jīng)由通道的富勒-諾得漢穿隧，其所有的程序化與抹去機制，耗用最小電流，每記憶晶胞在10皮埃級。因此，大量的快閃晶胞，可同時被芯片上的充電泵所程序化與抹去，該充電泵較邊緣程序化與邊緣抹去的充電泵為小。記憶晶胞使用均勻信道程序化與信道抹除，因被捕捉的載子受不同電場作用而電性中和，展現(xiàn)最小惡化的耐久特性。因為記憶晶胞在程序化與抹去不依賴源極/汲極邊緣，因此源極/汲極接面可為對稱性，此亦簡化制造過程。
金氧半裝置的實體尺寸，將在未來半導(dǎo)體工藝中，接連地減少。若能在絕緣層上覆硅上的晶圓制造，會使得利用塊狀金氧半裝置制造的困難減少許多。
參考美國專利第5,796,142號與第5,885,868號的絕緣層上覆硅上的閃存技藝，能行高密度布局與低功率消耗。利用信道程序化與抹除的記憶晶胞，其耗用極低的電流。該記憶晶胞具有對稱性的裝置結(jié)構(gòu)。記憶晶胞排列于NOR型非接觸式閃存陣列內(nèi)。每二鄰接行共享其間的源極/汲極線。存儲器陣列內(nèi)無場氧化層。記憶晶胞尺寸著實非常小(約4F2)，僅約典型可抹除可程序只讀存儲器隧道氧化物閃存(ETOX，Eprom Tunnel Oxide)記憶晶胞尺寸的三分之一(約12F2)。圖1顯示美國專利第5,796,142號與第5,885,868號的閃存記憶晶胞結(jié)構(gòu)。記憶晶胞是在絕緣層上覆硅上的晶圓上制造，包含硅基板10，氧化層11，及p-型摻雜硅薄膜。每一個記憶晶胞晶體管均由穿隧氧化層薄膜12，第一多晶硅(poly-1)浮動閘極13，二氧化氮(oxide-nitride-oxide，ONO)絕緣薄膜14及第二多晶硅(poly-2)控制閘極(control gate，CG)15組成。n+源極/汲極的形成，是在第一多晶硅浮動閘極13罩幕圖案形成后，由砷離子布植達成。兩相鄰接的晶胞間，共享n+源極/汲極。
圖2顯示美國專利第5,796,142號與第5,885,868號的閃存裝置存儲器陣列部的電路圖。相鄰接的兩行間，源極線與汲極線共享。每一行的本體線(如BLm)，由p-型本體下方的氧化層11與n+源極/汲極線，而絕緣于鄰接行的本體線(如BLm-1與BLm+1)。
記憶晶胞程序化，抹去，與讀取偏壓值概述于表1。程序化，抹去晶胞的二種操作，是利用浮動閘極與本體間的富勒-諾得漢穿隧效應(yīng)完成。已知富勒-諾得漢穿隧電流遠小于熱電子注入電流的差距在數(shù)量級。圖3a顯示記憶晶胞程序化的橫截面。若要程序化記憶晶胞，須加正高電壓(如13伏特)于字組線，且須加負高電壓(如-7伏特)于本體線。根據(jù)現(xiàn)有技術(shù)，須對浮動閘極充電，才能程序化記憶晶胞。浮動閘極的電位，是通過控制閘極-至-浮動閘極(CG-to-FG)及本體-至-浮動閘極(body-to-FG)耦合系數(shù)，耦合于控制閘極電壓與本體電壓。因此，本體與浮動閘極間就有電壓差。由富勒-諾得漢穿隧效應(yīng)，可將電子從晶體管本體，通過隧道氧化物(tunnel oxide)，注入至浮動閘極。根據(jù)建議的程序化條件，源極/汲極-至-本體的崩潰電壓須大于7伏特。此種大崩潰電壓系對將來技藝下，記憶晶胞的實體尺寸縮小，加入重大的條件限制。
表1

然而，當正高電壓施加于程序化操作的控制閘極時，會在半導(dǎo)體表面出現(xiàn)反轉(zhuǎn)層(inversion layer)。沿著選擇的字組線，所有的記憶晶胞都有信道區(qū)。因為相鄰接的記憶晶胞，共享其間的源極/汲極線，所以所有的通道區(qū)皆相連。選擇與非選擇的記憶晶胞，其源極/汲極電壓皆為0伏特。沿著選擇字組線的選擇與非選擇的記憶晶胞，所有的通道電位皆同，如0伏特。因此美國專利第5,796,142號與第5,885,868號無法適當?shù)剡M行程序化操作。反轉(zhuǎn)層屏敝本體電位，免受浮動閘極干擾。本體電位對程序化記憶晶胞無作用。程序化操作時，美國專利第5,796,142號與第5,885,868號并未適當考慮，反轉(zhuǎn)層形成的效應(yīng)。
圖3b顯示記憶晶胞抹除操作的橫截面。抹除記憶晶胞時，須施加負高電壓(如-13伏特)至字組線，并施加正高電壓(如7伏特)至本體線。源極與汲極均浮動。浮動的源極與汲極將由正偏壓的p-型本體充電。因為控制閘極為負偏壓，半導(dǎo)體表面是在累積區(qū)(accumulation region)。浮動閘極電位，通過控制閘極-至-浮動閘極(CG-to-FG)及本體-至-浮動閘極(body-to-FG)耦合系數(shù)，耦合于控制閘極電壓與本體電壓。因此跨越隧道氧化物產(chǎn)生電壓差。由富勒-諾得漢穿隧效應(yīng)，利用隧道氧化物，可將電子從浮動閘極移至晶體管本體。
圖4是現(xiàn)有技術(shù)美國專利第5,796,142號與第5,885,868號存儲器陣列部的布局平面圖。場氧化層(field oxide)40提供該裝置兩相鄰存儲器陣列區(qū)塊的絕緣，及存儲器陣列區(qū)塊與外部實體電路的絕緣。在存儲器陣列區(qū)塊內(nèi)并無場氧化層。第一多晶硅(poly-1)層41定義p-型本體區(qū)。在第一多晶硅層41形成罩幕圖案，再對n+源極/汲極區(qū)42進行離子布植。第二多晶硅(poly-2)層43定義字組線。第一多晶硅層41與第二多晶硅層43的交點，定義浮動閘極46。n+接觸(contact)44提供至n+源極/汲極區(qū)的電極接觸。本體接觸45提供至p-型本體區(qū)的電極接觸。單位記憶晶胞47的尺寸非常小，約4F2，其中F是技術(shù)節(jié)點的特征尺寸。因為相鄰行的記憶晶胞共享其間的源極/汲極線，且存儲器陣列區(qū)塊中無場氧化層存在，所以能達成小記憶晶胞尺寸。
圖5a是自圖4沿4A-4A’線所取的橫截面圖。圖5b是自圖4沿4B-4B’線所取的橫截面圖。起始材質(zhì)是p-型絕緣層上覆硅上的晶圓，其由p-型摻雜的硅薄膜，氧化層51，及硅基板50所組成。隧道氧化層52的一層長在絕緣層上覆硅上的晶圓，其后沉積并對第一多晶硅層53形成罩幕圖案，之后是以砷離子布植法形成n+源極/汲極線。先沉積第一硼磷硅玻璃(boron phosphosilicate glass，BPSG)層54，接著回焊(reflow)及回蝕(etch back)，形成二氧化氮層55。然后沉積第二多晶硅層56。移除不要的第二多晶硅層56，二氧化氮層55，及第一多晶硅層53后，形成堆棧閘極。接著沉積第二硼磷硅玻璃層57，以覆蓋堆棧閘極。形成源極/汲極線的接觸開口，本體線與字組線。形成導(dǎo)入接觸開口的金屬線以連接具有周邊電路的記憶晶胞。
圖5a的裝置結(jié)構(gòu)而言，浮動閘極連接至控制閘極與本體的耦合區(qū)相同。二氧化氮層55的有效氧化層厚度，較隧道氧化層52的厚度為厚。控制閘極-至-浮動閘極的耦合率(coupling ratio)低于50％，其較大多數(shù)的NOR-型快閃技藝的耦合率為小。程序化/抹除電壓須高至足以補償?shù)涂刂崎l極-至-浮動閘極的耦合率。對于典型的可抹除可程序只讀存儲器隧道氧化物閃存，耦合率約為65％。浮動閘極通常延伸超過主動區(qū)，其稱為浮動閘極翼墻(FG wing)，旨在增加耦合率。
美國專利第5,796,142號與第5,885,868號的原始目標對低功率消耗與高密度布局的閃存提供解決方案。記憶晶胞的程序化/抹除(P/E)操作是均勻富勒-諾得漢穿隧程序化與富勒-諾得漢穿隧抹除。記憶晶胞的尺寸很小，即4F2，其約典型可抹除可程序只讀存儲器隧道氧化物閃存記憶晶胞尺寸的三分之一(約12F2)。不幸的是，因為在程序化階段誘發(fā)的反轉(zhuǎn)層，使得閃存無法正常運作。此外，因為有低控制閘極-至-浮動閘極耦合率，所以現(xiàn)有技術(shù)裝置也不需要源極/汲極-至-本體接面的大崩潰電壓與大程序化/抹除電壓。

發(fā)明內(nèi)容
一方面，本發(fā)明提供具有電性可抹除可程序化只讀存儲器的半導(dǎo)體裝置，包含一個非接觸式電子抹除式可程序化只讀存儲器記憶晶胞的陣列，該記憶晶胞位于直行與橫列，并位于絕緣層上覆硅的晶圓，每一電子抹除式只讀存儲器記憶晶胞包含一個汲極區(qū)，一個源極區(qū)，一個閘極區(qū)，及一個本體區(qū)；多個閘極線，每個閘極線連接電子可抹除可程序化只讀存儲器記憶晶胞的一列的閘極區(qū)；多個源極線，每個源極線連接電子可抹除可程序化只讀存儲器記憶晶胞的一行的本體區(qū)與源極區(qū)；及多個汲極線，每個汲極線連接電子可抹除可程序化只讀存儲器記憶晶胞的一行的汲極區(qū)；其中電子可抹除可程序化只讀存儲器記憶晶胞的一行的汲極區(qū)與源極區(qū)絕緣于相鄰接行的電子可抹除可程序化只讀存儲器記憶晶胞的汲極區(qū)與源極區(qū)。
另一方面，本發(fā)明提供一種于半導(dǎo)體裝置中，更正電子可抹除可程序化只讀存儲器記憶晶胞的超出范圍門坎電壓的方法，包含為該電子可抹除可程序化只讀存儲器記憶晶胞的每一個記憶態(tài)的門坎電壓，指定一個容忍范圍；于該電子可抹除可程序化只讀存儲器記憶晶胞，偵測至少一個超出范圍門坎電壓；及若該偵測到的超出范圍門坎電壓逾越該指定的容忍范圍，則施加一個正電壓脈波至該閘極區(qū)。
本發(fā)明提供適用于高密度小尺寸閃存的絕緣層上覆硅上的NOR型非接觸式閃存。于本發(fā)明，“非接觸式”的術(shù)語意指單位晶胞內(nèi)的電子可抹除可程序化只讀存儲器記憶晶胞并無外露的電子接觸于源極或汲極區(qū)?；パa金氧半裝置的實體尺寸，將在未來硅工藝持續(xù)地減少其尺寸。絕緣層上覆硅的裝置，相對于塊狀硅裝置，已展現(xiàn)優(yōu)越的尺寸化能力。例如，汲極引發(fā)能帶降低效應(yīng)(drain-induced barrier lowering，DIBL)與短通道效應(yīng)均于絕緣層上覆硅的裝置降低。若是在絕緣層上覆硅上的晶圓制造電路，則電路效能可增進30％或是功率消耗可減少60％。若裝置在絕緣層上覆硅上的晶圓制造，則可減輕塊狀硅材的互補金氧半裝置的許多難題。薄-本體的絕緣層上覆硅將成為未來工藝/裝置，在塊狀的互補金氧半尺寸化限制范圍外的一項選擇。閃存記憶晶胞的裝置尺寸，必須與邏輯互補金氧半裝置的尺寸下降的速率一樣。因此，未來在絕緣層上覆硅上實做閃存產(chǎn)品，是很自然的事。
本發(fā)明的機制，是利用記憶晶胞信道區(qū)的富勒-諾得漢穿隧效應(yīng)，完成程序化與抹除。此種程序化與抹除操作有以下優(yōu)點信道富勒-諾得漢程序化與信道富勒-諾得漢抹除耗用極少電流，每個記憶晶胞在10皮埃級。由經(jīng)濟區(qū)域的芯片上的充電泵，可同時程序化與抹除大量的閃存記憶晶胞。相較于其它程序化與抹除機制，此種方式的充電泵區(qū)域可做得非常小。因為電源供應(yīng)電壓會持續(xù)地隨尺寸變小而降低，所以未來小尺寸工藝偏好低程序化與抹除電流。
利用信道富勒-諾得漢穿隧程序化與信道富勒-諾得漢穿隧抹除的記憶晶胞，因為被捕捉的載子，其電性被不同電場中和，所以顯示最小惡化的耐久特性(endurance characteristics)。其持久度(data retention)時間，比傳統(tǒng)的可抹除可程序只讀存儲器隧道氧化物型閃存的記憶晶胞，長一個數(shù)量級。該傳統(tǒng)的可抹除可程序只讀存儲器隧道氧化物型閃存是以信道熱電子注入，進行程序化，及以富勒-諾得漢穿隧進行抹除。因為由雙極性富勒-諾得漢穿隧，使得閘極氧化層漏電流降低，因此改善持久度。
記憶晶胞晶體管具有對稱的源極/汲極接面。于通道區(qū)，由隧道氧化物，進行載子的注入與抽取。近源極或汲極接面邊緣，不做載子的注入，亦不為載子的抽取。記憶晶胞因此可為一對稱裝置。對稱裝置結(jié)構(gòu)有助于簡化制程并降低生產(chǎn)成本。
本發(fā)明降低源極/汲極接面所需的高崩潰電壓。對本發(fā)明之外的大多數(shù)閃存言，在程序化或抹除操作時，至少須有源極/汲極接面其中一個維持高崩潰電壓(例如7伏特)。但是此種高崩潰電壓，對將來技藝的閃存記憶晶胞的實體尺寸縮小，加入重大的條件限制。就本發(fā)明言，因為獨特的程序化/抹除操作與絕緣層上覆硅上的記憶晶胞的結(jié)構(gòu)，在程序化與抹除操作時，源極-至-本體與汲極-至-本體的電壓為零。源極/汲極接面，不須維持比讀取狀態(tài)時的電壓高的條件。本發(fā)明記憶晶胞的源極/汲極接面，因此可為具陡接攙雜分布的對稱低電壓接面。是以，可用與低電壓邏輯晶體管源極/汲極接面相同制程，制造源極/汲極接面。
本發(fā)明提供一種供未來高密度閃存應(yīng)用的可尺寸化的閃存記憶晶胞結(jié)構(gòu)。本發(fā)明的記憶晶胞尺寸約8F2(x-pitch is約4F且y-pitch約2F)，其中F為技術(shù)節(jié)點的特征尺寸。記憶晶胞尺寸約典型ETOX閃存記憶晶胞的記憶晶胞尺寸的三分之二。ETOX是現(xiàn)今最流行的NOR-型閃存。ETOX一般認定為NOR-型閃存的工業(yè)標準。文獻中其它具有更小記憶晶胞尺寸的NOR-型閃存例如DualString NOR(DuSNOR)閃存，其晶胞尺寸為6.4F2(“A Novel Dual String NORMemory Cell Technology Scalable to the 256 Mbit and 1 Gbit Flash Memories”，IEDM Tech.Digest，pp.263-266 1995)及非對稱非接觸式晶體管(AsymmetricalContactless Transistor，ACT)閃存，其晶胞尺寸為4.3F2(“A New Cell Structurefor Sub-quarter Micron High Density Flash Memory”，IEDM Tech.Digest，pp.267-270，1995)。以上三種閃存記憶晶胞(ETOX，DuSNOR，and ACT)利用通道熱電子程序化或是富勒-諾得漢穿隧的二者之一。在汲極邊緣，以程序化記憶晶胞。所有的記憶晶胞均要求汲極接面維持高崩潰電壓。因為對于源極與汲極接面有不同的要求，所以某些閃存具有非對稱的記憶晶胞結(jié)構(gòu)。例如，富勒-諾得漢邊緣程序化，汲極接面要求與浮動閘極須有足夠重迭。本發(fā)明的記憶晶胞晶體管，具有對稱的源極/汲極接面。在富勒-諾得漢穿隧程序化與富勒-諾得漢穿隧抹除操作時，源極/汲極-至-本體的電壓總為零。源極/汲極接面不須維持高電壓。源極/汲極接面可為具陡接攙雜分布的低電壓接面。因為對稱性晶胞結(jié)構(gòu)與低電壓源極/汲極接面，所以本發(fā)明可較其它NOR-型的閃存有更佳的尺寸化能力。
本發(fā)明提供高速多層晶胞(multi-level cell，MLC)程序化方法，能同時執(zhí)行多值數(shù)據(jù)進入多個記憶晶胞的程序化操作。儲存能力需求的成長，驅(qū)動多位儲存高密度閃存的發(fā)展。由每一個記憶晶胞數(shù)據(jù)多位的貯存致能及因硅耗用面積的減少而降低成本，多層晶胞技術(shù)能增加儲存能力。因為多值數(shù)據(jù)可于同一列被平行程序化，所以，此種高速程序化方法稱為平行多層晶胞程序化(parallel MLC programming)。于本發(fā)明，記憶晶胞Vt可被程序化為高值或低值。當記憶晶胞Vt被程序化為高值時，由同時施加不同指定電壓至汲極線或源極線，該電壓是依輸入多值數(shù)據(jù)至汲極線或源極線而定，而字組線電壓固定，可實作平行多層晶胞程序化。因為當字組線是正偏壓時，會形成通道區(qū)，所以可從汲極線或源極線供應(yīng)通道電位。當記憶晶胞Vt被程序化為低值時，由同時施加不同指定電壓至本體線(或是，若源極線連接至本體線，則為源極線)，該電壓是依輸入多值數(shù)據(jù)\而定，而字組線電壓固定，可實作平行多層晶胞程序化。因為當字組線負偏壓時，半導(dǎo)體表面在累積區(qū)(accumulation region)，所以表面電位從本體線取得供應(yīng)。平行多層晶胞程序化方法，因此能減少程序化時間并降低閘極干擾。
本發(fā)明提供位-至-位(bit-to-bit)Vt更正方法，由將超出范圍Vt電壓帶回至正確Vt電壓范圍內(nèi)，緊縮Vt電壓的分布。當進行后續(xù)程序化，抹除及讀取時，閃存記憶晶胞的Vt分布會逐漸變寬。于程序化/抹除/讀取干擾機制的充電增益與充電損失變動，隧道氧化物捕捉的電荷，及數(shù)據(jù)維持的議題，可以造成Vt的變動。此種Vt變動的現(xiàn)象，明顯地限制非揮發(fā)性半導(dǎo)體存儲器的程序化/抹除的耐久周期。本發(fā)明的記憶晶胞的結(jié)構(gòu)與陣列架構(gòu)，允許記憶晶胞以逐位的基礎(chǔ)，向上調(diào)整及向下調(diào)整Vt。本發(fā)明提供富彈性的Vt微調(diào)策略以緊縮Vt的分布。Vt的修正操作以感測操作為起始，以判別已超出Vt范圍的記憶晶胞。如果認出高-Vt的記憶晶胞，則會施加程序化脈波(ProgDn)至高-Vt的記憶晶胞，以便向下調(diào)整其Vt值。對于MLC記憶晶胞言，當字組線電壓固定時，可以同時施加不同的電壓至高Vt記憶晶的本體線。如果認出低-Vt的記憶晶胞，會施加程序化脈波(ProgUp)至低-Vt的記憶晶胞，以便向上調(diào)整其Vt值。對于MLC記憶晶胞言，當字組線電壓固定時，可以同時施加不同的電壓至低Vt記憶晶胞的汲極(或源極)線。本發(fā)明的逐位Vt修正操作具有以下優(yōu)點。首先，已在正確的(Vtmin，Vtmax)Vt范圍內(nèi)的記憶晶胞，不會受Vt修正操作所影響。第二，超出范圍的Vt，可向上或向下修正以將其帶回至正確的Vt范圍。第三，所有多階的Vt修正，可同時進行。本發(fā)明逐位的Vt修正方法，能延長閃存的程序化/抹除的耐久周期。
本發(fā)明提供適用于絕緣層上覆硅上的NOR型非接觸式閃存陣列的制程。本發(fā)明絕緣層上覆硅上的記憶晶胞，相對于傳統(tǒng)在塊材硅上建構(gòu)的記憶晶胞，有數(shù)項優(yōu)點。第一，本發(fā)明的記憶晶胞晶體管，具有對稱的源極與汲極接面。想做出二倍擴散的源極或汲極接面，不需額外的光罩步驟。第二，記憶晶胞晶體管的源極/汲極接面，是低電壓接面。于程序化及抹除操作時，不要求源極/汲極接面維持高電壓。于程序化及抹除操作時，源極/汲極接面電壓是零。第三，絕緣層上覆硅上的晶體管的裝置絕緣，其由淺溝絕緣層(shallow trenchisolation，STI)與底部氧化層提供。裝置絕緣時一般塊狀硅于閃存，常用的高電壓p-井與深n-井，在絕緣層上覆硅均不復(fù)存在。這能節(jié)省約三個光罩步驟。事實上，在絕緣層上覆硅的閃存制程比大多數(shù)的塊狀閃存制程簡單。本發(fā)明就NOR型非接觸式閃存陣列，提出絕緣層上覆硅的閃存制程。在制造存儲器記憶晶胞裝置時，只要兩個光罩步驟。第一個光罩步驟是定義poly-1的閘極結(jié)構(gòu)，其沿行方向延伸，并利用poly-1層為罩幕。第一個光罩步驟是定義字組線，其沿列方向延伸，并利用poly-2WL為罩幕。此種示范的存儲器記憶晶胞制程，是自我對齊制程的四倍。原因是(1)n+源極/汲極區(qū)自我對齊poly-1閘極結(jié)構(gòu)，(2)相鄰接行間的STI場氧化層，自我對齊poly-1閘極結(jié)構(gòu)，(3)浮動閘極翼墻(旨在增加耦合率)自我對齊poly-1閘極結(jié)構(gòu)，及(4)浮動閘極翼墻我對齊字組線。自我對齊制程以減少光罩步驟，與縮減自微影制程而來的錯位(misalignment)，而降低成本。因此，自我對齊制程于制造高密度小尺寸的閃存更有利。


圖1是現(xiàn)有技術(shù)閃存記憶晶胞的結(jié)構(gòu)組態(tài)的橫截面。
圖2是圖1的現(xiàn)有技術(shù)閃存陣列的電路圖。
圖3a是顯示圖1的現(xiàn)有技術(shù)閃存記憶晶胞的程序化操作的橫截面。
圖3b是圖1的現(xiàn)有技術(shù)閃存記憶晶胞的抹除操作的橫截面。
圖4是圖2的現(xiàn)有技術(shù)閃存陣列的存儲器陣列部的布局平面圖。
圖5a是自圖44A-4A’線取得的橫截面。
圖5b是自圖44B-4B’線取得的橫截面。
圖6是本發(fā)明閃存記憶晶胞的結(jié)構(gòu)組態(tài)的橫截面。
圖7是本發(fā)明存儲器陣列部的電路圖。
圖8a是本發(fā)明于程序化態(tài)及抹除態(tài)的存儲器記憶晶胞的門坎電壓分布的一實施例的示意圖。
圖8b是本發(fā)明在程序化態(tài)及抹除態(tài)的存儲器記憶晶胞的門坎電壓分布的另一實施例的示意圖。
圖9是本發(fā)明的存儲器陣列的電路圖；其中，于每一行，該本體線連接于該源極線。
圖10a是本發(fā)明的多層存儲器記憶晶胞的門坎電壓分布的一實施例的示意圖。
圖10b是本發(fā)明的多層存儲器記憶晶胞的門坎電壓分布的另一實施例的示意圖。
圖11a是本發(fā)明同時施加不同指定電壓至汲極線的平行多層晶胞程序化操作的實施例電路圖。
圖11b是本發(fā)明平行多層晶胞程序化操作的另一實施例電路圖；其中，不同指定電壓同時施加壓源極線(等于本體線)。
圖12是多層存儲器記憶晶胞擴展門坎電壓分布的示意圖。
圖13是本發(fā)明位-至-位的Vt修正操作的流程圖；其中，ProgUp與ProgDn操作系定義于表2至表5。
圖14是本發(fā)明的一實施例絕緣層上覆硅上的NOR型非接觸式閃存。
圖15是本發(fā)明的另一實施例絕緣層上覆硅上的NOR型非接觸式閃存。
圖16是本發(fā)明的一實施例存儲器陣列部的布局平面圖。
圖17a-i是本發(fā)明閃存裝置的制程不同步驟的存儲器記憶晶胞的橫截面圖。
圖18是制造圖17a-i的存儲器記憶晶胞的處理步驟圖。
圖19是本發(fā)明絕緣層上覆硅上的高電壓n-型與p-型金氧半晶體管的平面圖。
圖20是沿圖19的19A-19A’線取得的高電壓n-型與p-型金氧半晶體管的裝置結(jié)構(gòu)的橫截面。
圖中10硅基板11氧化層12穿隧氧化層薄膜121記憶晶胞122記憶晶胞123記憶晶胞124記憶晶胞
125記憶晶胞126記憶晶胞127記憶晶胞13浮動閘極131步驟132步驟133步驟134步驟14絕緣薄膜1401-1406本地汲極線1407-1412本地源極線1413-1418本地本體線1501-1508本地汲極線1509-1516本地源極線1517-1524本地本體線160場氧化區(qū)/淺溝槽絕緣/場氧化層161第一多晶硅層162源極區(qū)163汲極區(qū)/汲極線164場氧化層165poly-2層/字組線層/字組線166浮動閘極167短路接觸168接觸169單元記憶晶胞1701硅基板1702氧化層1703單晶硅層
1704場氧化層/閘極氧化層1705第一多晶硅層1706氧化緩沖層1707氮化層薄膜/氮化物層/氮化層1708閘極結(jié)構(gòu)1709硅區(qū)域1710源極/汲極區(qū)1711側(cè)邊(side walls)/間隙壁/邊襯(sidewall spacer)1712絕緣n+區(qū)1713絕緣n+區(qū)1714二氧化硅層/氧化層/薄膜1715硼磷硅玻璃層1716氧化層薄膜1717硼磷硅玻璃層1718淺溝槽絕緣1719側(cè)壁/邊襯/翼墻1720二氧化硅-氮化硅-二氣化硅層/二氧化硅-氮化硅-二氣化硅薄膜/層1721第二多晶硅層1801步驟1802步驟1803步驟1804步驟1805步驟1806步驟1807步驟1808步驟1809步驟1810步驟
1811步驟1812步驟1813步驟1814步驟1815步驟1816步驟1817步驟1818步驟1819步驟190主動區(qū)191閘極192閘極193離子布植區(qū)194離子布植區(qū)195離子布植區(qū)196離子布植區(qū)197接觸198接觸200閘極氧化層201基板202氧化層203區(qū)204區(qū)205區(qū)206區(qū)207閘極208閘極40場氧化層
41第一多晶硅層42源極/汲極區(qū)43第二多晶硅層44接觸45本體接觸46浮動閘極50硅基板51氧化層52隧道氧化層53第一多晶硅層54第一硼磷硅玻璃層55二氧化氮層56第二多晶硅層57第二硼磷硅玻璃層58金屬線60硅基板61氧化層62穿隧氧化層薄膜63浮動閘極64絕緣薄膜/場氧化層65控制閘極66場氧化層720二氧化硅-氮化硅-二氣化硅層MC0記憶晶胞MC1記憶晶胞MC2記憶晶胞MC3記憶晶胞MC4記憶晶胞
MC5記憶晶胞MC6記憶晶胞MC7記憶晶胞T1-T6晶體管T7-T12晶體管具體實施方式
請詳參本發(fā)明的實施例與所附圖式。本發(fā)明以較佳實施例解說，然并不意指本發(fā)明僅限于該些個實施例實施。反而是，本發(fā)明意指涵括，由本發(fā)明權(quán)利要求范圍與精神所界定的不同的選擇，修改與等效物等均屬之。再者，本發(fā)明以下詳細敘述，為使讀者充份體會本發(fā)明的精神。然而，熟習(xí)本發(fā)明技藝之人士，無須指明細節(jié)，即可得知本發(fā)明的實施方式。不影響本發(fā)明的必要揭露部份下的其它實施例，于眾所皆知的方法，程序，組件與電路，不詳細說明。
圖6顯示本發(fā)明的閃存記憶晶胞。存儲器記憶晶胞于絕緣層上覆硅上晶圓制造，該晶圓由硅基板60，氧化層61及p-型摻雜的硅薄膜組成。每一個存儲器記憶晶胞晶體管為穿隧氧化層薄膜(tunnel oxide film)62，第一多晶硅(poly-1)浮動閘極63，多晶硅間的二氧化氮絕緣薄膜64，及第二多晶硅控制閘極65所組成。于第一多晶硅(poly-1)浮動閘極63罩幕圖案形成后，由砷離子布植p-型硅薄膜，形成n+源極/汲極。p-型摻雜的硅薄膜系存儲器記憶晶胞的本體。每一存儲器記憶晶胞結(jié)構(gòu)具有場氧化層(field oxide，F(xiàn)OX)66，提供相鄰存儲器記憶晶胞的絕緣。該場氧化層明顯地不同于美國專利第5,796,142號與第5,885,868號的閃存記憶晶胞結(jié)構(gòu)，因其相鄰存儲器記憶晶胞間的皆無場氧化層。雖本發(fā)明圖6的揭露是基于使用某種材質(zhì)的堆棧閘極結(jié)構(gòu)，但亦可得知本發(fā)明兼容于其它閘極結(jié)構(gòu)，例如，分裂閘極結(jié)構(gòu)。
根據(jù)本發(fā)明的實施例，源極線與汲極線為埋藏線，即，電子抹除式只讀存儲器是非接觸式。根據(jù)本發(fā)明的其它優(yōu)良實施例，電子抹除式只讀存儲器記憶晶胞的一行的源極區(qū)與汲極區(qū)，如圖6顯示，與該電子抹除式只讀存儲器記憶晶胞的相鄰行的源極區(qū)與汲極區(qū)絕緣，故使該電子抹除式只讀存儲器記憶晶胞的源極與汲極電壓為可尋址，從而完全獨立于該電子抹除式只讀存儲器的鄰接記憶晶胞的源極與汲極電壓。
在程序化與抹除二者的操作，存儲器記憶晶胞利用均勻的通道富勒-諾得漢穿隧。信道富勒-諾得漢穿隧程序化與信道富勒-諾得漢穿隧抹除，耗用非常少的電流，每個記憶晶胞10皮安培(pA)級。因此，大量的閃存記憶晶胞可由經(jīng)濟區(qū)域的芯片上的充電泵，程序化與抹除，或者，該充電泵區(qū)域相較于其它程序化與抹除機制，可相當?shù)匦?。利用信道程序化與信道抹除之該存儲器記憶晶胞，也于耐久特性顯示最小惡化，原因捕捉的載子被不同電場所中和。數(shù)據(jù)維持時間比傳統(tǒng)ETOX存儲器記憶晶胞的數(shù)據(jù)維持時間，長一倍的數(shù)量級。傳統(tǒng)ETOX存儲器記憶晶胞以信道熱電子注入程序化，并以富勒-諾得漢穿隧抹除。資料維持能力的改善，是因為閘極氧化層漏電流，受雙極富勒-諾得漢穿隧壓力影響而減少。(“A Reliable Bi-polarity Write/EraseTechnology in Flash EEPROMs”，IEDM Tech.Digest，pp.111-114，1990).
因為存儲器記憶晶胞在程序化或抹除時，不依賴源極/汲極邊緣效應(yīng)，所以該源極/汲極接面可對稱。對稱裝置結(jié)構(gòu)有助于簡化制造流程并降低制造成本。
大多數(shù)的其它NOR-型閃存裝置，在程序化或抹除時，利用邊緣效應(yīng)，例如 汲極-邊信道熱電子(drain-side channel hot-electron，CHE)程序化，源極-邊富勒-諾得漢抹除，及汲極-邊富勒-諾得漢程序化。信道熱電子程序化每存儲器記憶晶胞，會耗用超過300微安培(μA)的電流。因此，一次只有一些位能被經(jīng)濟區(qū)域的芯片上的充電泵程序化。邊緣富勒-諾得漢穿隧每存儲器記憶晶胞，會耗用10奈安培(nA)的電流。邊緣富勒-諾得漢穿隧電流，大部分由流至基板的能帶-至-能帶穿隧(band-to-band tunneling，BBT)電流組成。所有利用邊緣程序化或邊緣抹除操作的存儲器記憶晶胞，要求源極/汲極接面制程最佳化，以強化程序化或抹除的效率。此種最佳化一般導(dǎo)致非對稱的源極/汲極接面，其造成制程更加復(fù)雜。
圖7是本發(fā)明存儲器陣列部的電路圖。EEPROM存儲器記憶晶胞分布于陣列的行與列中，且建造于絕緣層上覆硅上的晶圓。每一個EEPROM存儲器記憶晶胞包含 汲極區(qū)，源極區(qū)，閘極區(qū)及本體區(qū)。存儲器記憶晶胞排列于絕緣層上覆硅上的NOR-型額非接觸式的閃存陣列。陣列架構(gòu)唯一的原因是存儲器記憶晶胞的所有四個端點(汲極，源極，閘極及本體)皆可由外部通過源極線(source line，SL)，汲極線(drain line，DL)，字組線(word line，WL)及本體線(body line，BL)存取。本發(fā)明字組線，電性連接于EEPROM存儲器記憶晶胞列的多個閘極區(qū)。本發(fā)明字組線也可指閘極線。本體線的方向，意指行方向。字組線的方向，意指列方向。須知行列的定義單純?yōu)楸阌谟懻?。本體線或字組線之任一，均可定義行方向，反之亦然。
圖7的存儲器陣列明顯不同于美國專利第5,796,142號與第5,885,868號所揭露，因為兩相鄰行不共享其間的源極/汲極線。本發(fā)明每一行均有其汲極線源極線(source line，SL)，及本體線。它們均不共同相鄰行。
本發(fā)明的唯一陣列結(jié)構(gòu)，對存儲器記憶晶胞，提供不同的程序化與抹除操作。依照門坎電壓(Vt)改變方向，程序化與抹除操作一般可分兩種(1)程序化至高/抹除至低，及(2)程序化至低/抹除至高。圖8a與圖8b顯示存儲器記憶晶胞的程序化與抹除狀態(tài)中的門坎電壓分布。存儲器記憶晶胞可被程序化至高Vt狀態(tài)并抹除至低Vt狀態(tài)，如圖8a所示。存儲器記憶晶胞可被程序化至低Vt狀態(tài)并抹除至高Vt狀態(tài)，如圖8b的顯示。本發(fā)明的程序化與抹除操作，利用富勒-諾得漢穿隧效應(yīng)。
第二型(程序化至低/抹除至高)比第一型(程序化至高/抹除至低)更有利，因為第二型沒有過度抹除的議題。抹除是閃存的集體區(qū)塊操作。抹除Vt分布易較程序化Vt分布為廣。若一位過度抹除(Vt＜0V)，整個行會變得易于漏電。第二型的存儲器記憶晶胞抹除至高Vt態(tài)。高Vt記憶晶胞在讀取模式斷開(off)，因此沒有過度抹除的議題。當程序化Vt太低時，第二型可能有過度抹除的議題。因此程序化較抹除的尺寸更小，程序化Vt分布會較抹除Vt分布為緊密。第一型過度抹除的議題，一般較第二型過度抹除的議題更重要。
表2為第一型(程序化至高/抹除至低)典型偏壓狀況。其包含兩程序化狀況，兩抹除狀況，及一個讀取狀況。程序化一個記憶晶胞的更高Vt，施加正高電壓(如于ProgUp1的8V與于ProgUp2的16V)于字組線(WL)，且施加相當負的高電壓(如于ProgUp1的-8V與于ProgUp2的0V)于汲極線(DL)。因為字組線正偏壓，所以半導(dǎo)體表面感應(yīng)反轉(zhuǎn)層。通道區(qū)連接源極與汲極，所以通道電位與源極/汲極電位相同。因反轉(zhuǎn)層的電荷屏敝本體偏壓，故其不受浮動閘極干擾。本體偏壓于記憶晶胞的程序化并無效果。源極線或汲極線可供應(yīng)通道電位，而另一個可為浮動式。表2的實施例，自汲極線可供應(yīng)信道電壓，且源極線為浮動式。浮動源極由通道，對汲極電位充電。
表2

對于選擇字組在線的記憶晶胞，若不要被程序化，只要施加程序-抑制電壓Vinh(如ProgUp1的0V，及于ProgUp2的8V)至汲極線(或源極線)。相較于需16V程序化記憶晶胞，對于程序-抑制記憶晶胞言，控制閘極-至-信道電壓為8V。通道區(qū)與浮動閘極間的電場放松了。對通道富勒-諾得漢穿隧言，經(jīng)驗法則說，控制閘極-至-通道偏壓改變1伏特，導(dǎo)致程序化或抹除速度改變一個數(shù)量級。程序-抑制記憶晶胞的程序化速度，較將被程序化的記憶晶胞的程序化速度慢上8個數(shù)量級。因此，程序-抑制記憶晶胞，在程序化階段不被程序化，通常就在10毫秒(mili-seconds，ms)內(nèi)完成。
在程序化操作時，程序化脈波跟著所謂的程序化驗證額感測操作。若記憶晶胞Vt高于事先決定的目標值，則記憶晶胞通過程序化驗證，且此記憶晶胞將被認定為已經(jīng)被程序化過的。于下個程序化脈波，會施加程序-抑制電壓至汲極線，以減少在程序化記憶晶胞的電子壓力。程序化脈波會持續(xù)施加至選擇字組線(WL)與汲極線(DL)，直到所有的要被程序化的存儲器記憶晶胞，都通過程序化驗證。通常的作法是，在字組線(WL)與/或汲極線(DL)的波形脈波寬度與/或脈波高度，隨程序化脈波數(shù)目增加，而逐步增加。
為抹除記憶晶胞至較低Vt，施加負高電壓(如于EraseDn1的-8V及于EraseDn2的-16V)至字組線(WL)，且施加相當正的高電壓(如于EraseDn1的8V與EraseDn2的0V)至本體線(BL)。由于負的控制閘極電壓，所以半導(dǎo)體表面位于累積區(qū)。表面電位由本體偏壓決定。源極/汲極偏壓與本體偏壓相同(如EraseDn2的狀況)，或者均可為浮動(如EraseDn1的狀況)。當源極與汲極浮動，因為順向偏壓的源極/汲極p-n接面，它們充電至接近本體偏壓的電位。
第二型的典型偏壓狀況，顯示于表3的程序化至低/抹除至高，其包含兩種程序化狀況，兩種程序化抹除狀況，及一種讀取狀況。為程序化記憶晶胞至較低Vt，要施加負高電壓(如于ProgDn1的-8 V與于ProgDn2的-16V)至字組線(WL)，及施加相當正的高電壓(如于ProgUp1的8V與于ProgUp2的0V)于本體線(BL)。因為負控制閘極電壓，所以半導(dǎo)體表面位于累積區(qū)。表面電位與本體偏壓相同。源極/汲極電壓不影響記憶晶胞的程序化，所以汲極可浮動。因為順向偏壓的源極/汲極p-n接面，所以浮動源極/汲極會充電至接近本體偏壓的電位。
表3

對于選擇字組在線不要程序化的記憶晶胞而言，施加程序-抑制電壓Vinh(如于ProgDn1的0V與于ProgDn2的-8V)于本體線。對于程序-抑制記憶晶胞而言，控制閘極-至-本體的電壓僅8V，相較下，程序化記憶晶胞需16V。程序-抑制記憶晶胞的程序化速度，較程序化記憶晶胞慢約8個數(shù)量級。因此，不會程序化程序-抑制記憶晶胞。
在程序化操作，若記憶晶胞Vt低于某事先決定的目標值時，該記憶晶胞會通過程序化驗證，且該記憶晶胞被認為是經(jīng)程序化過的。下個程序化脈波，會施加程序-抑制電壓至本體線，以降低程序化過的記憶晶胞的電性壓力。程序化脈波會持續(xù)施加至選擇的字組線(WL)與本體線(BL)，直到所有要程序化的記憶晶胞，通過程序化驗證為止。通常做法是字組線(WL)與/或本體線(BL)的脈波高度與/或脈波寬度，會隨程序化脈波數(shù)目增加而逐漸增加。
為抹去記憶晶胞至較高Vt，施加正高電壓(如于EraseUp1的8V與于EraseUp2的16V)至字組線，且施加相當負的高電壓(如于EraseUp1的-8V與于EraseUp2的0V)于汲極線(DL)。在半導(dǎo)體表面，正字組線電壓會感應(yīng)得到反轉(zhuǎn)層。信道區(qū)連接源極與汲極，所以通道電位與源極與汲極的電位相同。本體偏壓不影響記憶晶胞的程序化，所以本體系浮動。表3所示的源極線或汲極線是二者之一浮動。浮動源極經(jīng)由連接源極與汲極的通道，對汲極的電位充電。
在程序化階段，如表2與表3所示，未被選擇字組線(包含于未被選擇區(qū)塊中的字組線)為0V。若源極線(SL)，汲極線(DL)或本體線(BL)不為0V，選擇區(qū)塊中的未被選擇字組線額存儲器記憶晶胞可能會經(jīng)歷程序化擾動。若區(qū)塊有256條字組線，未被選擇額記憶晶胞，可能會經(jīng)歷255(＝256-1)次的程序化擾動。根據(jù)表2與表3，未被選擇額記憶晶胞，最大額控制閘極-至-通道(或控制閘極-至-本體)電壓為8V。程序化擾動較程序化過程晶胞可能會經(jīng)歷程序化擾動。若區(qū)塊有256條字組線，未被選擇的記憶晶胞，要慢上8個數(shù)量級。相較于108，255的數(shù)可忽略，因此程序化擾動不是我們關(guān)心的重點。
根據(jù)本發(fā)明，程序化與抹除操作二者均利用均勻通道富勒-諾得漢穿隧效應(yīng)，其幾乎不消耗電流，每記憶晶胞10皮安培(pA)。大量的快閃記憶晶胞，可同時被經(jīng)濟區(qū)域額芯片上充電泵程序化與抹除。其所用額充電泵，較信道熱電子(CHE)程序化，及邊緣富勒-諾得漢抹除的充電泵小得多。較小的充電泵節(jié)省硅面積并降低成本。雖然通道熱電子程序化，較富勒-諾得漢程序化快上3個數(shù)量級，典型是信道熱電子5μs對上富勒-諾得漢5ms。通道熱電子程序化耗大得多之電流，因為程序化效率非常差，典型值是每記憶晶胞300μA。只有小部份從信道電流來的電子，得到足夠能量跨越氧化層/硅電位障礙，并注入浮動閘極。因消耗大電流，所以僅有少量的位，典型值是8位(＝1字節(jié))，可一次被經(jīng)濟區(qū)域的芯片上的充電泵所程序化。另一方面，程序化信道的存儲器尺寸，從一位至一字組線，而字組線可由數(shù)千個字節(jié)成。雖然信道程序化的程序化速度，較信道熱電子程序化為慢，但是該程序化的尺寸，遠大于通道熱電子程序化的尺寸。信道抹除的存儲器尺寸，從一個字組線，數(shù)字組，一區(qū)塊至整個芯片。程序化與抹除的尺寸，基本上由陣列組態(tài)與應(yīng)用決定，且不受限于程序化與抹除的電流。
本發(fā)明在程序化/抹除/讀取的操作，源極/汲極-至-本體額接面，并無高電壓。源極/汲極接面不需維持高崩潰電壓。源極/汲極接面可為低電壓接面，并且可使用與制造低電壓邏輯晶體管的源極/汲極接面，相同的制程。源極/汲極接面可為對稱性。對稱性的裝置結(jié)構(gòu)，明顯有助于簡化制程并降低制造成本。大多數(shù)靠邊緣效應(yīng)，行程序化和/或抹除的閃存記憶晶胞，具有非對稱性的源極/汲極接面。就此獨一無二的特征，本發(fā)明明顯不同于大多數(shù)其它閃存。
未來工藝會使閃存記憶晶胞的實體尺寸持續(xù)向下減少。邏輯裝置與存儲器記憶晶胞額源極/汲極接面深度，必須隨尺寸變小而減小，以抑制短通道效應(yīng)。淺接面額接面崩潰電壓會減少。電源供應(yīng)電壓Vdd，亦以同信道長度縮減的速率而縮減，以維持通道中與門極氧化層中的定電場。因為電源供應(yīng)電壓也減少，所以接面崩潰電壓的減少，不會是邏輯裝置的問題。過去十年，閃存記憶晶胞的隧道氧化層厚度已從110降至80。基于數(shù)據(jù)維持的考慮，隧道氧化層厚度尺寸下降速度遠慢于邏輯裝置。程序化/抹除高電壓隨隧道氧化層尺寸下降速度而緩慢下降。本發(fā)明外的其它閃存，源極/汲極接面的至少要維持高電壓，如7V。高接面崩潰電壓的要求，限制未來高密度閃存記憶晶胞的尺寸減小。
傳統(tǒng)堆棧-閘極閃存記憶晶胞，電荷存在于poly-1浮動閘極。于單一節(jié)點的儲存電荷特別易于失敗，原因是隧道氧化物的顏色異?？赡軙a(chǎn)生放電路徑，并造成數(shù)據(jù)維持問題。
一種方式改善是，利用氮化硅捕捉區(qū)域電荷的(如亞硝酸硅半導(dǎo)體(多晶硅-氧化物-氮化物-氧化物-硅)閃存裝置。另一種方式改善是，利用分布的電荷貯存，例如大密度的離散硅，鍺，或金屬納米晶體充電貯存位置。相較于傳統(tǒng)堆棧閘極閃存裝置，捕捉區(qū)域電荷與納米晶體裝置提供數(shù)項優(yōu)點，例如較薄的隧道氧化層，較較低的程序化/抹除電壓，及較高的操作速度。本發(fā)明，充電儲存媒介可為多晶硅，區(qū)域電荷捕捉材質(zhì)(例如氮化硅)，或納米晶體。可將說明書的描述，用于具有多晶硅浮動閘極的傳統(tǒng)堆棧閘極閃存記憶晶胞，以及區(qū)域電荷捕捉，或納米晶體的閃存記憶晶胞。
本發(fā)明表2與表3的所有程序化/抹除/讀取操作，源極額電位與本體電位同。源極線與本體線因此綁在一起。圖9顯示于每行的兩端，本體線電性連接源極線。圖9的例子，區(qū)塊有32條字組線。由于n+源極區(qū)與p+井閥門(well tap)上形成的接合接觸，p-型本體可電性短路至n-型源極區(qū)。每行垂直的交互連接數(shù)(正交于水平字組線)因此可從三(源極線，汲極線，及本體線)降到二(源極線與汲極線)。因為源極線與本體線系電性連接，其可為源極線，或本體線。本實施例利于放松垂直的交互連接的要求，并簡化Y-選擇閘極電路。
當本體線連接至源極線時，會簡化存儲器記憶晶胞操作狀況。表4與表5分別是表2與表3的簡化版本。存儲器記憶晶胞操作利用富勒-諾得漢穿隧效應(yīng)，行均勻信道程序化與均勻信道抹除。存儲器記憶晶胞可程序化至高Vt態(tài)，并抹除至低Vt態(tài)，如表5所顯示。將記憶晶胞Vt向上移，施加正控制閘極電壓，則會在半導(dǎo)體表面形成一通道。通道電位可自源極線或汲極線供應(yīng)。如表4與表5的例子，通道電位可自源極線或汲極線供應(yīng)，如ProgUp1，ProgUp2，EraseUp1，及EraseUp2的操作。如表4與表5不要求源極與汲極接面的高崩潰電壓。源極與汲極接面可為低電壓的淺接面，可用與邏輯晶體管相同的制程來制造。此特點使本發(fā)明在未來工藝中，閃存能持續(xù)降低尺寸至小范圍。
表4

表5

NOR-型非接觸式閃存架構(gòu)類似美國專利第6,438,030號的圖9。其存儲器記憶晶胞在塊狀硅上制造，而非絕緣層上覆硅上。陣列的每一行位于隔離的p-井內(nèi)。同一行的其存儲器記憶晶胞共享該p-井，但不同行不共享。每行的p-井由0.35-0.65μm深的渠溝絕緣所分開。渠溝要比裝置絕緣的p-井深。該制程需提供兩種渠溝絕緣-淺渠溝絕緣用于低電壓邏輯裝置，深渠溝絕緣用于高電壓存儲器記憶晶胞。額外的深渠溝絕緣不可避免增加存儲器記憶晶胞尺寸與制程復(fù)雜度。因為接面崩潰電壓的要求，p-井不能太淺。根據(jù)其程序化/抹除條件，p-井到下方深n-井接面的接面崩潰電壓要大于8V。程序化/抹除操作是均勻信道程序化/抹除均勻通道，其耗用極小電流。程序化操作增加存儲器記憶晶胞Vt，并且抹除操作減少存儲器記憶晶胞Vt。建于塊狀硅上的存儲器陣列，有大面積的p-井到深n-井接面電容。每次程序化/抹除脈波，接面電容必須充電和放電。程序化/抹除電流位準因而增加。另方面，絕緣層上覆硅的裝置，具有小區(qū)域的源極/汲極-至-本體接面電容，而非p-井到深n-井接面電容?？偨Y(jié)，相較于本發(fā)明，美國專利第6,438,030號的塊狀硅的閃存存儲器記憶晶胞區(qū)域較大，制作程序更復(fù)雜，制作成本更高，接面電容更大，程序化/抹除電流位準更高，且較不能改變尺寸。
可攜式計算與電信市場的成長要求，驅(qū)動高密度閃存存儲器的發(fā)展。過去幾年，因制程進步與多層單元能力，使得儲存能力顯著增加。多層單元意指一個存儲器記憶晶胞具有儲存超過一個位的能力。多層單元(multi-levelcell，MLC)技術(shù)，由每個存儲器記憶晶胞儲存多位，降低硅面積消耗，因而降低成本。每個記憶晶胞二個位的多層單元，須于存儲器記憶晶胞內(nèi)正確儲存與判別四個不同門坎電壓的位準。當Vt位準數(shù)目增加時，兩相鄰Vt的位準的區(qū)間，也不可避免地會減少。
每個存儲器記憶晶胞能儲存兩個位的數(shù)據(jù)，并且能置于圖10a與圖10b的門坎電壓的狀態(tài)。本發(fā)明，抹除狀態(tài)可為低-Vt態(tài)或高-Vt。當抹除狀態(tài)為低-Vt態(tài)，圖10a說明介于儲存數(shù)據(jù)與門坎電壓，每記憶晶胞儲存兩個位的分布關(guān)系。圖10b說明，當抹除狀態(tài)為高-Vt態(tài)，介于儲存數(shù)據(jù)與門坎電壓，每記憶晶胞儲存兩個位的分布關(guān)系。假設(shè)“11”資料表示抹除狀態(tài)。三個程序化狀態(tài)包含“10”，“00”，及“01”。對兩相鄰Vt位準，僅一位不同。因此，由于程序化額擾動，電荷損失，或其它不良效應(yīng)所致，存儲器記憶晶胞的Vt位移至鄰近Vt態(tài)。
對CHE程序化，存儲器記憶晶胞Vt可受字組線電壓的精確控制。為以CHE程序化達成多層儲存，位線儲存電壓固定，且字組線電壓隨要儲存的多層數(shù)據(jù)而變。比起平行MLC程序化，循序的程序化操作有較長的程序化時間，與更高的程序化擾動。平行MLC程序化方法在美國專利第5,995,412號減少MLC程序化時間。該方法，字組線電壓固定，同時施加特定電壓于位線，以程序化多層數(shù)據(jù)于存儲器記憶晶胞。位線電壓由基于輸入多層數(shù)據(jù)于閂鎖電路的位線電壓產(chǎn)生電路提供。平行MLC程序化方法，適于位線電壓可精確控制程序化Vt的閃存。一例是NAND閃存，其使用富勒-諾得漢穿隧效應(yīng)程序化。字組線電壓與位線電壓的差異決定程序化Vt。若字組線電壓固定，則位線電壓有控制權(quán)。
本發(fā)明記憶晶胞的程序化是信道富勒-諾得漢穿隧效應(yīng)。記憶晶胞Vt程序化可至較高或較低值。當記憶晶胞Vt程序化至較高值，平行MLC程序化的實做可為同時施加不同的、基于輸入多層數(shù)據(jù)(multilevel data)的特定電壓至汲極線或源極線(如圖11a所示)。因為當字組線正偏壓時，形成信道區(qū)，信道電位可從汲極線或源極線取得供應(yīng)。對平行MLC程序化的美國專利第5,995,412號，僅位線，即汲極線是以供應(yīng)不同特定電壓，以將多層數(shù)據(jù)程序化至存儲器記憶晶胞。
當進行富勒-諾得漢穿隧時，程序化Vt依靠隧道氧化層的電性壓力。該壓力是由字組線電壓與信道的電壓差輪流決定。圖11a顯示平行MLC程序化的一例，其中程序化操作是表4的ProgUp2。于程序化操作是，存儲器記憶晶胞Vt移至較高值。四種存儲器記憶晶胞的起始與終止態(tài)顯示于下方的表6。
表6

進行平行MLC程序化之前，所有存儲器記憶晶胞要在抹除態(tài)，即“11”態(tài)，1V的Vt。存儲器記憶晶胞MC0之Vt維持“11”的儲存數(shù)據(jù)不變，即抹除態(tài)。存儲器記憶晶胞MC1即將以“10”的數(shù)據(jù)程序化，是第一程序化態(tài)。存儲器記憶晶胞MC2即將以“00”的數(shù)據(jù)程序化，是第二程序化態(tài)。存儲器記憶晶胞MC3即將以“01”的數(shù)據(jù)程序化，是第三程序化態(tài)。在程序化脈波，如圖11a的16V，字組線電壓固定。字組線電壓可隨程序化脈波數(shù)目增加，確保慢速位的程序化。汲極(或源極)線分別供應(yīng)8V，2V，1V，及0V給存儲器記憶晶胞MC0，MC1，MC2，及MC3?？刂崎l極-至-信道電壓為8V，14V，15V，及16V。分別給存儲器記憶晶胞MC0，MC1，MC2，及MC3。現(xiàn)今閃存技術(shù)的通道FN穿隧，經(jīng)驗法則是控制閘極-至-通道偏壓有1 V改變，會導(dǎo)致程序化Vt的1V改變。因此，存儲器記憶晶胞MC1，MC2，及MC3的程序化Vt，將會差開約1V。若儲存數(shù)據(jù)與輸入數(shù)據(jù)一致，程序-抑制電壓，如圖11a的8V，將施加于MC0的汲極線。美國專利第5,995,412號揭示對不要程序化的位的位線浮動。浮動節(jié)點耦合至某電壓，通常接地，即0V。來自現(xiàn)有技術(shù)的浮動位線觀念不適用本發(fā)明，因為程序-抑制電壓(program-inhibit voltage)不能為非0V。本發(fā)明圖11a的浮動位線不能抑制存儲器記憶晶胞的程序化。
圖11b顯示平行MLC程序化的另一例。程序化操作是表5的ProgDn1。四種存儲器記憶晶胞的起始與終止態(tài)顯示于下方的表7。
表7


進行MLC平行程序化前，所有記憶晶胞均位于抹除態(tài)，即“11”態(tài)，有4V的高Vt。記憶晶胞MC4Vt，維持“11”的儲存數(shù)據(jù)不變，為抹除態(tài)。記憶晶胞MC5以“10”的數(shù)據(jù)程序化，為第一程序化態(tài)。記憶晶胞MC6以“00”的數(shù)據(jù)程序化，其為第二程序化態(tài)。記憶晶胞MC7以“01”的數(shù)據(jù)程序化，其為第三程序化態(tài)。字組線電壓固定于程序化脈波，如圖11b的-8V。汲極線浮動。本體線，其以0V，6V，7V，與8V的電壓分別供應(yīng)記憶晶胞MC4，MC5，MC6，與MC7連接本體線。控制閘極-至-本體電壓8V，14V，15V，及16V，分別給記憶晶胞MC4，MC5，MC6，及MC7。經(jīng)驗法則說，記憶晶胞MC5，MC6，及MC7的程序化Vt大約分開1伏特。若儲存數(shù)據(jù)與輸入數(shù)據(jù)一致，則圖11a的s0V的程序-抑制電壓(program-inhibit voltage)，將施加于記憶晶胞MC4的本體線。
當存儲器記憶晶胞Vt程序化至較低值時，平行MLC程序化的實作，如圖11b所示，可同時施加基于輸入多層數(shù)據(jù)的不同電壓至本體線(或者，若源極線連至本體線時，則可源極線)。因為當字組線負偏壓時，半導(dǎo)體表面位于累積區(qū)，表面電位自本體線取得供應(yīng)。于美國專利第5,995,412號的平行MLC程序化，未包含本體線施加不同程序化電壓的情形。
以數(shù)據(jù)程序化多層閃存而言，如圖10a與圖10b所示，Vt分布緊密，且完全分開。然而，于后續(xù)程序化，抹除與讀取操作重復(fù)執(zhí)行下，如圖12所示，Vt分布逐漸變寬。Vt變動的原因是程序化，抹除與讀取擾動機制中的電荷增益與電荷損失，隧道氧化層捕捉額電荷，與資料維持議題。此現(xiàn)象亦發(fā)生于一般單層單元(Single Level Cells，SLC)，其每一個記憶晶胞存一位。然而，此現(xiàn)象于多層閃存更嚴重，閃存其中于個別Vt分布間的間距(intervals)更窄。
本發(fā)明，EEPROM存儲器記憶晶胞的存儲器狀態(tài)的程序化，可施加第一組一個或多個電壓于閘極線，并且，抹除，可施加第二組一個或多個電壓于閘極線。第一組電壓可高于或低于第二組電壓。第一組電壓可為正，第二組電壓可為負。反言之，第一組電壓可為負，第二組電壓可為正。
EEPROM存儲器記憶晶胞的程序化，由施加第一組二個或更多個電壓于閘極線，可至二個或多個存儲器狀態(tài)。同列EEPROM存儲器記憶晶胞，可程序化至二或多個存儲器狀態(tài)，由二個或更多個電壓于不同源極線，并加定電壓于連接該列EEPROM存儲器記憶晶胞的閘極線。類似地，同列EEPROM存儲器記憶晶胞，可程序化至二個或多個存儲器狀態(tài)，利用二個或更多個電壓于不同汲極線或本體線，并加定電壓于連接該列EEPROM存儲器記憶晶胞的閘極線。
圖12為Vt分布的一構(gòu)個例，其中抹除態(tài)是低-Vt態(tài)。因逆向電荷增益與電荷損失效應(yīng)，Vt分布已擴展。除了不要求Vtmax的“01”的最高Vt位準外，每一個Vt位準有上限Vtmax與下限Vtmin。存儲器記憶晶胞Vt要在范圍內(nèi)，即Vtmin＜Vt＜Vtmax，使得儲存數(shù)據(jù)于感測操作時，如程序化驗證，抹除驗證，及讀取，能正確判讀。每二相鄰Vt位準為一間距分開。一般言，間距中心是兩相鄰態(tài)的邊界線。邊界線標為Vtmid，1x，Vtmid，x0，與Vtmid，0x于圖12。存儲器記憶晶胞Vt不應(yīng)落入間距區(qū)(interval region)。然而，若存儲器記憶晶胞Vt不越過邊界線至相鄰態(tài)時，存儲器記憶晶胞為可修復(fù)。
位-至-位Vt的修正操作，亦為更新操作(refresh operation)，見于美國專利第6,226,198號，旨在緊縮Vt分布。更新操作以一弱抹除脈波，施加于字組線，以將所有于該字組在線的存儲器記憶晶胞的Vt往上移約0.2V。程序化操作接著施加于高于Vtmax的Vt記憶晶胞，以降低其Vt值。類似更新操作的執(zhí)行，重復(fù)于多層儲存的每一層。美國專利第6,226,198號的更新操作有三大缺點。第一，所有記憶晶胞Vt’s受弱抹除脈波影響，即使Vt’s已在(Vtmin，Vtmax)的分布范圍內(nèi)亦然。第二，記憶晶胞Vt僅可，以位-至-位程序化操作向下移動。第三，更新操作要重復(fù)于多層單元的每一層。
一般言，閃存，程序化操作進行是位-至-位，且抹除操作是以同時一區(qū)塊或整個陣列進行。抹除操作不適用位-至-位方式。程序化操作可將記憶晶胞Vt向上移(如CHE程序化)或向下移(如邊緣FN穿隧，但不可同時二者。本發(fā)明記憶晶胞結(jié)構(gòu)與陣列架構(gòu)，允許記憶晶胞Vt，以位-至-位方式，向上修或下修。本發(fā)明提供不同程序化操作(如表2至表5的ProgUp1，ProgUp2，ProgDn1，及ProgDn2)，其彈性Vt微調(diào)策略，能緊縮Vt分布。
本發(fā)明位-至-位Vt修正方法，能緊縮Vt分布。由將逾越范圍的Vt帶回(Vtmin，Vtmax)范圍。圖13顯示位-至-位Vt修正操作的流程圖。Vt修正操作的開始，是一連串的感測操作(步驟131)，判別逾越范圍的Vt。感測操作中，不同電壓，如Vtmin，11，Vtmax，11，Vtmid(10，11)，等，是循序施加至選擇的字組線。逾越范圍的Vt記憶晶胞，高于Vtmax或低于Vtmin的，都會被判別。高于Vtmax的Vt記憶晶胞標為121，122，與123于圖12，分別對應(yīng)“11”，“10”，與“00”的狀態(tài)。低于Vtmin的Vt記憶晶胞標為124，125，126，與127于圖12，分別對應(yīng)“11”，“10”，“00”，與“01”的狀態(tài)。若無逾越范圍的Vt記憶晶胞，Vt修正操作停止(步驟132)。若判別高Vt記憶晶胞，一個或多個程序化脈波(步驟133)，施加于高Vt記憶晶胞，以緊縮Vt分布。此處可用，表3與表5的程序化操作ProgDn1與ProgDn2。類似于平行MLC程序化，固定字組線電壓，同時施加不同電壓于高Vt記憶晶胞的本體線。所有的不同層的高Vt記憶晶胞，均同時修復(fù)。若判別低Vt記憶晶胞，一個或多個程序化脈波(步驟134)，施加于低Vt記憶晶胞，以修改Vt。此處可用，表2與表4的程序化操作ProgUp1與ProgUp2。類似于平行MLC程序化，固定字組線電壓，同時施加不同電壓于低Vt記憶晶胞的汲極(或源)線。所有的不同層的低Vt記憶晶胞，均同時修復(fù)。
本發(fā)明的位-至-位Vt修正操作，已無美國專利第6,226,198號的三項像主要缺點。第一，已在正確(Vtmin，Vtmax)之Vt范圍內(nèi)的記憶晶胞Vt，不受Vt修正操作影響。第二，逾越范圍的Vt可向上或向下修回到正確之Vt范圍。第三，所有多層的Vt修正，均同時進行。以上的Vt修正操作，不限于MLC，可用于單層單元(single level cells，SLC)。
圖14是本發(fā)明絕緣層上覆硅上的NOR型非接觸式閃存陣列。陣列分成區(qū)塊或區(qū)間(sectors)。在此記憶晶胞陣列，本地汲極線1401-1406，亦叫次-汲極線(sub-drain lines)，每個連接同行的記憶晶胞的汲極。本地汲極線也經(jīng)由汲極選擇晶體管(drain select transistors)T1-T6，其又稱為全域汲極線(global drainlines)，連接個別主汲極線DLm-1-DLm+1。本地源極線1407-1412，亦叫次-源極線(sub-source lines)，每個連接同行的記憶晶胞的源極。本地源極線也經(jīng)由源極選擇晶體管(drain select transistors)T7-T12，其又稱為全域源極線(globalsource lines)，連接至個別主源極線SLm-1-SLm+1。本地本體線(body lines)1413-1418，又稱為次-本體線(sub-body lines)，每個均連接同行的記憶晶胞的本體。本地本體線1413-1418的每個連接本地源極線1407-1412于該行的兩端。因此，主源極線SLm-1-SLm+1也叫主本體線或全域本體線BLm-1-BLm+1。甚者，同列記憶晶胞的控制閘極，在區(qū)塊0中，共同連接對應(yīng)的字組線WL0(0)-WL31(0)，且在區(qū)塊n中，共同連接對應(yīng)的字組線WL0(n)-WL31(n)。在區(qū)塊0中，汲極選擇閘極信號線DT(0)連接汲極選擇T1-T3的每一個閘極。在區(qū)塊n中，汲極選擇閘極信號線DT(n)連接汲極選擇T4-T6的每一個閘極。在區(qū)塊0中，源極選擇閘極信號線ST(0)連接源極選擇晶體管T7-T9的每一個閘極。在區(qū)塊n中，源極選擇閘極信號線ST(n)連接源極選擇晶體管T10-T12的每一閘極。
圖14為汲極選擇晶體管T1-T6與源極選擇晶體管T7-T12是全皆n-通道金氧半晶體管。圖14的陣列架構(gòu)，可支持表4ProgUp2/EraseDn1與ProgUp2/EraseDn2及表5ProgDn1/EraseUp2程序化/抹除操作。在上述記憶晶胞的操作，不用加負電壓至SL，DL，與BL。所有加至SL，DL，和BL的電壓為正電壓或0V。高-電壓n-信道金氧半晶體管可做選擇閘極晶體管T1-T12。程序化/抹除操作，可能施加負電壓于SL，DL，及BL。選擇閘極電路需有n-與p-通道金氧半晶體管控制負電壓。選擇閘極電路變得，較圖14的電路更復(fù)雜。
圖14的陣列區(qū)塊，每一個本地源極線有一個全域源極線，且每一個本地汲極線有一個全域汲極線。本地源極線與本地汲極線，在非接觸式陣列以埋藏n+擴散(稍后解說)制成。全域源極線與全域汲極線由互連的金屬線制成，例如，金屬的第一層，即metal-1，可降低串聯(lián)電阻。為降低記憶晶胞的尺寸，使用行譯碼策略(a column decoding scheme)以便記憶晶胞的x-間距不受限于圖15的金屬間距。圖15是本發(fā)明絕緣層上覆硅上的NOR型信道程序化信道抹除非接觸式閃存陣列的實施例。圖15的存儲器陣列，本地汲極線1501-1508，通過汲極選擇晶體管T1-T8，連接全域汲極線DLm-DLm+1。本地源極線1509-1516，通過源極選擇晶體管T9-T16，連接全域源極線SLm-SLm+2。本地本體線1517-1524的每個連接本地源極線1509-1516于該行的兩端。區(qū)塊0中，同行的記憶晶胞的控制閘極，共同連接對應(yīng)字組線WL0(0)-WL31(0)；區(qū)塊n中，同行的記憶晶胞的控制閘極，共同連接對應(yīng)字組線WL0(n)-WL31(n)。汲極選擇閘極信號線DT1(0)，DT2(0)，DT1(n)，與DT2(n)，連接汲極選擇晶體管T1-T8的閘極。源極選擇閘極信號線ST1(0)，ST2(0)，ST1(n)，與ST2(n)連接源極選擇晶體管T9-T16的閘極。在一個陣列區(qū)塊中，兩本地汲極線，通過汲極選擇晶體管，連接一個全域汲極線，且兩本地源極線，通過源極選擇晶體管，連接一個全域源極線。全域汲極線數(shù)目與全域源極線的數(shù)目，可降為一半。存儲器記憶晶胞的x-間距因此不受限于金屬間距。當用行解碼策略，每一個全域汲極線，通過汲極選擇晶體管，可連接2n本地汲極線；且每一全域源極線，透過源極選擇晶體管，可連接2n本地源極線，其中n為正整數(shù)。
圖16為本發(fā)明存儲器陣列部的實施例布局平面圖。場氧化層160提供存儲器陣列區(qū)塊與周邊電路，如選擇閘極電路的裝置絕緣。場氧化層160亦提供相鄰存儲器陣列區(qū)塊的裝置絕緣。場氧化層160以相同于場絕緣的制造步驟產(chǎn)生于周邊區(qū)，如淺溝絕緣層(shallow trench isolation，STI)。poly-1層161定義p-型本體區(qū)。n+源極區(qū)162與n+汲極區(qū)163的產(chǎn)生，是poly-1161完成罩幕圖案后，經(jīng)n+離子布植而成。n+源極區(qū)162與n+汲極區(qū)163分別為本地源極線，與本地汲極線，顯示于圖14與圖15的陣列架構(gòu)。場氧化層164自我對齊poly-1層161。場氧化層區(qū)域164的產(chǎn)生，系自我對齊淺溝絕緣層(self-aligned shallow trenchisolation，SA-STI)制程。自我對齊淺溝絕緣場氧化層(SA-STI field oxide)164提供每二相鄰行的電性絕緣。poly-2層165定義字組線。poly-1層161與poly-2層165的交叉處定義浮動閘極166。p-型本體與n+源極162連接于短路接觸(butting contact)167。汲極接觸168接觸n+汲極區(qū)。單元記憶晶胞(unit cell)169尺寸約8F2(x-間距約4F且y-間距約2F)，其中F是最小幾何特征。
“非接觸式”陣列之名是因為單元記憶晶胞169沒有包含汲極或源極接觸。本地源極線162，其通過于陣列兩端的接觸167，連接源極線。本地汲極線163，其通過陣列兩端的接觸168，連接全域汲極線。源極區(qū)162與汲極區(qū)163稱為埋藏層(buried layers)，因為其皆埋藏于poly-2字組線165下。檢視圖17i的最終裝置結(jié)構(gòu)而可明了。另一方面，典型多晶硅閘極金氧半場效晶體管，二者的源極與汲極自我對齊多晶硅閘極，且皆未埋藏于多晶硅閘極下。
本發(fā)明，每欄皆有其自身n+源極區(qū)162與n+汲極區(qū)163，其皆未共享相鄰行。每二相鄰行，由其間的場氧化層164電性絕緣。上述的唯一特征明顯區(qū)隔本發(fā)明與現(xiàn)有技術(shù)美國專利第5,796,142號與第5,885,868號，原因是每一對二相鄰行，共享其間的n+源極/汲極區(qū)，且無場氧化層以電性絕緣二相鄰行。
本發(fā)明非揮發(fā)性半導(dǎo)體存儲器裝置的制造方法，參照圖17a-i與圖18閱讀說明。圖17a-i為存儲器記憶晶胞結(jié)構(gòu)，其對應(yīng)沿圖16A-16A’線取出的區(qū)間的三位。圖18為上述存儲器記憶晶胞結(jié)構(gòu)的制造處理流程。請注意圖18不是完整處理流程。圖18僅包含制造存儲器記憶晶胞陣列的處理步驟。
起始材質(zhì)是<100>方向的p-型絕緣層上覆硅上的晶圓(步驟1801)。絕緣層上覆硅上的晶圓可從晶圓鍵或SIMOX技術(shù)取得。圖17a絕緣層上覆硅上的晶圓包含硅基板1701，第一氧化層1702，其形成于硅基板1701上的厚度約500，及形成于第一氧化層1702上的厚度約150的p-型單晶硅層(single crystalsilicon layer)1703。于STI制程的裝置絕緣，場氧化層接著形成于周邊區(qū)(步驟1802)。STI氧化層也形成于介于存儲器陣列區(qū)塊的場氧化區(qū)160。STI氧化層不在圖17a。STI制程的進行，是在制程一開始，因此STI制程的熱預(yù)算不影響后續(xù)的存儲器記憶晶胞制程。
厚度約60至100的場氧化層1704成長于絕緣層上覆硅上的晶圓(步驟1803)，在于厚度約1500的第一多晶硅層1705沉積后完成(步驟1804)。閘極氧化層1704是存儲器記憶晶胞裝置的隧道氧化層。第一多晶硅層1705接著植入雜質(zhì)濃度每立方公分1×1020(cm-3)或更高的磷離子。厚度約100的氧化緩沖層1706以化學(xué)氣相沉積法沉積(步驟1805)。沉積厚度約500的氮化物層1707(步驟1806)。四種合成層(composite layers)(閘極氧化層1704，第一多晶硅層1705，氧化緩沖層1706，與氮化物層1707)皆于微影制程(步驟1807)，以poly-1層161為罩幕，形成圖案。條紋狀(stripe-like)的第一多晶硅(poly-1)閘極結(jié)構(gòu)1708朝行方向延伸。
該制程接著是，以約2萬電子伏特的能量，及每2×1015平方公分一劑量，并用poly-1閘極結(jié)構(gòu)1708為罩幕(如圖17b)，植入砷離子(步驟1808)。就存儲器記憶晶胞言，植入砷離子形成n+源極/汲極區(qū)1710。在poly-1閘極結(jié)構(gòu)下的p-型硅區(qū)域1709，不接受將變成存儲器記憶晶胞晶體管的p型本體的n+離子植入。后來，沉積厚度約1500的氧化層薄膜，接著單向性蝕刻(步驟1809)至等于該厚度的深度，使得沉積的氧化層薄膜形成于圖17c poly-1閘極結(jié)構(gòu)1708的側(cè)邊(side walls)1711。
未以氮化層薄膜1707與氧化間隙壁(oxide spacers)1711覆蓋的硅區(qū)域，被移除，以便通過圖17d單向性硅蝕刻制程(步驟1810)形成溝槽區(qū)(grooveregions)。n+區(qū)域接著分成兩電性絕緣n+區(qū)1712與1713，其變?yōu)樵礃O與汲極區(qū)。晶圓接著，于硅蝕刻溶液進行濕蝕刻(wet etched)，以抑制后續(xù)步驟發(fā)生的晶體缺陷。
厚度約100的二氧化硅(silicon dioxide)層1714，形成于使用傳統(tǒng)沉積技術(shù)(步驟1811)的結(jié)構(gòu)，例如低壓化學(xué)氣相沉積法(LPCVD)或熱氧化制程(thermaloxidation process)。于低溫氧化硅(low temperature oxide，LTO)程序，沉積厚度約5000至8000的硼磷硅玻璃(phosphosilicate glass，BPSG)層1715(步驟1812)，以完全覆蓋晶圓。硼磷硅玻璃層1715接著再流動，以達成圖17e全域性平坦化(global planarity)。由于極佳階梯覆蓋率(step coverage)，硼磷硅玻璃層當成填充材質(zhì)。硼磷硅玻璃的硼與磷的擴散至主動區(qū)，由硼磷硅玻璃層1715下方的氧化層1714控制。
硼磷硅玻璃層1715接著，通過氧化硅蝕刻(oxide etching)制程回蝕(步驟1813)。氧化硅蝕刻制程，可以化學(xué)機械研磨法(chemical mechanical polishing，CMP)制程開始，以達成全域性平坦化。氮化層(nitride layer)1707當成化學(xué)機械研磨法制程的蝕刻終止層(etch stop layer)。在化學(xué)機械研磨法制程之后，硼磷硅玻璃層1715接著以濕式或干式氧化硅蝕刻制程進行制程。硼磷硅玻璃蝕刻后，氮化物薄膜裸露。以此方式，僅填充溝槽的硼磷硅玻璃層1717留存。硼磷硅玻璃層1717的表面高度，位于約poly-1層1705的中間。氧化層邊襯(sidewall spacer)1711與沉積的氧化層薄膜1714，也于氧化層蝕刻制程中蝕刻約相同高度(圖17f)。自我對齊的淺溝槽絕緣(self-aligned shallow trench isolation，SA-STI)1718，其組成為沉積的氧化層薄膜1716與硼磷硅玻璃層1717，提供兩相鄰行間的裝置絕緣。
沉積另一厚度約1200的多晶硅層(步驟1814)。多晶硅層也叫poly-1.5層。poly-1.5層以每立方公分1×1020或更高雜質(zhì)濃度的磷離子植入。poly-1.5層接著進行單向性蝕刻(anisotropically etched)(步驟1815)，至等于該厚度的深度，使得沉積的多晶硅薄膜形成于圖17g的poly-1閘極結(jié)構(gòu)1708的側(cè)壁(sidewalls)1719上。多晶硅邊襯(sidewall spacer)1719電性連接第一多晶硅層(first polysilicon)1705。多晶硅邊襯1719也叫浮動閘極翼墻(floating gate wing，F(xiàn)G wing)。浮動閘極翼墻1719增加浮動閘極的表面面積，且接著增加控制閘極-至-浮動閘極耦合率。于此過程，浮動閘極翼墻1719的形成是以自我對齊的多晶硅邊襯制程(self-aligned polysilicon sidewall spacer process)。自我對齊制程無需光罩作業(yè)(photo-masking)步驟。
通過圖17h的濕式蝕刻制程，移走氮化層薄膜(nitride film)1707與氧化緩沖層(oxide buffer layer)1706(步驟1816)。再者，形成二氧化硅-氮化硅-二氣化硅(oxide-nitride-oxide，ONO)層1720(步驟1817)。例如，由首先再氧化多晶硅層，形成厚度約120至200的ONO層1720(poly-1層1705與浮動閘極翼墻1719)，以形成底部氧化層(bottom oxide layer)，其厚度約50至100，接著沉積厚度約100的氮化層，然后再氧化沉積的氮化層，以形成頂部氧化層(top oxide layer)，于ONO組態(tài)，其厚度約50至100。接著沉積厚度約1500的第二多晶硅(poly-2)層1721(步驟1818)，其在圖17i具有達每立方公分1×1020原地劑量的砷離子的ONO薄膜1720頂上。
poly-2層1721接著形成罩幕圖案于光罩蝕刻法的制程(photolithographicprocess)(步驟1819)，其使用WL層165為罩幕。例如，接著以電漿蝕刻(plasmaetching)移除不要的poly-2層1721，ONO層720，浮動閘極翼墻1719，與poly-1層1705，定義堆棧閘極。該制程接著是，溫度約900至950℃的再氧化程序(reoxidation procedure)，以密封具有厚度約100至200(未顯示于圖式)的堆棧閘極結(jié)構(gòu)。堆棧閘極結(jié)構(gòu)的密封，降低浮動閘極與其它區(qū)之間的漏電流，而改善裝置。
圖18的示范制程流程，在制造存儲器記憶晶胞裝置，僅要兩個光罩作業(yè)步驟第一光罩作業(yè)步驟(步驟1807)，是以poly-1層161為罩幕，定義poly-1閘極結(jié)構(gòu)1708。圖16poly-1閘極結(jié)構(gòu)1708沿行方向(或垂直方向)延伸。n+源極區(qū)162與n+汲極區(qū)163，其以n+源極/汲極(S/D)離子布植制造(步驟1808)，自我對齊于poly-1閘極結(jié)構(gòu)1708。相鄰兩行的場氧化層164，其以自我對齊的淺溝槽絕緣(SA-STI)制程制造。場氧化層164自我對齊poly-1閘極結(jié)構(gòu)1708。存儲器陣列的全區(qū)(n+源極區(qū)162，n+汲極區(qū)163，與場氧化層164)，沿行方向自我對齊poly-1閘極結(jié)構(gòu)1708，其為poly-1層161定義。
第二光罩作業(yè)步驟(步驟1819)，使用poly-2WL165為罩幕，定義字組線與堆棧閘極。圖16poly-2字組線165沿列方向(或水平方向)延伸。浮動閘極166在堆棧閘極蝕刻制程中制造，其中，于未被poly-2覆蓋的區(qū)域中，移除ONO層1720，浮動閘極翼墻1719，與poly-1層1705。浮動閘極166包含于垂直poly-1閘極結(jié)構(gòu)1708與水平poly-1閘極結(jié)構(gòu)1708交叉區(qū)的poly-1層1705與浮動閘極翼墻1719。浮動閘極166因此自我對齊字組線。
示范的存儲器記憶晶胞制程，是四倍體的自我對齊制程，原因是(1)n+源極/汲極區(qū)(162與163)自我對齊poly-1閘極結(jié)構(gòu)1708，(2)自我對齊的淺溝槽絕緣(SA-STI)場氧化層64是自我對齊poly-1閘極結(jié)構(gòu)1708，(3)浮動閘極翼墻1719自我對齊poly-1閘極結(jié)構(gòu)1708，及(4)浮動閘極166自我對齊字組線165。自我對齊制程，藉減少光罩作業(yè)步驟及最小化光罩蝕程的錯位，降低制造成本。自我對齊制程因此有利高-密度小-尺寸的閃存。
傳統(tǒng)塊材硅的閃存，高-電壓n-金氧半晶體管造于高-電壓p-井中，且高-電壓p-MOS晶體管造于深n-井中。與低-電壓n-井與低-電壓深p-井相較，高-電壓p-并與深n-井是更輕微摻雜且更深擴散，是為提供高-電壓晶體管與存儲器記憶晶胞的高崩潰電壓。
本發(fā)明絕緣層上覆硅上的閃存，周邊晶體管的裝置絕緣，包含低-電壓與高-電壓裝置，以淺溝槽絕緣160與底部氧化層1702提供。高-電壓p-井與深n-井皆于淺溝槽絕緣制程中移除去，結(jié)果節(jié)省約三道光罩作業(yè)步驟。絕緣層上覆硅上的高-電壓周邊晶體管，因而為不同設(shè)計而達成高崩潰電壓。
圖19為絕緣層上覆硅上的高電壓n-型與p-型金氧半晶體管的電路布局圖的一個實施例。高電壓n-型金氧半晶體管的電路布局圖包含閘極191，主動區(qū)190，重摻雜n+離子布植區(qū)193，輕摻雜n-離子布植區(qū)195，及至源極與汲極區(qū)的接觸197。高電壓p-型金氧半晶體管的布局圖組成為閘極192，主動區(qū)190，重摻雜p+離子布植區(qū)194，輕摻雜p-離子布植區(qū)196，及至源極與汲極區(qū)的接觸197。高電壓晶體管沿圖19線19A-19A’的裝置橫截面顯示于圖20。高電壓金氧半晶體管有厚閘極氧化層200，其厚度約200，較低電壓金氧半晶體管的閘極氧化層為厚。N型-金氧半閘極207與p型-金氧半閘極208的摻雜是以現(xiàn)場摻雜(in-situ doping)或離子布植法。對于高電壓n型-金氧半裝置，重摻雜n+源極區(qū)是以輕摻雜n-區(qū)203圍繞，且重摻雜n+汲極區(qū)是以輕摻雜n-區(qū)204圍繞。高電壓p型-金氧半裝置，重摻雜p+源極區(qū)是以輕摻雜p-區(qū)205圍繞，且重摻雜p+汲極區(qū)是以輕摻雜p-區(qū)206。高電壓晶體管的裝置結(jié)構(gòu)，主要不同于低電壓晶體管的裝置結(jié)構(gòu)，在(1)厚閘極氧化層，(2)較長的通道長度，(2)輕摻雜(n-或p-)源極/汲極區(qū)，及(3)重摻雜(n+或p+)區(qū)，其由閘極與淺溝槽絕緣場氧化層拉回。高電壓晶體管有較高的接面崩潰電壓與低電壓晶體管相比較，有較高的汲極-至-源極擊穿電壓(punchthrough voltage)。雖然圖19的裝置布局對稱，高電壓裝置具有非對稱的源極與汲極區(qū)。例如，若源極接面不需維持高電壓，則不需將重摻雜n+或p+區(qū)從閘極與淺溝槽絕緣場氧化層拉回。
隧道氧化層質(zhì)量，對于非揮發(fā)性存儲器記憶晶胞效能，如數(shù)據(jù)維持與持久特征，極度重要。對注氧隔離(SIMOX，Separation by Implantation ofOxygen)的芯片，氧化層的離子布植可造成硅晶體結(jié)構(gòu)的許多損害。雖然大多數(shù)損害可以下列退火制程修復(fù)，其依然合理推論絕緣層上覆硅上成長的氧化層質(zhì)量，會劣于塊材硅上成長的氧化層質(zhì)量。絕緣層上覆硅上晶圓的閃存的技術(shù)報告(“An Advanced Flash Memory Technology on SOI”，IEDM Tech.Digest，pp.983-986，1998)。該技術(shù)報告展示，第一次閃存功能，是在絕緣層上覆硅上的雙-多晶硅的堆棧-閘極位晶胞，使用與標準塊材互補金氧半位晶胞相同設(shè)計與布局。閃存是在注氧隔離SIMOX基板上，以1500厚度的單晶硅，與4000厚度的埋藏氧化層制造。存儲器記憶晶胞，是以汲極邊緣的富勒-諾得漢穿隧，程序化至低-Vt態(tài)。存儲器記憶晶胞，是在通道區(qū)以富勒-諾得漢穿隧，抹除至高-Vt態(tài)。耐久特征顯示絕緣層上覆硅上的隧道氧化層的質(zhì)量，是與塊材硅氧化層的質(zhì)量一樣好。絕緣層上覆硅上的存儲器記憶晶胞，實際展示比塊材互補金氧半記憶晶胞較小的窗接近度。
本發(fā)明已經(jīng)以上述特定實施例描述，本發(fā)明的描述僅為例示性，而非用于限定本發(fā)明。熟習(xí)此技藝之人士，當可明了于本發(fā)明，在不偏離本發(fā)明的創(chuàng)作精神與范圍內(nèi)，所為之種種修飾與變化，均為本發(fā)明的權(quán)利要求所涵蓋。
權(quán)利要求
1.一種半導(dǎo)體裝置，其具有一個電子抹除式可程序化只讀存儲器，其特征在于，包含一個電子抹除式可程序化只讀存儲器記憶晶胞的非接觸式陣列，其位于行與列，并于一絕緣層上覆硅上的晶圓上制造，每個該電子抹除式可程序化只讀存儲器記憶晶胞包含一個汲極區(qū)，一個源極區(qū)，一個閘極區(qū)，及一個本體區(qū)；多個閘極線，該閘極線連接電子抹除式可程序化只讀存儲器的一列的該閘極區(qū)；多個源極線，該源極線連接電子抹除式可程序化只讀存儲器記憶晶胞的一行的源極區(qū)與本體區(qū)；及多個汲極線，該汲極線連接電子抹除式可程序化只讀存儲器記憶晶胞的一行的汲極區(qū)；該源極線與該汲極線為埋藏線，且電子抹除式可程序化只讀存儲器記憶晶胞的一行的源極區(qū)與汲極區(qū)，絕緣于電子抹除式可程序化只讀存儲器記憶晶胞的相鄰行的源極區(qū)與汲極區(qū)。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該電子抹除式可程序化只讀存儲器記憶晶胞包含絕緣層上覆硅上的晶圓上制造的堆棧閘極結(jié)構(gòu)。
3.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，該堆棧閘極結(jié)構(gòu)包含一個控制閘極區(qū)與一個浮動閘極區(qū)，其通過絕緣層自該控制閘極區(qū)分離。
4.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，該浮動閘極區(qū)是多晶硅，氮化硅，或納米晶體層。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于，該絕緣層是硅氧化層薄膜。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，電子抹除式可程序化只讀存儲器記憶晶胞的一行的源極區(qū)與汲極區(qū)，是以一個或多個氧化層，絕緣于電子抹除式可程序化只讀存儲器記憶晶胞的相鄰該行的源極區(qū)與汲極區(qū)。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該電子抹除式可程序化只讀存儲器記憶晶胞的一行的至少一個源極線，電性連接該電子抹除式可程序化只讀存儲器記憶晶胞的相同行的該本體線。
8.如權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，該源極線與該本體線，以短路接觸而電性連接。
9.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，電子抹除式可程序化只讀存儲器的一個或多個記憶晶胞的該汲極區(qū)與該源極區(qū)，位于相對于該閘極區(qū)與該本體區(qū)的實質(zhì)對稱結(jié)構(gòu)。
10.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該本體區(qū)包含第一導(dǎo)電型的半導(dǎo)體材質(zhì)，且該源極區(qū)與該汲極區(qū)包含第二導(dǎo)電型的半導(dǎo)體材質(zhì)，該第二導(dǎo)電型相反于該第一導(dǎo)電型。
11.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，該電子抹除式可程序化只讀存儲器的記憶晶胞程序化后的存儲器狀態(tài)，是以施加第一組的一個或多個電壓于該閘極線，其抹除是以施加第二組的一個或多個電壓于該閘極線。
12.如權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于，該第一組電壓高于該第二組電壓。
13.如權(quán)利要求12所述的半導(dǎo)體裝置，其特征在于，該第一組電壓為正，且該第二組電壓為負。
14.如權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于，該第一組電壓低于該第二組電壓。
15.如權(quán)利要求14所述的半導(dǎo)體裝置，其特征在于，該第一組電壓為負，且該第二組電壓為正。
16.如權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于，電子抹除式可程序化只讀存儲器的記憶晶胞程序化至二個或多個存儲器狀態(tài)，由此施加該第一組的二個或多個電壓于該閘極線。
17.如權(quán)利要求16所述的半導(dǎo)體裝置，其特征在于，電子抹除式可程序化只讀存儲器記憶晶胞的一列，程序化至二個或多個存儲器狀態(tài)，是以施加二個或多個電壓于不同源極線，并施加固定電壓于連接至電子抹除式可程序化只讀存儲器記憶晶胞的該列的該閘極線。
18.如權(quán)利要求16所述的半導(dǎo)體裝置，其特征在于，電子抹除式可程序化只讀存儲器記憶晶胞的一列，程序化至二個或多個存儲器狀態(tài)，是以施加二個或多個電壓至不同汲極線，施加一個固定電壓于連接至電子抹除式可程序化只讀存儲器記憶晶胞的該列的該閘極線。
19.如權(quán)利要求16所述的半導(dǎo)體裝置，其特征在于，電子抹除式可程序化只讀存儲器記憶晶胞的一列，其程序化至二個或多個存儲器狀態(tài)，是以施加二個或多個電壓于不同本體線，施加一個固定電壓于連接至電子抹除式可程序化只讀存儲器記憶晶胞的該列的該閘極線。
20.一種半導(dǎo)體裝置，具有一個電子抹除式可程序化只讀存儲器，其特征在于，包含一個電子抹除式可程序化只讀存儲器記憶晶胞的非接觸式陣列，其位于行與列，并于絕緣層上覆硅上的晶圓上制造，每個該電子抹除式可程序化只讀存儲器記憶晶胞包含一個汲極區(qū)，一個源極區(qū)，一個閘極區(qū)，及一個本體區(qū)；多個閘極線，該閘極線連接電子抹除式可程序化只讀存儲器的一列的該閘極區(qū)；多個源極線，該源極線連接電子抹除式可程序化只讀存儲器記憶晶胞的一行的源極區(qū)與本體區(qū)；及多個汲極線，該汲極線連接電子抹除式可程序化只讀存儲器記憶晶胞的一行的汲極區(qū)；其中該源極線與該汲極線是埋藏線，電子抹除式可程序化只讀存儲器記憶晶胞的一行的源極區(qū)與汲極區(qū)，絕緣于電子抹除式可程序化只讀存儲器記憶晶胞的相鄰行的源極區(qū)與汲極區(qū)。
21.如權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于，更包含至少多個本體線，每一個本體線連接電子抹除式可程序化只讀存儲器記憶晶胞的一行的本體區(qū)，其中該電子抹除式可程序化只讀存儲器記憶晶胞的一行的源極線，電性連接電子抹除式可程序化只讀存儲器記憶晶胞的相同行的本體線。
22.如權(quán)利要求21所述的半導(dǎo)體裝置，其特征在于，該電子抹除式可程序化只讀存儲器記憶晶胞的一行的源極線與本體線，以短路接觸而電性連接。
23.一種適用于在半導(dǎo)體裝置中的電子抹除式可程序化只讀存儲器記憶晶胞逾越范圍門坎電壓的修正方法，其特征在于，包含指定適用于該電子抹除式可程序化只讀存儲器記憶晶胞的每一個存儲器狀態(tài)門坎電壓的一個容忍范圍；偵測該電子抹除式可程序化只讀存儲器記憶晶胞的至少一個逾越范圍門坎電壓；若該偵測到的逾越范圍門坎電壓低于該指定容忍范圍，則施加一個正電壓脈波至該閘極區(qū)；及若該偵測到的逾越范圍門坎電壓高于該指定容忍范圍，則施加一個負電壓脈波至該閘極區(qū)的步驟。
24.如權(quán)利要求23所述的方法，其特征在于，偵測至少一個逾越范圍門坎電壓包含施加一系列電壓至該閘極線，感測該電子抹除式可程序化只讀存儲器記憶晶胞的該門坎電壓。
25.如權(quán)利要求23所述的方法，其特征在于，更包含若偵測到連接至該閘極線的多個該電子抹除式可程序化只讀存儲器，其逾越范圍門坎電壓低于該指定容忍范圍，則施加一個正電壓脈波至一個該閘極線；及若偵測到連接至該閘極線的多個該電子抹除式可程序化只讀存儲器，其逾越范圍門坎電壓高于該指定容忍范圍，則施加一個負電壓脈波至一個該閘極線的步驟。
26.如權(quán)利要求25所述的方法，其特征在于，更包含施加二個或多個不同電壓至不同源極線，其中該不同電壓對應(yīng)至該記憶晶胞的不同存儲器狀態(tài)。
27.如權(quán)利要求25所述的方法，其特征在于，更包含施加二個或多個不同電壓至不同汲極線，其中該不同電壓對應(yīng)至該記憶晶胞的不同存儲器狀態(tài)。
28.如權(quán)利要求25所述的方法，其特征在于，更包含施加二個或多個不同電壓至不同本體線，其中該不同電壓對應(yīng)至該記憶晶胞的不同存儲器狀態(tài)的步驟。
29.一種制造半導(dǎo)體裝置的方法，該半導(dǎo)體裝置具有一個電子抹除式可程序化只讀存儲器，該電子抹除式可程序化只讀存儲器有多個電子抹除式可程序化只讀存儲器記憶晶胞，其特征在于，包含提供絕緣層上覆硅上的晶圓，其包含第一導(dǎo)電型的頂硅層；一個閘極絕緣薄膜成長于該頂硅層上；一個浮動閘極層沉積于該閘極絕緣薄膜上；使該浮動閘極層，在第一光罩作業(yè)步驟的該閘極絕緣薄膜，形成罩幕圖案，以形成行方向條紋狀的浮動閘極結(jié)構(gòu)；離子布植雜質(zhì)于該頂硅層，以形成一個第二導(dǎo)電型的重摻雜區(qū)，其中該重摻雜區(qū)自我對齊于該浮動閘極結(jié)構(gòu)；在行方向浮動閘極結(jié)構(gòu)的側(cè)壁上，形成多個絕緣浮動閘極邊襯；移除重摻雜區(qū)，該重摻雜區(qū)位于介于該絕緣浮動閘極邊襯的裸露頂硅層，通過蝕刻形成電性絕緣的重摻雜區(qū)，在電性絕緣的重摻雜區(qū)間的溝槽，其中該溝槽與電性絕緣的重摻雜區(qū)，自我對齊該浮動閘極結(jié)構(gòu)；形成第一絕緣薄膜于溝槽之上，該溝槽介于兩重摻雜區(qū)間，其中，該第一絕緣薄膜位于條紋方向的圖案，自我對齊該浮動閘極結(jié)構(gòu)；形成一個閘極間介電層于該晶圓上；沉積一個控制閘極層于該晶圓上；對該控制閘極層形成罩幕圖案，以形成列方向的控制閘極條紋于第二光罩作業(yè)步驟；及移除未被該控制閘極條紋覆蓋的該浮動閘極結(jié)構(gòu)，通過蝕刻，使得剩余的浮動閘極結(jié)構(gòu)自我對齊該控制閘極條紋的步驟。
30.如權(quán)利要求29所述的方法，其特征在于，該電子抹除式可程序化只讀存儲器記憶晶胞包含在該頂硅層的電性絕緣重摻雜區(qū)形成的源極區(qū)與汲極區(qū)。
31.如權(quán)利要求29所述的方法，其特征在于，更包含在該浮動閘極層沉積于該閘極絕緣層上后，沉積第一犧牲絕緣薄膜于該浮動閘極層上；使該第一犧牲絕緣薄膜在該第一光罩作業(yè)步驟形成罩幕圖案，以便該浮動閘極層更包含該第一犧牲絕緣薄膜；及在一閘極間的介電層形成于該晶圓上之前，移除該犧牲絕緣薄膜的步驟。
32.如權(quán)利要求29所述的方法，其特征在于，更包含在閘極間的介電層形成于該晶圓上之前，在該行方向的該浮動閘極結(jié)構(gòu)的側(cè)邊，形成導(dǎo)電性浮動閘極邊襯，其中該浮動閘極邊襯電性連接該浮動閘極層，且該浮動閘極邊襯，自我對齊該浮動閘極結(jié)構(gòu)。
全文摘要
本發(fā)明的半導(dǎo)體裝置，其具有一個電子抹除式只讀存儲器(EEPROM)，包含一個非接觸式電子抹除式只讀存儲器記憶晶胞的陣列，該記憶晶胞位于直行或橫列，并位于絕緣層上覆硅。每一個電子抹除式只讀存儲器記憶晶胞包含一個汲極區(qū)，一個源極區(qū)，一個閘極區(qū)及一個本體區(qū)。該半導(dǎo)體裝置更包含多個閘極線，每個該閘極線連接該電子抹除式只讀存儲器記憶晶胞的每一列的閘極區(qū)，及多個源極線，每個該源極線連接該電子抹除式只讀存儲器記憶晶胞的每一行源極區(qū)。該電子抹除式只讀存儲器記憶晶胞的每一行源極區(qū)與汲極區(qū)，均與該電子抹除式只讀存儲器記憶晶胞的鄰接行源極區(qū)與汲極區(qū)隔離。
文檔編號H01L29/788GK1914739SQ200580002609
公開日2007年2月14日 申請日期2005年2月1日 優(yōu)先權(quán)日2004年2月18日
發(fā)明者吳國成 申請人:吳國成