專利名稱：高遷移率塊體硅p溝道場效應晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及場效應晶體管(FET)領(lǐng)域；更具體地，涉及高遷移率p溝道場效應晶體管(PFET)以及制造高遷移率PFET的方法。
背景技術(shù)：
現(xiàn)有的金屬氧化硅(CMOS)技術(shù)用在許多集成電路中。CMOS技術(shù)采用通常簡化為NFET的n溝道金屬氧化硅場效應晶體管(n-MOSFET)和通常簡化為PFET的p溝道金屬氧化硅場效應晶體管(p-MOSFET)。傳統(tǒng)的NFET和PFET在該領(lǐng)域中已為人們所熟知，其包括在形成在單晶硅中的溝道區(qū)的相對側(cè)的源極區(qū)和漏極區(qū)，和形成在柵電介質(zhì)層上面的柵電極，所述柵電介質(zhì)層本身形成在溝道區(qū)上面。
在高性能電路中使用NFET和PFET時，PFET需要比NFET大，以克服在NFET和PFET之間載體遷移率的差異，從而不讓PFET限制整個電路切換速度。PFET中的空穴遷移率大約是NFET中電子遷移率的25％。在非常多的應用中當前集成電路需要更小型化和消耗更少的能量，而較大的PFET卻需要更大的硅面積和更多的能量。
因此，既需要相比較于傳統(tǒng)的PFET以縮小的硅面積和能量損耗具有高切換速度的改進的PFET，也需要可以與改進的PFET同時制造出來的NFET。

發(fā)明內(nèi)容
本發(fā)明既提供一種通過在PFET溝道中引入應力的改進的PFET，相比較于傳統(tǒng)的PFET它以縮小的硅面積和能量損耗具有高切換速度，又提供一種可以與改進的PFET同時制造出來的NFET。
本發(fā)明的第一個方面是一種場效應晶體管，包括在柵電介質(zhì)層上表面上形成的柵電極，所述柵電介質(zhì)層位于單晶硅溝道區(qū)的上表面上，所述單晶硅溝道區(qū)位于鍺包含層的上表面上，所述鍺包含層位于單晶硅襯底的上表面上，所述鍺包含層位于單晶硅襯底的上表面上的第一電介質(zhì)層和第二電介質(zhì)層之間。
本發(fā)明的第二個方面是一種制造場效應晶體管的方法，包括(a)提供具有形成在其上表面上的單晶鍺包含層的單晶硅襯底和形成在所述單晶鍺包含層的上表面上的單晶硅層；(b)在單晶硅層的上表面上形成柵電介質(zhì)層；(c)在該電介質(zhì)層的上表面上形成柵電極；(d)除去所述單晶硅層以形成單晶硅島，并除去比整個單晶鍺包含層小的部分單晶鍺包含層，以在位于單晶硅層和單晶鍺包含層不由柵電極保護之處的柵電極的下面形成單晶硅島；(e)氧化不由柵電極保護的所有其余部分單晶鍺包含層和柵電極的下面的比整個單晶鍺包含層小的部分單晶鍺包含層，以在單晶硅島的下面形成單晶鍺包含島，其在單晶鍺包含島的第一側(cè)上具有第一電介質(zhì)層并且在單晶鍺包含島的第二側(cè)即相對側(cè)上具有第二電介質(zhì)層，所述第一電介質(zhì)層和第二電介質(zhì)層都在柵電極的下面延伸；和(f)在所述第一電介質(zhì)層上形成多晶硅源極區(qū)，在所述第二電介質(zhì)層上形成多晶硅漏極區(qū)，所述多晶硅源極區(qū)和多晶硅漏極區(qū)鄰接單晶硅溝道島的相對側(cè)。


本發(fā)明的特征在附上的權(quán)利要求中列出。然而通過參考下列對于說明實施例的詳細描述并結(jié)合附圖可以最好地理解本發(fā)明本身，附圖中圖1是根據(jù)本發(fā)明的PFET 100的橫截面圖；圖2A至2P是說明制造圖1中的PFET 100的橫截面圖；圖3A至3D是說明制造圖4中的可以單獨地或者和圖1中的PFET100同時制造的NFET 300的橫截面圖；圖4是根據(jù)本發(fā)明的可以單獨地或者和圖1中的PFET 100同時制造的NFET 300的橫截面圖。
具體實施例方式
圖1是根據(jù)本發(fā)明的PFET 100的橫截面圖。圖1是沿著PFET100的溝道長度方向的橫截面。在圖1中，PFET 100包括柵極105；柵極105的下面的N-摻雜單晶硅區(qū)110，鄰接淺槽隔離(STI)115(其包圍PFET 100，但技術(shù)上不屬于PFET 100)的P-摻雜多晶硅區(qū)120A；延伸入單晶硅區(qū)110(由虛線界定)和在柵極105的下面延伸的單晶硅源極區(qū)125A；鄰接STI 115的P摻雜多晶硅漏極區(qū)120B；以及鄰接多晶硅漏極區(qū)120B并延伸入單晶硅區(qū)110(由虛線界定)和在柵極105的下面延伸的P-摻雜單晶硅漏極區(qū)125B。PFET 100還包括埋入式電介質(zhì)層130A，它位于多晶硅漏極區(qū)120A和單晶硅源極區(qū)125A的下面，并從STI 115向柵極105的下面延伸；以及埋入式電介質(zhì)層130B，它位于漏極區(qū)120B和單晶硅漏極區(qū)125B的下面，并從STI 115向柵極105的下面延伸。PFET 100另外還包括位于單晶硅區(qū)110的下面并在埋入式電介質(zhì)層130A和130B之間延伸的單晶鍺包含層135；位于埋入式電介質(zhì)層130A和130B及鍺包含層135的下面的N-阱145；和在位于埋入式電介質(zhì)層130A和130B及鍺包含層135的下面的N-阱145(在硅襯底150中)中并由STI 115界定的逆向N型離子注入峰140。
應該理解的是，所述多晶硅源極區(qū)120A和單晶硅源極區(qū)125A物理地且電力地相接觸，而且結(jié)構(gòu)上電力地包括PFET 100的源極。同樣地，應該理解的是，所述多晶硅漏極區(qū)120B和單晶硅漏極區(qū)125B物理地且電力地相接觸，而且結(jié)構(gòu)上電力地包括PFET 100的漏極。
柵極105包括位于單晶硅區(qū)110的上表面160上的柵電介質(zhì)層155、位于柵電介質(zhì)層155的上表面170上的P-摻雜或非摻雜多晶硅柵電極165和位于柵電極165的上表面180上的蓋層175?？蛇x的側(cè)壁絕緣層185A和185B分別形成在柵電極165的相對側(cè)壁190A和190B上，而且電介質(zhì)隔離物195A和195B分別形成在相對應的側(cè)壁絕緣層185A和185B的外表面200A和200B上。圖1中所示的柵電介質(zhì)層155在隔離物195A和195B的下面延伸?；蛘?，柵電介質(zhì)層可以部分地或者根本不在隔離物195A和195B的下面延伸。
溝道區(qū)205限定在單晶硅區(qū)110中。溝道區(qū)205可以包括鄰接位于單晶硅源極區(qū)125A和單晶硅漏極區(qū)125B之間的襯底150的上表面160的一部分，或者溝道區(qū)205可以包括位于單晶硅源極區(qū)125A和單晶硅漏極區(qū)125B之間的所有單晶硅區(qū)110。單晶硅區(qū)110如圖1所示在隔離物195A和195B的下面延伸，或者可以在隔離物195A和195B的下面經(jīng)過隔離物195A和195B向STI 115延伸。
埋入式電介質(zhì)層130A包括第一區(qū)210A和第二區(qū)215A。第二區(qū)215A比第一區(qū)210A厚。第一區(qū)210A在多晶硅源極區(qū)120A的下面從STI 115延伸以與隔離物195A下面的第二區(qū)215A匯合。第二區(qū)215A從第一區(qū)210A從隔離物195A下面向棚極105下面的鍺包含層135延伸。
埋入式電介質(zhì)層130B包括第一區(qū)210B和第二區(qū)215B。第二區(qū)215B比第一區(qū)210B厚。第一區(qū)210B在多晶硅漏極區(qū)120B的下面從STI 115延伸以與隔離物195B下面的第二區(qū)215B匯合。第二區(qū)215B從第一區(qū)210B從隔離物195A下面向柵極105下面的鍺包含層135延伸。
第二區(qū)215A的上表面220A從鍺包含層135向上傾斜(朝著襯底150的表面160)，以在隔離物195A下面與多晶硅源極區(qū)120A匯合。第二區(qū)215A的下表面225A從鍺包含層135向下傾斜(遠離襯底150的表面160)，以在隔離物195A下面與第一區(qū)210A匯合。第二區(qū)215B的上表面220B從鍺包含層135向上傾斜，以在隔離物195B下面與多晶硅漏極區(qū)120B匯合。第二區(qū)215B的下表面225B從鍺包含層135向下傾斜，以在隔離物195B下面與第一區(qū)210B匯合。
埋入式電介質(zhì)層130A的第二區(qū)215A的上表面220A的向上傾斜度和埋入式電介質(zhì)層130B的第二區(qū)215B的上表面220B的向上傾斜度是從平面(相對于襯底150的上表面160)起50％的量級，其將大約50兆帕至1000兆帕的應力分給了單晶硅區(qū)110的晶格和溝道區(qū)205。PFET的硅格的硅上的應力已經(jīng)表現(xiàn)為提高空穴遷移率，并從而提高可以有利地使用的PFET的漏極電流，以減少對于給定的PFET漏極電流額定值所需的PFET硅面積。
圖2A至2P是說明制造圖1中的PFET 100的橫截面圖。在圖2A中，單晶硅襯底150具有形成在單晶硅襯底150的上表面230上的鍺包含層135和形成在鍺包含層135的上表面235上的單晶硅層240。單晶硅襯底也叫做單晶質(zhì)硅襯底或塊體硅襯底。在第一個例子中，鍺包含層135包括Si(1-x)Gex，其中X等于大約0.15至大約0.5。在第二個例子中，鍺包含層135包括Si(1-x-Y)GexCY，其中X等于大約0.15至大約0.5，Y等于大約0至大約0.1?？梢酝ㄟ^使用SiH4和GeH4的低壓化學汽相沉積(LPCVD)來外延地形成單晶SiGe層?？梢酝ㄟ^使用SiH4、GeH4和CH3SiH3或C2H6的LPCVD來外延地形成單晶SiGeC層。在一個例子中，鍺包含層135為大約10nm至大約100nm厚?？梢酝ㄟ^使用SiH4和/或H2的LPCVD來外延地形成單晶硅層。在一個例子中，單晶硅層240為大約5nm至大約50nm厚。
在圖2B中，形成STI 115。STI 115從單晶硅層240的上表面245開始、經(jīng)過單晶硅層240、經(jīng)過單晶鍺包含層135延伸入襯底150。STI115可以這樣形成通過反應離子刻蝕(RIE)經(jīng)過單晶鍺包含層135而進入襯底150的槽，沉積諸如SiO2或四乙氧基硅烷(TEOS)氧化物的絕緣物以填充所得的槽，并化學-機械拋光(CMP)單晶硅層240的上表面245，以便除去多余的絕緣物。
在圖2C中，N-阱145通過諸如砷或磷的N-摻雜的離子注入法而形成在襯底150中。由于已經(jīng)說明N-阱145在STI 115的下面延伸，因此N-阱145可以等于或淺于STI。
在圖2D中，使用諸如砷的N-摻雜實現(xiàn)逆向離子注入。逆向離子注入被定義為在離子注入其中的材料的表面的下面具有峰集中的離子注入。逆向離子注入的峰140位于鍺包含層240的上表面235的下面距離D處。
在圖2E中，在單晶硅層240的上表面245上形成柵電介質(zhì)層155。在一個例子中，柵電介質(zhì)層155包括沉積的或熱的SiO2，但也可以是本領(lǐng)域中已知的任何柵電介質(zhì)。N-摻雜或未摻雜的多晶硅層250形成在柵電介質(zhì)層155的上表面170上?？赏ㄟ^使用SiH4的CVD形成多晶硅(而且如果柵極在制造過程中將在此點被摻雜則可以選擇地使用AsH4或PH4)。蓋層175形成在多晶硅層250的上表面255上。在一個例子中，蓋層175包括位于熱SiO2層上的TEOS氧化層。
在圖2F中，執(zhí)行光刻蝕過程，蓋層175被構(gòu)圖并用作將多晶硅層250的不希望的部分刻蝕掉的硬模(見圖2E)，以在余下的蓋層175的下面形成柵電極165。
在圖2G中，在柵電極165的側(cè)壁190上形成可選的側(cè)壁絕緣層185。接著，執(zhí)行使用諸如硼的可選的P-摻雜擴散離子注入和/或使用諸如砷的N-摻雜光暈離子注入，以在單晶硅層240中形成擴散/光暈區(qū)260。擴散和光暈注入可以在與單晶硅層240的上表面245成非90°角處形成。當所述光暈和擴散注入在柵電極165的下面延伸時，執(zhí)行所述光暈和擴散注入使得其不像各個埋入式電介質(zhì)層130A和130B的厚區(qū)215A和215B在柵電極下面延伸得那么遠。所述光暈和擴散注入是淺注入，并且不在鍺包含層135的下面延伸。
或者，可以在形成柵電極165之后但是在形成側(cè)壁絕緣層185之前執(zhí)行所述擴散和/光暈注入。
在圖2H中，在側(cè)壁絕緣層185的外表面200上形成隔離物195。隔離物195可以包括Si3N4、SiO2或其混合物。例如，隔離物195可以包括多個層疊的隔離物，每個隔離物由SiO2和Si3N4形成。而且，可以在形成隔離物195之后可選地執(zhí)行上述光暈和擴散離子注入的一個或兩個。通過沉積保形材料層形成隔離物，然后執(zhí)行RIE處理。不受柵電極165和隔離物195保護的柵電介質(zhì)層155可以由RIE處理或其它處理而除去。
在圖2I中，除去單晶硅層240的不受柵電極165和隔離物195保護的部分。鍺包含層135也被刻蝕，以使鍺包含層凹進除去了單晶硅層240的區(qū)域中，使得在這些區(qū)域的鍺包含層135比在柵電極165和隔離物195的下面的薄。在一個例子中，在不受柵電極165和隔離物195保護的地方，鍺包含層135變薄為其原始厚度的一半。在第二個例子中，在不受柵電極165和隔離物195保護的地方，鍺包含層135變薄為大約5nm至大約50nm之間。單晶硅層240和鍺包含層135的刻蝕可以使用RIE處理而實現(xiàn)，其選擇地刻蝕對應于蓋層175、隔離物195和STI115的材料的Si、SiGe和SiGeC。在蓋層175、隔離物195和STI 115由氧化硅形成的例子中，適當?shù)腞IE處理可以采用CF4和O2的混合物。
在圖2J中，氧化鍺包含層135以形成包含Si和Ge的氧化物的埋入式電介質(zhì)層130。在一個例子中，在600℃或低于600℃使用H2O蒸汽和O2的混合物執(zhí)行氧化。在這些條件下，單晶SiGe和單晶SiGeC比單晶硅的氧化快40倍。在氧化過程中，被氧化的SiGe或SiGeC的體積大約是位于原始表面的下面的體積的大約40％和位于原始表面上面的體積的大約60％的二倍。而且，在隔離物195和柵電極165的下面，鍺包含層135水平地氧化距離等于形成在鍺包含層135不受柵電極165和隔離物195保護的地方的被氧化的SiGe或SiGeC的厚度。還應當記住的是，在柵電極165和隔離物195的下面的鍺包含層135比在暴露鍺包含層的地方的厚。因此，埋入式電介質(zhì)層130包括位于隔離物195的下面并在柵電極165的下面部分延伸的厚區(qū)215和埋入式電介質(zhì)層130不在柵電極165和隔離物195的下面的薄區(qū)210。在一個例子中，埋入式電介質(zhì)層130的薄區(qū)210的厚度為大約10nm至大約100nm，而且埋入式電介質(zhì)層130的厚區(qū)215的厚度為大約10nm至大約200nm并在隔離物195的下面延伸大約10nm至大約200nm。
氧化之后，僅存的鍺包含層135是位于柵電極165的下面的島。也在單晶硅層240的暴露的邊緣上形成SiO2的薄層265。氧化處理的效果是埋入式電介質(zhì)層130的厚區(qū)215和隔離物195的下面的柵電介質(zhì)層155之間的單晶硅層240的區(qū)域被拉緊，即晶格被從常態(tài)扭曲。
在圖2K中，除去SiO2薄層265(見圖2J)以暴露單晶硅區(qū)240的邊緣270。
在圖2L中，在單晶硅區(qū)240的邊緣270(見圖2K)上生長外延的硅區(qū)275。如上所述，外延Si可以由使用SiH4的LPCVD生長。
在圖2M中，形成具有足夠厚度的多晶硅層280以覆蓋蓋層175和隔離物195。如上所述，多晶硅層280可以是摻雜P型或非摻雜的。單晶硅層240上的外延的硅區(qū)275(見圖2L)可以在尺寸上略有增長，并從而形成單晶硅區(qū)110(也見圖1)。
在圖2N中，執(zhí)行CMP處理，使得多晶硅層280的上表面285與蓋層175的上表面290共面。
在圖2O中，執(zhí)行RIE刻蝕反處理，以便將多晶硅層280(見圖2N)從隔離物195、柵電介質(zhì)155的暴露端和STI 115的上表面295除去。多晶硅層280保留在由單晶硅區(qū)110、埋入式電介質(zhì)層130和STI115所限定的空間中。
在圖2P中，執(zhí)行可選的P型(例如硼)離子注入以在余下的多晶硅層280(見圖2O)中形成P-摻雜多晶硅源極/漏極120。P型離子注入也可用于摻雜柵電極165。如果多晶硅層280是如被沉積的P-摻雜的，取決于是否希望P型離子注入柵電極165可以排除或不排除該P型離子注入。
回到圖1，PFET 100的結(jié)構(gòu)改進了PFET的一些操作參數(shù)。第一，柵電極165下面的相對淺的、尤其靠近柵電極的側(cè)壁190A和190B的單晶硅區(qū)110導致改進的短溝道特性，例如降低的次閾值電壓擺動(SSWING)、降低的漏極感應的阻擋載荷及更為精確的閾值電壓(VT)控制。第二，相對深的多晶硅源極區(qū)和漏極區(qū)120A和120B導致較低的源極/漏極電阻。第三，埋入式電介質(zhì)層130A和130B降低源極/漏極電容(與傳統(tǒng)的塊體硅PFET相比)。第四，埋入式電介質(zhì)層130A的第二區(qū)215A和埋入式電介質(zhì)層130B的第二區(qū)215B之間的鍺包含層135(由于高鍺摻雜水平)允許由電壓偏置N-阱145控制VT。這些改進的操作參數(shù)都已經(jīng)實驗地顯示出導致明顯更快的PFET(當與具有和本發(fā)明的PFET相同溝道寬度和溝道長度的傳統(tǒng)塊體硅PFET相比較時)，并導致在短溝道長度設(shè)備上飽和漏極電流(IDSAT)增長達大約42％。根據(jù)本發(fā)明的PFET的制作本質(zhì)上可以完成。
圖3A至3D是說明通過對上述PFET處理進行一些變化而可以單獨地或者和PFET 100(見圖1)同時制造的NFET 300(見圖4)的制造的橫截面圖。在描述這些變化之前，應該理解，本領(lǐng)域中已知的是，當在相同的襯底上制造PFET和NFET時，在只是NFET所需的離子注入期間保護PFET不進行離子注入，并且在只是PFET所需的離子注入期間保護NFET不進行離子注入。通常由光阻擋層提供這種保護。因此，在下面的描述中應當理解的是，如果根據(jù)本發(fā)明正在同時制造PFET和NFET，則涉及PFET的已經(jīng)發(fā)生的這些步驟和涉及NFET的也可能已經(jīng)發(fā)生的這些步驟是前面的形成PFET的描述。
制造可以單獨地或者和PFET 100(見圖1)同時制造的NFET 300(見圖4)與圖2A至2M所示和上述PFET 100(見圖1)的制造類似，下面即描述不同之處。
在圖2C中，N-阱145由諸如硼的P-摻雜離子注入所形成的P-阱所代替。在圖2D中，N-摻雜逆向離子注入由使用諸如硼的P-摻雜品種的P-摻雜逆向離子注入所代替。在圖2G中，P-摻雜擴散離子注入由使用諸如砷的N-摻雜品種的N-摻雜擴散離子注入所代替，并且可選地N-摻雜光暈離子注入由使用諸如硼的P-摻雜品種的P-摻雜離子擴散離子注入所代替。
在圖2I和2J所示的處理之間，執(zhí)行圖3A和3B所示的處理。在圖3A中，執(zhí)行定向RIE以除去不受隔離物195、蓋層175和柵電極165保護的埋入式電介質(zhì)層130的薄區(qū)210。作為替換，蓋層175也可以由Si3N4或Si3N4和SiO2層形成。在圖3B中，執(zhí)行各向同性的硅刻蝕，以除去硅襯底的暴露部分和電介質(zhì)層130的下部切除的厚區(qū)215。不切除STI 115的下部。除去在電介質(zhì)層130的下部切除的厚區(qū)215的下面的硅就除去了大部分或所有前面引入單晶硅區(qū)110和溝道區(qū)205(見圖4)的應力。
對于NFET，圖2L由圖3C代替，而圖2O由圖3D代替。在圖3C中，外延硅區(qū)275在單晶硅區(qū)240的邊緣270(見圖2K)上生長，而外延層285在硅襯底215的暴露表面上生長。如上所述，外延Si可以由使用SiH4的LPCVD生長。在圖3D中，執(zhí)行RIE刻蝕反處理，以便將多晶硅層280(見圖2N)從隔離物195、柵電介質(zhì)層155的暴露端和STI 115的上表面295除去。多晶硅層290保留在由單晶硅區(qū)110、埋入式電介質(zhì)層130的厚區(qū)215、外延層285和STI 115所限定的空間中。
在圖2P中，可選的P型離子注入由可選的N型離子注入(例如使用砷)所代替，以形成N-摻雜的源極/漏極120。根據(jù)本發(fā)明的NFET的制作本質(zhì)上完成。
圖4是根據(jù)本發(fā)明的可以單獨地或者和圖1中的PFET 100同時制造的NFET 300的橫截面圖。除一些差別外，圖4與圖1類似。第一，單晶硅區(qū)110由P-摻雜代替N-摻雜，源極區(qū)和漏極區(qū)120A和120B由N-摻雜代替P-摻雜，單晶硅區(qū)125A由N-摻雜代替P-摻雜，N-阱145由P-阱145代替。第二，結(jié)構(gòu)上，只有各個電介質(zhì)層130A和130B的厚區(qū)215A和215B以及外延層285A和285B插入在各個多晶硅源極區(qū)/漏極區(qū)120A和120B與硅襯底150之間，而不是電介質(zhì)層130A和130B的各個薄區(qū)210A和210B(見圖1)，以及外延層285A和285B在電介質(zhì)層130A和130B的各個厚區(qū)215A和215B的下面延伸。從源極120A和漏極120B的源/漏摻雜品種可以或不可以延伸入各個外延層285A和285B。
因此，本發(fā)明既提供相比較于傳統(tǒng)的PFET以縮小的硅面積和能量損耗具有高切換速度的改進的PFET，又提供可以與改進的PFET同時制造出來的NFET。
為了理解本發(fā)明上面給出了對本發(fā)明實施例的描述?？梢岳斫獾氖?，本發(fā)明不受限于這里所述的特殊實施例的限制，而是能夠正如本領(lǐng)域技術(shù)人員所明了的、在不脫離本發(fā)明的范圍的情況下進行各種修改、重新調(diào)整和替換。因此，附上的權(quán)利要求旨在概括所有落入本發(fā)明的真正精神和范圍中的修改和變化。
權(quán)利要求
1.一種場效應晶體管，包括在柵電介質(zhì)層上表面上形成的柵電極，所述柵電介質(zhì)層位于單晶硅溝道區(qū)的上表面上，所述單晶硅溝道區(qū)位于鍺包含層的上表面上，所述鍺包含層位于單晶硅襯底的上表面上，所述鍺包含層位于所述單晶硅襯底的所述上表面上的第一電介質(zhì)層和第二電介質(zhì)層之間。
2.如權(quán)利要求1所述的場效應晶體管，其中所述第一電介質(zhì)層在所述柵電極的第一側(cè)的下面延伸，所述第二電介質(zhì)層在所述柵電極的相對第二側(cè)的下面延伸。
3.如權(quán)利要求1所述的場效應晶體管，其中所述第一電介質(zhì)層在所述單晶硅溝道區(qū)的第一側(cè)的下面延伸，所述第二電介質(zhì)層在所述單晶硅溝道區(qū)的相對第二側(cè)的下面延伸。
4.如權(quán)利要求1所述的場效應晶體管，還包括多晶硅源極區(qū)和多晶硅漏極區(qū)，每一個都在所述單晶硅溝道區(qū)的相對側(cè)上鄰接所述單晶硅溝道區(qū)。
5.如權(quán)利要求4所述的場效應晶體管，其中所述第一電介質(zhì)層在所述多晶硅源極的下面延伸，所述第二電介質(zhì)層在所述多晶硅漏極的下面延伸。
6.如權(quán)利要求4所述的場效應晶體管，其中所述第一電介質(zhì)層不在所述多晶硅源極的下面延伸，所述第二電介質(zhì)層不在所述多晶硅漏極的下面延伸。
7.如權(quán)利要求5所述的場效應晶體管，其中位于所述單晶硅溝道區(qū)的下面的所述第一電介質(zhì)層的第一區(qū)具有第一厚度，位于所述多晶硅源極區(qū)的下面的所述第一電介質(zhì)層的第二區(qū)具有第二厚度，所述第一厚度大于所述第二厚度；而且位于所述單晶硅溝道區(qū)的下面的所述第二電介質(zhì)層的第一區(qū)具有第一厚度，位于所述多晶硅漏極區(qū)的下面的所述第二電介質(zhì)層的第二區(qū)具有第二厚度，所述第一厚度大于所述第二厚度。
8.如權(quán)利要求4所述的場效應晶體管，還包括位于所述多晶硅源極區(qū)和所述單晶硅溝道區(qū)之間的單晶硅源極區(qū)；和位于所述多晶硅漏極區(qū)和所述單晶硅溝道區(qū)之間的單晶硅漏極區(qū)。
9.如權(quán)利要求8所述的場效應晶體管，其中每個所述單晶硅源極區(qū)和所述單晶硅漏極區(qū)在所述柵電極的下面延伸。
10.如權(quán)利要求8所述的場效應晶體管，其中位于所述單晶硅溝道區(qū)的下面的所述第一電介質(zhì)層的第一區(qū)具有第一厚度，位于所述多晶硅源極區(qū)的下面的所述第一電介質(zhì)層的第二區(qū)具有第二厚度，所述第一厚度大于所述第二厚度；位于所述單晶硅溝道區(qū)的下面的所述第二電介質(zhì)層的第一區(qū)具有第一厚度，位于所述多晶硅漏極區(qū)的下面的所述第二電介質(zhì)層的第二區(qū)具有第二厚度，所述第一厚度大于所述第二厚度；所述單晶硅源極區(qū)經(jīng)過所述第一電介質(zhì)層的所述第一區(qū)延伸入所述多晶硅源極區(qū)；和所述單晶硅漏極區(qū)經(jīng)過所述第二電介質(zhì)層的所述第一區(qū)延伸入所述多晶硅漏極區(qū)。
11.如權(quán)利要求10所述的場效應晶體管，其中所述單晶硅源極區(qū)不經(jīng)過所述第一電介質(zhì)層的所述第一區(qū)延伸入所述單晶硅溝道區(qū)；和所述單晶硅漏極區(qū)不經(jīng)過所述第二電介質(zhì)層的所述第一區(qū)延伸入所述單晶硅溝道區(qū)。
12.如權(quán)利要求1所述的場效應晶體管，其中所述第一和第二電介質(zhì)層的下表面經(jīng)過所述鍺包含層的下表面延伸入所述單晶硅襯底。
13.如權(quán)利要求1所述的場效應晶體管，其中所述鍺包含層包括Si(1-X)GeX，其中X等于大約0.15至大約0.5，或包括Si(1-X-Y)GeXCY，其中X等于大約0.15至大約0.5，Y等于大約0至大約0.1。
14.如權(quán)利要求1所述的場效應晶體管，其中所述第一和第二電介質(zhì)層將應力引入所述溝道區(qū)的晶格中。
15.如權(quán)利要求1所述的場效應晶體管，其中所述第一電介質(zhì)層和第二電介質(zhì)層的每一個包括硅的氧化物和鍺的氧化物。
16.如權(quán)利要求1所述的場效應晶體管，還包括P-摻雜多晶硅源極區(qū)和P-摻雜多晶硅漏極區(qū)，每一個都在所述單晶硅溝道區(qū)的相對側(cè)上鄰接所述單晶硅溝道區(qū)；鄰接所述多晶硅源極和所述多晶硅漏極的電介質(zhì)絕緣物，所述第一和第二電介質(zhì)分別在所述多晶硅源極和所述多晶硅漏極的下面延伸并且層鄰接所述電介質(zhì)絕緣物。
17.如權(quán)利要求1所述的場效應晶體管，還包括N-摻雜多晶硅源極區(qū)和N-摻雜多晶硅漏極區(qū)，每一個都在所述單晶硅溝道區(qū)的相對側(cè)上鄰接所述單晶硅溝道區(qū)；和鄰接所述多晶硅源極和所述多晶硅漏極的電介質(zhì)絕緣物。
18.如權(quán)利要求1所述的場效應晶體管，其中所述單晶硅溝道區(qū)是N型摻雜的。
19.如權(quán)利要求1所述的場效應晶體管，其中所述單晶硅溝道區(qū)是P型摻雜的。
20.一種制造場效應晶體管的方法，包括(a)提供單晶硅襯底，其具有在所述單晶硅襯底的上表面上形成的單晶鍺包含層和在所述單晶鍺包含層的上表面上形成的單晶硅層；(b)在所述單晶硅層的上表面上形成柵電介質(zhì)層；(c)在所述電介質(zhì)層的上表面上形成柵電極；(d)除去所述單晶硅層，以形成單晶硅島，并除去比整個單晶鍺包含層小的部分單晶鍺包含層，以在位于單晶硅層和所述單晶鍺包含層不由所述柵電極保護之處的所述柵電極的下面形成單晶硅島；(e)氧化不由所述柵電極保護的所有其余部分的所述單晶鍺包含層和所述柵電極的下面的比整個所述單晶鍺包含層小的部分單晶鍺包含層，以在所述單晶硅島的下面形成單晶鍺包含島，其具有在第一側(cè)上的第一電介質(zhì)層和在單晶鍺包含島的相對第二側(cè)上的第二電介質(zhì)層，所述第一電介質(zhì)層和第二電介質(zhì)層都在所述柵電極的下面延伸；和(f)在所述第一電介質(zhì)層上形成多晶硅源極區(qū)，在所述第二電介質(zhì)層上形成多晶硅漏極區(qū)，所述多晶硅源極區(qū)和多晶硅漏極區(qū)鄰接所述單晶硅溝道島的相對側(cè)。
21.如權(quán)利要求20所述的方法，還包括在步驟(e)和(f)之間，在所述單晶硅島的暴露側(cè)壁上生長單晶硅層。
22.如權(quán)利要求20所述的方法，其中所述第一電介質(zhì)層在所述柵電極的第一側(cè)的下面延伸，所述第二電介質(zhì)層在所述柵電極的相對第二側(cè)的下面延伸。
23.如權(quán)利要求20所述的方法，其中所述第一電介質(zhì)層在所述單晶硅島的第一側(cè)的下面延伸，所述第二電介質(zhì)層在所述單晶硅島的相對第二側(cè)的下面延伸。
24.如權(quán)利要求20所述的方法，其中所述第一電介質(zhì)層在所述多晶硅源極的下面延伸，所述第二電介質(zhì)層在所述多晶硅漏極的下面延伸。
25.如權(quán)利要求20所述的方法，其中所述第一電介質(zhì)層的所述單晶硅島下面的第一區(qū)比所述多晶硅源極區(qū)下面的所述第一電介質(zhì)層的第二區(qū)厚；而且所述第二電介質(zhì)層的所述單晶硅島下面的第一區(qū)比所述多晶硅漏極區(qū)下面的所述第二電介質(zhì)層的第二區(qū)厚。
26.如權(quán)利要求20所述的方法，還包括在所述單晶硅島中形成單晶硅源極區(qū)，所述單晶硅源極區(qū)鄰接所述多晶硅源極區(qū)，所述單晶硅源極區(qū)在所述柵電極的下面延伸；和在所述單晶硅島中形成單晶硅漏極區(qū)，所述單晶硅漏極區(qū)鄰接所述多晶硅漏極區(qū)，所述單晶硅漏極區(qū)在所述柵電極的下面延伸。
27.如權(quán)利要求26所述的方法，其中位于所述單晶硅溝道區(qū)的下面的所述第一電介質(zhì)層的第一區(qū)具有第一厚度，位于所述多晶硅源極區(qū)的下面的所述第一電介質(zhì)層的第二區(qū)具有第二厚度，所述第一厚度大于所述第二厚度；位于所述單晶硅溝道區(qū)的下面的所述第二電介質(zhì)層的第一區(qū)具有第一厚度，位于所述多晶硅漏極區(qū)的下面的所述第二電介質(zhì)層的第二區(qū)具有第二厚度，所述第一厚度大于所述第二厚度；所述單晶硅源極區(qū)經(jīng)過所述第一電介質(zhì)層的所述第一區(qū)延伸入所述多晶硅源極區(qū)；和所述單晶硅漏極區(qū)經(jīng)過所述第二電介質(zhì)層的所述第一區(qū)延伸入所述多晶硅漏極區(qū)。
28.如權(quán)利要求26所述的方法，其中所述單晶硅源極區(qū)不經(jīng)過所述第一電介質(zhì)層的所述第一區(qū)延伸入所述單晶硅島；和所述單晶硅漏極區(qū)不經(jīng)過所述第二電介質(zhì)層的所述第一區(qū)延伸入所述單晶硅島。
29.如權(quán)利要求20所述的方法，其中所述第一和第二電介質(zhì)層的下表面經(jīng)過所述鍺包含層的下表面延伸入所述單晶硅襯底。
30.如權(quán)利要求20所述的方法，其中鍺包含層包括Si(1-X)GeX，其中X等于大約0.15至大約0.5，或包括Si(1-X-Y)GeXCY，其中X等于大約0.15至大約0.5，Y等于大約0至大約0.1。
31.如權(quán)利要求20所述的方法，其中所述第一和第二電介質(zhì)層將應力引入所述單晶硅島的晶格中。
32.如權(quán)利要求20所述的方法，還包括摻雜所述單晶硅層N型；和摻雜所述多晶硅源極區(qū)和所述多晶硅漏極區(qū)P型。
33.如權(quán)利要求20所述的方法，還包括在步驟(e)和(f)之間，從所述單晶硅襯底上除去不在所述柵電極下面或不在所述柵電極的側(cè)壁上所形成的隔離物下面延伸的所述第一和第二電介質(zhì)層；從余下的第一和第二電介質(zhì)層下面除去所述單晶硅襯底的一層；和在所述單晶硅島的暴露側(cè)壁上生長第一單晶硅層，并在所述單晶硅襯底的暴露表面上生長第二單晶硅層。
34.如權(quán)利要求33所述的方法，其中所述第一電介質(zhì)層在所述柵電極的第一側(cè)的下面延伸，所述第二電介質(zhì)層在所述柵電極的相對第二側(cè)的下面延伸。
35.如權(quán)利要求33所述的方法，其中所述第一電介質(zhì)層在所述單晶硅島的第一側(cè)的下面延伸，所述第二電介質(zhì)層在所述單晶硅島的相對第二側(cè)的下面延伸。
36.如權(quán)利要求33所述的方法，其中所述第一電介質(zhì)層不在所述多晶硅源極的下面延伸，所述第二電介質(zhì)層不在所述多晶硅漏極的下面延伸。
37.如權(quán)利要求33所述的方法，還包括在所述單晶硅島中形成單晶硅源極區(qū)，所述單晶硅源極區(qū)鄰接所述多晶硅源極區(qū)，所述單晶硅源極區(qū)在所述柵電極的下面延伸；和在所述單晶硅島中形成單晶硅漏極區(qū)，所述單晶硅漏極區(qū)鄰接所述多晶硅漏極區(qū)，所述單晶硅漏極區(qū)在所述柵電極的下面延伸。
38.如權(quán)利要求37所述的方法，其中所述單晶硅源極區(qū)經(jīng)過所述第一電介質(zhì)層延伸入所述多晶硅源極區(qū)；和所述單晶硅漏極區(qū)經(jīng)過所述第二電介質(zhì)層延伸入所述多晶硅漏極區(qū)。
39.如權(quán)利要求37所述的方法，其中所述單晶硅源極區(qū)不經(jīng)過所述第一電介質(zhì)層的所述第一區(qū)延伸入所述單晶硅島；和所述單晶硅漏極區(qū)不經(jīng)過所述第二電介質(zhì)層的所述第一區(qū)延伸入所述單晶硅島。
40.如權(quán)利要求33所述的方法，其中所述第一和第二電介質(zhì)層的下表面經(jīng)過所述鍺包含層的下表面延伸入所述單晶硅襯底。
41.如權(quán)利要求33所述的方法，其中所述鍺包含層包括Si(1-X)GeX，其中X等于大約0.15至大約0.5，或包括Si(1-X-Y)GeXCY，其中X等于大約0.15至大約0.5，Y等于大約0至大約0.1。
42.如權(quán)利要求33所述的方法，其中所述第一和第二電介質(zhì)層不將應力引入所述單晶硅島的晶格中。
43.如權(quán)利要求33所述的方法，還包括摻雜所述單晶硅層P型；和摻雜所述多晶硅源極區(qū)和所述多晶硅漏極區(qū)N型。
全文摘要
本發(fā)明公開一種場效應晶體管(100)和制造該場效應晶體管的方法。所述場效應晶體管包括在柵電介質(zhì)層(155)上表面(170)上形成的柵電極(165)，所述柵電介質(zhì)層位于單晶硅溝道區(qū)(110)的上表面(160)上，所述單晶硅溝道區(qū)位于鍺包含層(135)的上表面上，所述鍺包含層位于單晶硅襯底(150)的上表面上，所述鍺包含層位于單晶硅襯底的上表面上的第一電介質(zhì)層(215A)和第二電介質(zhì)層(215B)之間。
文檔編號H01L21/32GK101023530SQ200580031434
公開日2007年8月22日 申請日期2005年9月19日 優(yōu)先權(quán)日2004年9月20日
發(fā)明者布倫特·A.·安德森, 路易斯·D.·蘭澤羅蒂, 愛德華·J.·諾瓦克 申請人:國際商業(yè)機器公司