專利名稱：包含通過(guò)沉積金屬氧化物而形成的閾電壓控制層的含氮場(chǎng)效應(yīng)晶體管柵疊層的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及半導(dǎo)體器件，尤其涉及互補(bǔ)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)結(jié)構(gòu)，該結(jié)構(gòu)包含能夠充分控制該結(jié)構(gòu)的閾電壓Vt 的層，其中該層在本文中稱為Vt穩(wěn)定層。本發(fā)明還涉及制造這種MOSFET 結(jié)構(gòu)的方法。
背景技術(shù)：
在標(biāo)準(zhǔn)硅互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)中，p型場(chǎng)效應(yīng)晶體 管(pFET)使用摻硼(或其它受體)的p型多晶硅層作為柵電極，其中該 多晶硅層沉積在二氧化硅或氧氮化珪柵介質(zhì)層上。通過(guò)該多晶硅層施加?xùn)?壓，以在該柵介質(zhì)層下面的n型硅中形成反型溝道。為了 pFET正常工作，應(yīng)當(dāng)在給多晶硅(多晶-硅)柵電極施加微負(fù)的 電壓處開始出現(xiàn)反轉(zhuǎn)。這是由于如圖1所示的柵疊層結(jié)構(gòu)的能帶對(duì)準(zhǔn)(band alignment)而出現(xiàn)的。具體地說(shuō)，圖1示出在典型的pFET中多晶硅/柵氧 化物柵疊層在零柵偏壓時(shí)的近似能帶對(duì)準(zhǔn)。在圖1中，Ec、 Ev和Ef分別是 硅中的導(dǎo)帶邊緣、價(jià)帶邊緣和費(fèi)米能級(jí)。多晶硅/柵氧化物/n型硅疊層形成 這樣一種電容器，該電容器在大約0 V處轉(zhuǎn)向反轉(zhuǎn)狀態(tài)，在大約+ lV處 轉(zhuǎn)向積累狀態(tài)(這取決于襯底的摻雜)。閾電壓Vt可以解釋為開始出現(xiàn)反 轉(zhuǎn)時(shí)的電壓，所以閾電壓Vt近似為0V，平帶電壓是剛剛超出電容器開始 轉(zhuǎn)向積累時(shí)的電壓，近似為+ lV。閾電壓和平帶電壓的確切值都取決于硅 襯底中的摻雜濃度，并且可以通過(guò)選擇適當(dāng)?shù)囊r底摻雜濃度而稍有變化。在以后的技術(shù)中，二氧化硅或氧氮化硅介質(zhì)將被具有較高介電常數(shù)的柵極材料替代。這些材料稱為"高k"材料，其中術(shù)語(yǔ)"高k，，表示其介電常數(shù)大于4.0、優(yōu)選大于約7.0的絕緣材料。除非另有指出，本文所提及 的介電常lbi相對(duì)于真空而言的。在各種可能的材料中，二氧化鉿、硅酸 鉿或氧氮化鉿硅可能是替代常規(guī)柵介質(zhì)的最合適的候選材料，因?yàn)樗鼈冊(cè)?高溫下具有良好的熱穩(wěn)定性。然而，當(dāng)使用例如二氧化鉿或硅酸鉿的介質(zhì)制造p型場(chǎng)效應(yīng)晶體管時(shí)， 人們熟知的問(wèn)題是，器件的平帶電壓從接近大約+ 1 V的理想位置漂移到 大約O +/-300 mV。平帶電壓的這種漂移在2003年Symposium on VLSI Technology Digest of Technical Papers的C.Hobbs等人的標(biāo)題為"Fermi Level Pinning at the Poly-Si/Metal Oxide Interface"中有所公開。因此，該器件的閾電壓漂移到大約-1 V。該閾電壓漂移被認(rèn)為是由于鉿基柵氧化物 層和多晶硅層之間的緊密的相互作用的結(jié)果。 一個(gè)模型(例如，參見(jiàn)C.Hobbs等人的如上論文)推測(cè)，這種相互作用將使得多晶硅-柵氧化物界 面的硅帶隙中的態(tài)密度增加，從而導(dǎo)致"費(fèi)米能級(jí)釘扎，，現(xiàn)象。因此，該 閾電壓并沒(méi)有在"合適的"位置上，即，對(duì)于可用的CMOS (互補(bǔ)金屬氧 化物半導(dǎo)體)技術(shù)，該閾電壓太高。解決上述閾電壓漂移問(wèn)題的一種可行方案是通過(guò)襯底設(shè)計(jì)，其中，溝 道注入可以用來(lái)j吏閾電壓漂移。雖然襯底i殳計(jì)^^穩(wěn)、定閾電壓漂移的一種可 行方法，但是它只能在有限的范圍內(nèi)穩(wěn)定閾電壓漂移，對(duì)于包含柵疊層的 FET是不夠的，其中所述柵疊層包括多晶硅柵電極和含鉿的高介電常數(shù)柵 介質(zhì)。解決上述MOSFET中的閾電壓控制問(wèn)題的另一種可行方案是，使用 含金屬氮化物的材料，并且將該材料置于高k柵介質(zhì)和柵電極之間，其中 所述含金屬氮化物的材料可選地包含氧，例如，Al(O)N。考慮上述閾電壓和平帶電壓漂移的問(wèn)題，對(duì)于這種FET，幾乎不可能 開發(fā)出能夠穩(wěn)定閾電壓和平帶電壓的CMOS技術(shù)。因此，需要能夠穩(wěn)定含 柵疊層的FET的閾電壓和平帶電壓的方法和結(jié)構(gòu)。發(fā)明內(nèi)容本發(fā)明通過(guò)在柵介質(zhì)和柵電極之間設(shè)置vt穩(wěn)定層來(lái)解決上述閾電壓和平帶電壓漂移的問(wèn)題。由于空間上隔開，在本發(fā)明中所用的Vt穩(wěn)定層能 夠防止柵介質(zhì)和柵電極之間相互作用。而且，本發(fā)明中所用的Vt穩(wěn)定層具 有足夠高的介電常數(shù)(在大約4.0或更大的數(shù)量級(jí)上)，使得添加該穩(wěn)定 層時(shí)柵電容有最小的下降(由于電容串聯(lián)的作用)。本發(fā)明中所用的Vt 穩(wěn)定層可以至少部分離解以在近界面層中提供p型摻雜劑源，從而確保近 界面柵電極的p型性質(zhì)，并且它可以防止雜質(zhì)從柵介質(zhì)向外擴(kuò)散到柵電極 以及從柵電極擴(kuò)散到柵介質(zhì)。本發(fā)明的Vt穩(wěn)定層的另一特征是，它是化學(xué)穩(wěn)定的，從而硅不能還 原它。在本發(fā)明的Vt穩(wěn)定層可能會(huì)出現(xiàn)一些離解的情況下，本發(fā)明的Vt 穩(wěn)定層對(duì)于硅而言應(yīng)當(dāng)不是n型摻雜劑。而是，本發(fā)明的Vt穩(wěn)定層可以是 p型摻雜劑或中性摻雜劑，使得對(duì)器件性能沒(méi)有負(fù)面影響。此外，本發(fā)明 中所用的Vt穩(wěn)定層應(yīng)當(dāng)是能夠耐高溫(大約1000°C，典型的標(biāo)準(zhǔn)CMOS 加工)的難熔化合物?？捎糜诒景l(fā)明中的Vt穩(wěn)定層包含金屬氧化物，可選地，該金屬氧化 物可以被氮化。在其中金屬氧化物未被氮化的實(shí)施例中，要求下層?xùn)沤橘|(zhì) 或半導(dǎo)體襯底中的至少一個(gè)中含氮。Vt穩(wěn)定層是位于柵介質(zhì)和柵電極之間 的一薄夾層。Vt穩(wěn)定層的厚度通常在大約1人至大約25A的范圍內(nèi)，更通 常在大約2 A至大約15A的范圍內(nèi)。與本發(fā)明的穩(wěn)定層中的一些Vt穩(wěn)定層相似的Vt穩(wěn)定層在過(guò)去4皮用作 柵氧化物(例如，參見(jiàn)L國(guó)A. Ragnarsson等人的"Physical and electrical properties of reactive molecular beam deposited aluminum nitride in metal-oxide-silicon structures" , J. Applied Physics, 93 (2003) 3912-3919; S. Guha等人的"High temperature stability of AI2O3 dielectrics on Si: Interfacial metal diffusion and mobility degradation" , Applied Physics Letters, 81 (2002) 2956-2958; S. Skordas等人的"Low temperature metal organic chemical vapor deposition of aluminum oxide thin打lms foradvanced CMOS gate dielectric applications, in Silicon Materials-Processing, Characterization, and Reliability"，由J丄.Veteran, P.S. Ho， D. O，Meara, V. Misra編輯，2002， p. 36; D.A. Buchanna等人的"80 nm poly-silicon gated n-FETs with ultra-thin AI2O3 gate dielectric for ULSI applications" ， IEDM Technical Digest (2000) 223-226)或者蝕刻停止層 (例如，參見(jiàn)C.S. Park等人的"In Intergrable Dual Metal Gate CMOS Process using Ultrathin Aluminum Nitride Buffer Layer" ， IEEE Electron Dev. Lett. 24 (2003) 298-300 )。以前已經(jīng)提出了氧化鋁(A1203)用作二氧化鉿和多晶硅之間的材料 層，以試圖改善電特性的均勻性。例如，參見(jiàn)D.C. Gilmer等人的"Compatibility of Silicon Gates with Hafnium-based Gate Dielectrics"， Microelectronics Engineering, Vol. 69， Issues 2-4, September 2003， pp. 138-144。盡管有這樣的內(nèi)容，但是本申請(qǐng)人確定，除非柵介質(zhì)或半導(dǎo)體襯 底或者二者含氮之外，當(dāng)Al203層介于硅酸鉿和多晶珪之間時(shí)，閾電壓無(wú) 法得以充分有益的改善。美國(guó)專利申請(qǐng)公開US2002/0090773 Al描述了一種場(chǎng)效應(yīng)晶體管結(jié) 構(gòu)，包括襯底，該襯底具有源區(qū)域、漏區(qū)域、以及位于源區(qū)域和漏區(qū)域 之間的溝道區(qū)域；絕緣體，該絕緣體設(shè)置在溝道區(qū)域上；以及柵電極，該 柵電極設(shè)置在絕緣層上。絕緣層可以包含單獨(dú)的氮化鋁，或者可以包含置 于氧化鋁、二氧化硅和氮化硅的上方或下方的氮化鋁。在本發(fā)明中V吏用氮 化鋁，以提供具有低泄漏電流的器件。美國(guó)專利申請(qǐng)^^開US2002/0190302 Al描述了一種用于場(chǎng)效應(yīng)晶體 管的擴(kuò)散阻擋層，該場(chǎng)效應(yīng)晶體管包括含氮絕緣層作為柵介質(zhì)。可以通過(guò) 在絕緣層上注入、氮化或沉積氮化合物來(lái)引入氮。廣義地說(shuō)，本發(fā)明提供一種互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)， 該互補(bǔ)金屬氧化物半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有位于 其中的源擴(kuò)散區(qū)域和漏擴(kuò)散區(qū)域，所述源擴(kuò)散區(qū)域和所述漏擴(kuò)散區(qū)域被器 件溝道隔開；以及柵疊層，該柵疊層位于所述器件溝道之上，所述柵疊層包括柵介質(zhì)、Vt穩(wěn)定層和柵電極，所述Vt穩(wěn)定層位于所述柵介質(zhì)和所述柵電極之間，能夠?qū)⑺鼋Y(jié)構(gòu)的閾電壓和平帶電壓穩(wěn)定到目標(biāo)值、并包含氮化的金屬氧化物或無(wú)氮的金屬氧化物，其條件是，當(dāng)所述Vt穩(wěn)定層包含無(wú)氮的金屬氧化物時(shí)，所述半導(dǎo)體襯底或所述柵介質(zhì)中的至少一個(gè)含氮。在本發(fā)明的一個(gè)非常優(yōu)選的實(shí)施例中，提供一種CMOS結(jié)構(gòu)，該 CMOS結(jié)構(gòu)包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有位于其中的源擴(kuò)散區(qū)域 和漏擴(kuò)散區(qū)域，所述源擴(kuò)散區(qū)域和所述漏擴(kuò)散區(qū)域被器件溝道隔開；以及 柵疊層，該柵疊層位于所述器件溝道之上，所述柵疊層包含含鉿的高k柵 介質(zhì)、氮化的氧化鋁Vt穩(wěn)定層和柵電極，所述氮化的氧化鋁Vt穩(wěn)定層位 于所述的含鉿高k柵介質(zhì)和所述柵電極之間、并且能夠?qū)⑺鼋Y(jié)構(gòu)的閾電 壓和平帶電壓穩(wěn)定到目標(biāo)值。在本發(fā)明的另一方面中，提供一種形成具有改善的闊電壓和平帶電壓 的互#^屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)的方法。該方法包括以下步驟 在半導(dǎo)體村底上設(shè)置包含柵介質(zhì)、Vt穩(wěn)定層和柵電極的柵疊層，所述Vt 穩(wěn)定層位于所述柵介質(zhì)和所述柵電極之間、并且包含氮化的金屬氧化物或 者無(wú)氮的金屬氧化物，其條件是，當(dāng)所述Vt穩(wěn)定層包含無(wú)氮的金屬氧化物 時(shí)，所述半導(dǎo)體襯底或所述柵介質(zhì)中的至少一個(gè)含氮；以及用任何已知的 技術(shù)對(duì)所迷柵疊層施加偏壓，從而所述Vt穩(wěn)定層將所述結(jié)構(gòu)的閾電壓和平 帶電壓穩(wěn)定到目標(biāo)值。


圖1示意性地示出在典型的pFET中現(xiàn)有技術(shù)的柵疊層在零柵偏壓 Vg=0V時(shí)的近似能帶對(duì)準(zhǔn)。Ec和Ev量分別表示珪襯底和多晶硅柵極中的 導(dǎo)帶邊緣和價(jià)帶邊緣。Ef表示在零柵偏壓時(shí)珪襯底和多晶硅柵極中的費(fèi)米 能級(jí)的位置(點(diǎn)線)；圖2A-2D示出本發(fā)明的各個(gè)加工步驟中的CMOS結(jié)構(gòu)(截面圖)， 其中該CMOS結(jié)構(gòu)包括位于柵介質(zhì)和柵電極之間的本發(fā)明的閾電壓穩(wěn)定層；圖3是示出具有nFET和pFET器件區(qū)域的半導(dǎo)體結(jié)構(gòu)(截面圖)， 其中本發(fā)明的Vt穩(wěn)定層僅位于pFET器件區(qū)域內(nèi)，而沒(méi)有位于nFET器件 區(qū)域內(nèi)。
具體實(shí)施方式
現(xiàn)在將更加詳細(xì)地描述本發(fā)明，本發(fā)明提供CMOS結(jié)構(gòu)及其制造方 法，該CMOS結(jié)構(gòu)包括在柵電極和柵介質(zhì)之間的Vt穩(wěn)定層，該Vt穩(wěn)定層 能夠穩(wěn)定該結(jié)構(gòu)的閾電壓和平帶電壓。注意，在圖2A-2D中，每個(gè)附圖中 所示出的結(jié)構(gòu)并不是按比例繪制的。此外，雖然在半導(dǎo)體襯底上示出單個(gè) FET，但是本發(fā)明也考慮包括在同一襯底的表面上具有多個(gè)FET的情況。 相鄰的FET可以通過(guò)隔離區(qū)域彼此隔開，這在本申請(qǐng)的一些附圖中沒(méi)有示 出。本發(fā)明的附圖示出這樣的實(shí)施例，其中本發(fā)明的Vt穩(wěn)定層用于常規(guī) CMOS工藝流程中。雖然對(duì)這種工藝進(jìn)行了圖解，但是本發(fā)明的Vt穩(wěn)定 層可以用于形成FET的任何其它類型的工藝，例如置換柵極工藝。因此， 關(guān)于用于形成FET的技術(shù)的工藝描述并不意味著本發(fā)明僅僅局限于這種 工藝。相反，本發(fā)明的Vt穩(wěn)定層可以結(jié)合到能夠形成FET的任何其它工 藝(例如，置換柵極工藝)中。首先，參照?qǐng)D2A,該圖示出了可用于本發(fā)明的初始結(jié)構(gòu)IO。圖2A中 所示的初始結(jié)構(gòu)10在半導(dǎo)體襯底12的表面上包括由柵介質(zhì)20、 Vt穩(wěn)定層 22和柵電極24構(gòu)成的覆蓋層。根據(jù)本發(fā)明，Vt穩(wěn)定層22位于柵介質(zhì)20 和柵電極24之間。本發(fā)明中所用的半導(dǎo)體村底12包含任何半導(dǎo)體材料，所述半導(dǎo)體材料 包括，但不限于Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP 和所有其它的IV/IV、 III/V或II/VI化合物半導(dǎo)體。半導(dǎo)體襯底12也可以 包含有機(jī)半導(dǎo)體或?qū)訝畎雽?dǎo)體，例如Si/SiGe、絕緣體上硅(SOI)或絕緣 體上SiGe (SGOI)。在本發(fā)明的一些實(shí)施例中，優(yōu)選的是，半導(dǎo)體襯底 12由含Si半導(dǎo)體材料(即含硅的半導(dǎo)體材料)構(gòu)成。半導(dǎo)體襯底12可以是摻雜的、未摻雜的，或者在其中包含摻雜或未摻雜的區(qū)域。半導(dǎo)體襯底12也可以包含第一摻雜(n型或p型)區(qū)域和第二摻雜(n 型或p型)區(qū)域。為了清楚起見(jiàn)，在本申請(qǐng)的附圖中，沒(méi)有特定地示出摻 雜區(qū)域。第一摻雜區(qū)域和第二摻雜區(qū)域可以相同，或者它們可以具有不同 的導(dǎo)電率和/或摻雜濃度。這些摻雜區(qū)域稱為"阱，，。半導(dǎo)體襯底12可以 是應(yīng)變的、非應(yīng)變的，或者是其組合形式的。而且，半導(dǎo)體襯底12可以具 有任何晶向，包括，例如，100、 110、 lll或其組合。從而，至少一個(gè)隔離區(qū)域(未示出)通常形成在半導(dǎo)體襯底12中。隔 離區(qū)域可以是溝槽隔離區(qū)域或者場(chǎng)氧化物隔離區(qū)域。利用本領(lǐng)域技術(shù)人員 所熟知的常規(guī)溝槽隔離工藝形成溝槽隔離區(qū)域。例如，在形成溝槽隔離區(qū) 域的過(guò)程中，可以使用光刻、蝕刻和用溝槽介質(zhì)填充該溝槽。可選地是， 可以在溝槽填充之前在溝槽中形成襯墊，可以在溝槽填充之后進(jìn)行致密化 步驟，并且也可以在溝槽填充之后接著進(jìn)行平坦化工藝?？梢岳盟^的 硅的局部氧化工藝形成場(chǎng)氧化物。注意，至少一個(gè)隔離區(qū)域在相鄰的柵區(qū) 域之間提供隔離，通常在相鄰柵極具有相反的導(dǎo)電性時(shí)需要這樣。相鄰的 柵區(qū)域可以具有相同的導(dǎo)電性(即，二者為n型或p型)，或者，可選的 是，它們可以具有不同的導(dǎo)電性(即， 一個(gè)為n型，另一個(gè)為p型)。在半導(dǎo),底12中形成所述至少一個(gè)隔離區(qū)域之后，在該結(jié)構(gòu)的表 面上形成柵介質(zhì)20?？梢酝ㄟ^(guò)例如氧化、氮化或氧氮化之類的熱生長(zhǎng)工藝 來(lái)形成柵介質(zhì)20?？蛇x的是，可以通過(guò)例如化學(xué)氣相沉積(CVD)、等離 子體輔助CVD、金屬有機(jī)化學(xué)氣相沉積(MOCVD )、原子層沉積(ALD)、 蒸鍍、反應(yīng)濺射、化學(xué)溶液沉積和其它類似的沉積工藝的沉積工藝來(lái)形成 柵介質(zhì)20。也可以利用上述工藝的任何組合形式來(lái)形成柵介質(zhì)20。柵介質(zhì)20由例如Si02的無(wú)機(jī)絕緣材料構(gòu)成。在一些實(shí)施例中，柵介 質(zhì)20由其介電常數(shù)大于約4.0、優(yōu)選大于7.0的絕緣材料構(gòu)成。具體來(lái)說(shuō)， 本發(fā)明中所用的柵介質(zhì)20包括，但不限于氧化物、氮化物、氧氮化物和 /或硅酸鹽(包括金屬硅酸鹽和氮化的金屬硅酸鹽)。在一個(gè)實(shí)施例中，優(yōu) 選的是，柵介質(zhì)20由具有高k的氧化物例如Hf02、 ZK)2、 A1203、 Ti02、La203、 SrTi03、 LaA103、 Y203、 Ga203、 GdGaO及其混合物構(gòu)成。非常 優(yōu)選的高k柵介質(zhì)20的例子包括Hf02、硅酸鉿或氧氮化鉿珪?？蛇x的是， 柵介質(zhì)20可以包含其介電常數(shù)低于上述高k范圍的任何絕緣材料。例如， 柵介質(zhì)20可以包含Si02。柵介質(zhì)20的物理厚度可以變化，但是，通常，柵介質(zhì)20的厚度為大 約0.511111至大約1011111,更通常，柵介質(zhì)20的厚度為大約0.511111至大約 3 nm。該柵介質(zhì)可以沉積在氧化硅或氧氮化硅的薄層(在約O.l nm至約 1.5nm的數(shù)量級(jí)上)上，其中所述氧化珪或氧氮化硅的薄層首先沉積在襯 底上。接下來(lái)，在柵介質(zhì)20的覆蓋層上形成Vt穩(wěn)定層22。如上所述，本發(fā) 明中所用的Vt穩(wěn)定層22具有至少以下一種特性(O其通過(guò)空間分隔能 夠防止柵介質(zhì)20和柵電極24之間的相互作用；(ii)它具有足夠高的介電 常數(shù)(在約4.0或更高的數(shù)量級(jí)上)，使得添加該穩(wěn)定層時(shí)柵電容有最小 的下降(由于電容串聯(lián)的作用)；(iii)它至少可以部分離解以在近界面 層中提供p型摻雜劑源，從而確保近界面柵電極材料的p型性質(zhì)；(iv) 它可以防止原子從柵介質(zhì)20向外擴(kuò)散到柵電極24;以及(v)它可以防止 在柵電極24下面的后氧化。本發(fā)明的Vt穩(wěn)定層22是化學(xué)夾層，它能夠防止柵介質(zhì)20和柵電極 24之間的相互作用。本發(fā)明的Vt穩(wěn)定層22與底層的柵介質(zhì)20基本上不 反應(yīng)(可能會(huì)存在稍孩i或部分的分解，例如在該穩(wěn)定層起到摻雜劑源的作 用時(shí))。本發(fā)明的Vt穩(wěn)定層22的另一特征特點(diǎn)是，硅不能還原本發(fā)明的 Vt穩(wěn)定層22。在本發(fā)明的Vt穩(wěn)定層22可能會(huì)出現(xiàn)一些離解的情況下，本 發(fā)明的Vt穩(wěn)定層22應(yīng)當(dāng)是p型摻雜劑或中性摻雜劑，使得對(duì)器件性能沒(méi) 有負(fù)面影響。此外，本發(fā)明中所用的Vt穩(wěn)定層22應(yīng)當(dāng)是能夠耐高溫(大 約1000。C，典型的標(biāo)準(zhǔn)CMOS加工)的難熔化合物。Vt穩(wěn)定層22包含氮化的金屬氧化物或者無(wú)氮的金屬氧化物。當(dāng)Vt穩(wěn) 定層22包含無(wú)氮的金屬氧化物時(shí)，半導(dǎo)體襯底12和柵介質(zhì)20中的至少一 個(gè)含氮。通常，在半導(dǎo)體襯底上形成覆蓋層之前，將氮摻入到半導(dǎo)體襯底12中。可以通過(guò)離子注入、氣相摻雜或氮化工藝將氮供應(yīng)到半導(dǎo)體襯底12 中。當(dāng)柵介質(zhì)20含氮時(shí)，可以利用上述提及的可用來(lái)將氮摻入到半導(dǎo)體襯 底12中的一種技術(shù)來(lái)沉積含氮的柵介質(zhì)20或者將氮導(dǎo)入到柵介質(zhì)20中。當(dāng)Vt穩(wěn)定層22是氮化的金屬氧化物時(shí)，通常首先用常規(guī)沉積工藝形 成金屬氧化物，然后通過(guò)等離子體氮化過(guò)程使金屬氧化物氮化?？蛇x的是， 通過(guò)使用離子注入或氣相摻雜將激發(fā)的氮原子或分子或者含氮的分子或基 團(tuán)導(dǎo)入到金屬氧化物層，可以使該金屬氧化物氮化。根據(jù)本發(fā)明，Vt穩(wěn)定層22從而包含金屬氧化物，例如氧化鋁(A1203)、 氧化硼(BxOy)、氧化鎵(GaxOy)、氧化銦(InxOy)及其的氮化衍生物。 在本發(fā)明的一個(gè)優(yōu)選實(shí)施例中，Vt穩(wěn)定層22是A1203或氮化的A1203。Vt穩(wěn)定層22是薄層，通常，它的厚度為約lA至約25A，更通常，它 的厚度為約2A至約15A。Vt穩(wěn)定層22可以是無(wú)定形的，il^明，它可以沒(méi)有特定的晶體結(jié)構(gòu)。 除了無(wú)定形相之外，Vt穩(wěn)定層22可以存在其它的相，這取決于所用的材 料以及形成穩(wěn)定層時(shí)所采用的技術(shù)。在一個(gè)特別優(yōu)選的實(shí)施例中，在本發(fā)明中所形成的Vt穩(wěn)定層22是位 于柵介質(zhì)20上的連續(xù)的、均勻的層。"連續(xù)的"表示，Vt穩(wěn)定層22在其 中不包含大量的斷裂和/或空隙；"均勻的"表示，Vt穩(wěn)定層22在整個(gè)結(jié) 構(gòu)上沉積有近似相同的厚度。在形成Vt穩(wěn)定層22之后，利用例如物理氣相沉積、CVD、濺射或蒸 鍍的已知的沉積工藝，在Vt穩(wěn)定層22上形成由柵電極材料構(gòu)成的覆蓋層。 柵電極24包含含Si材料、導(dǎo)電金屬或金屬合金、金屬硅化物、金屬氮化 物或其組合。優(yōu)選，柵電極24包含含Si材料，例如多晶硅、SiGe和SiGeC。 在形成柵電極24的過(guò)程中所用的含Si材料是單晶形式、多晶形式或不定 形形式，或者由這些形式的混合物組成。柵電極24可以是摻雜的或未摻雜的。如果柵電極24是摻雜的，則可 以使用原位摻雜沉積工藝形成該柵電極24。可選的是，柵電極24可以通 過(guò)沉積、離子注入和退火來(lái)形成。對(duì)柵電極24的摻雜使得形成的柵極導(dǎo)體的逸出功偏移。摻雜劑離子的示例性例子包括As、 P、 B、 Sb、 Bi、 In、 Al、 Ga或其混合物。這里，沉積的柵電極24的厚度，即高度，可以隨所 釆用的沉積工藝而變化。通常，該柵電極24的垂直厚度為約20 nm至約 180 nm,更通常，該厚度為約40nm至約150nm。在沉積柵電極24的覆蓋層之后，可以利用例如物理氣相沉積或化學(xué)氣 相沉積的沉積工藝在柵電極24的覆蓋層上形成介質(zhì)蓋層(未示出)。介質(zhì) 蓋層可以是氧化物、氮化物、氧氮化物或其任何組合。介質(zhì)蓋層的厚度， 即高度，為約20 nm至約180 nm，更通常，該厚度為約30 nm至約140 nm。在所示的加工實(shí)施例中，然后，通過(guò)光刻和蝕刻構(gòu)圖介質(zhì)蓋層(如果 存在)、覆蓋層?xùn)艠O導(dǎo)體24以及可選的Vt穩(wěn)定層22和柵介質(zhì)20，以提 供構(gòu)圖的柵疊層18。當(dāng)形成多個(gè)構(gòu)圖的柵疊層時(shí)，這些柵疊層可以具有相 同的尺寸，即，長(zhǎng)度，或者它們可以具有可變的尺寸以改善器件性能。這 里，每個(gè)構(gòu)圖的柵疊層18至少包括柵電極24。圖2B示出形成構(gòu)圖的柵疊 層之后的結(jié)構(gòu)。在該所示的實(shí)施例中，在本發(fā)明的該步驟中，對(duì)柵電極24、 Vt穩(wěn)定層22和柵介質(zhì)20進(jìn)行蝕刻。光刻步驟包括將光致抗蝕劑施加到覆蓋層狀結(jié)構(gòu)的上表面；將該光 致抗蝕劑暴露于所需圖案的輻射下；并且使用常規(guī)抗蝕劑顯影劑對(duì)暴露的 光致抗蝕劑進(jìn)行顯影。然后，利用一個(gè)或多個(gè)干式蝕刻步驟將光致抗蝕劑 中的圖形轉(zhuǎn)移到該結(jié)構(gòu)上。在一些實(shí)施例中，可以在已經(jīng)將圖形轉(zhuǎn)移到覆 蓋層狀結(jié)構(gòu)中的一層上之后除去構(gòu)圖的光致抗蝕劑。在其它實(shí)施例中，在 完成蝕刻之后除去構(gòu)圖的光致抗蝕劑?？捎糜诒景l(fā)明形成構(gòu)圖的柵疊層的合適的干式蝕刻工藝包括，但不限 于反應(yīng)離子蝕刻、離子束蝕刻、等離子體蝕刻或激光燒蝕。所用的干式 蝕刻工藝通常、但不總是對(duì)下層?xùn)沤橘|(zhì)20具有選擇性，所以該蝕刻步驟通 常不會(huì)除去柵介質(zhì)。然而，在一些實(shí)施例中，該蝕刻步驟可用來(lái)除去未被 柵疊層的材料層所保護(hù)的柵介質(zhì)20的部分，其中所述材料層在之前,皮蝕刻 除去。接下來(lái)，通常但不總是在每個(gè)構(gòu)圖的柵疊層的暴露側(cè)壁上形成至少一個(gè)隔板15，例如，參見(jiàn)圖2C。所述至少一個(gè)隔板15由絕緣體例如氧化物、 氮化物、氧氮化物和/或其任何組合構(gòu)成。所述至少一個(gè)隔板15通過(guò)沉積 和蝕刻來(lái)形成。所述至少一個(gè)隔板15的寬度必須足夠?qū)?，使得源和漏珪化物接觸(隨 后要形成的)在柵疊層18的邊緣下面不會(huì)超出界線。通常，當(dāng)所述至少一 個(gè)隔板15的從底面測(cè)量的寬度為約20 nm至約80 nm時(shí)，源/漏硅化物不 會(huì)在柵疊層18的邊緣下面超出界線。這里，柵疊層18也可以通過(guò)經(jīng)過(guò)熱氧化、氮化或氧氮化工藝來(lái)鈍化。 該鈍化步驟在柵疊層周圍形成一薄層鈍化材料。可以使用該步驟代替上述 隔板形成步驟，或者可以將該步驟與上述隔板形成步驟結(jié)合使用。但與隔 板形成步驟一起使用時(shí)，在柵疊層鈍化工序之后進(jìn)行隔板形成。然后，在襯底中形成源/漏擴(kuò)散區(qū)域14 (有隔板或者沒(méi)有隔板)。利用 離子注入和退火步驟形成源/漏擴(kuò)散區(qū)域14。退火步驟起到激活由前一注入 步驟注入的摻雜劑的作用。關(guān)于離子注入和退火的條件是本領(lǐng)域技術(shù)人員 所熟知的。圖2D示出在離子注入和退火之后的結(jié)構(gòu)。源/漏擴(kuò)散區(qū)域14也可以包括延伸注入?yún)^(qū)域，其中該延伸注入?yún)^(qū)域是 在源/漏注入之前使用常皿伸注入形成的?？梢栽诩せ钔嘶鹬筮M(jìn)行延伸 注入，或者，可選的是，在延伸注入期間注入摻雜劑，并且可以4吏用同一 激活退火周期激活源/漏注入。這里也可以考慮暈圏注入。接著，如果先前沒(méi)有除去柵介質(zhì)20的暴露部分，則利用選擇性地除去 柵介質(zhì)20的化學(xué)蝕刻工藝除去它。在半導(dǎo)體襯底12的上表面上停止該蝕 刻步驟。盡管在除去柵介質(zhì)20的暴露部分的過(guò)程中可以使用任何化學(xué)蝕刻 劑，但是在一個(gè)實(shí)施例中使用稀釋的氫氟酸(DHF)。在上述各種組合形式和實(shí)施例中，特別優(yōu)選的本發(fā)明的CMOS結(jié)構(gòu)是 這樣一種結(jié)構(gòu)，其中柵介質(zhì)20由Hf02、硅酸鉿或氧氮化鉿硅構(gòu)成，并且 Vt穩(wěn)定層22由氮化的人1203構(gòu)成。特別優(yōu)選的結(jié)構(gòu)還包括摻硼的多晶硅柵 極導(dǎo)體24。特別優(yōu)選的結(jié)構(gòu)的其它變化和修改也在本文的考慮之內(nèi)，并且 不應(yīng)當(dāng)被排除。再次參照?qǐng)D2D，該圖2D示出了本發(fā)明的CMOS結(jié)構(gòu)(截面圖)。 具體來(lái)說(shuō)，CMOS結(jié)構(gòu)包括半導(dǎo)體襯底12;源/漏擴(kuò)散區(qū)域14,該源/ 漏擴(kuò)散區(qū)域位于半導(dǎo)體襯底12中，并且被器件溝道16相互分隔開；以及 柵疊層18，該柵疊層包括位于器件溝道16之上的柵介質(zhì)20、位于柵介質(zhì) 20之上的Vt穩(wěn)定層22以及位于Vt穩(wěn)定層22之上的含硅柵極導(dǎo)體24。上述加工步驟形成圖2D所示的CMOS結(jié)構(gòu)。此外，可以利用本領(lǐng)域 技術(shù)人員所熟知的加工步驟進(jìn)行CMOS加工，例如形成硅化物的接觸(源 ^V漏極和柵極)、以及形成具有金屬互連的BEOL (后段制程)互連級(jí)。需要再?gòu)?qiáng)調(diào)的是，上述加工描述了制造包括本發(fā)明的Vt穩(wěn)定層的FET 的一種技術(shù)。本發(fā)明還考慮到制造FET的其它技術(shù)，例如置換柵極工藝， 其中可以使用本發(fā)明的Vt穩(wěn)定層。在制造FET的其它技術(shù)中，如上所述 的氮化的金屬氧化物可以用作Vt穩(wěn)定層，或者，無(wú)氮的金屬氧化物用作 Vt穩(wěn)定層，并且柵介質(zhì)和襯底中的至少一個(gè)的其中含氮。除了上述工藝之外，形成具有改善的閾電壓和平帶電壓穩(wěn)定性的 CMOS結(jié)構(gòu)的方法包括以下步驟提供具有第一器件區(qū)域和第二器件區(qū)域 的半導(dǎo)體襯底；在包含所述的第 一器件區(qū)域和所述的第二器件區(qū)域的所述 的半導(dǎo)體襯底上形成介質(zhì)疊層，所述的介質(zhì)疊層在高k介質(zhì)上包含絕緣夾 層；從所述的第一器件區(qū)域上除去所述的絕緣夾層，而沒(méi)有從所述的第二 器件區(qū)域上除去所述絕緣夾層；在所述第二器件區(qū)域中的所述絕緣夾層以 及所述第一器件區(qū)域中的所述高k介質(zhì)上形成柵極導(dǎo)體；以及對(duì)所述柵極 導(dǎo)體、所述絕緣夾層和所述高k介質(zhì)進(jìn)行蝕刻，以在所述第二器件區(qū)域中 提供至少一個(gè)柵疊層，并且在所述第一器件區(qū)域中提供至少一個(gè)柵疊層， 從而可以用來(lái)提供具有nFET和pFET器件區(qū)域的結(jié)構(gòu)，其中，Vt穩(wěn)定層 22僅僅結(jié)合到pFET器件區(qū)域，而沒(méi)有結(jié)合到nFET器件區(qū)域中。形成這種半導(dǎo)體結(jié)構(gòu)的方法包括提供具有第一器件區(qū)域和第二器件 區(qū)域的半導(dǎo)體襯底；在包含第 一器件區(qū)域和第二器件區(qū)域的半導(dǎo)體襯底上 形成介質(zhì)疊層，該介質(zhì)疊層在柵介質(zhì)上包含Vt穩(wěn)定層；從第一器件區(qū)域上 除去Vt穩(wěn)定層，而沒(méi)有從第二器件區(qū)域上除去Vt穩(wěn)定層；在第二器件區(qū)域中的Vt穩(wěn)定層以及第一器件區(qū)域中的柵介質(zhì)上形成柵極導(dǎo)體；以及對(duì)所 述柵極導(dǎo)體、Vt穩(wěn)定層和柵介質(zhì)進(jìn)行蝕刻，以在第二器件區(qū)域中提供至少 一個(gè)柵疊層并且在第一器件區(qū)域中提供至少一個(gè)柵疊層。第一器件區(qū)域是 其中形成nFET的區(qū)域，而第二器件區(qū)域是其中形成pFET的區(qū)域。圖3示出所得的結(jié)構(gòu)。結(jié)構(gòu)100包括具有第一器件區(qū)域101和第二器 件區(qū)域102的半導(dǎo)體村底12，其中第一器件區(qū)域101和第二器件區(qū)域102 被隔離區(qū)域104分隔開。第一器件區(qū)域101包括至少一個(gè)第一柵疊層18A, 該第一柵疊層包括第一柵介質(zhì)20和第一柵電極24。第二器件區(qū)域102包 括至少一個(gè)第二柵疊層18B，該第二柵疊層包括第二柵介質(zhì)20、在第二柵 介質(zhì)20上的Vt穩(wěn)定層22、以及在Vt穩(wěn)定層22上的第二柵極導(dǎo)體24。在 該實(shí)施例中，Vt穩(wěn)定層能夠穩(wěn)定第二器件區(qū)域的閾電壓和平帶電壓，而沒(méi) 有使所述的第一器件區(qū)域的閾電壓和平帶電壓的漂移。雖然已經(jīng)就本發(fā)明的優(yōu)選實(shí)施例具體地示出和描述了本發(fā)明，但是本 領(lǐng)域的技術(shù)人員將明白，在不脫離本發(fā)明的實(shí)質(zhì)和范圍的情況下，可以對(duì) 形式和細(xì)節(jié)進(jìn)行前述和其它的改變。因此，本發(fā)明不應(yīng)當(dāng)局限于所描述和 所示出的確切的形式和細(xì)節(jié)，而本發(fā)明應(yīng)當(dāng)落入在附屬權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1. 一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有位于其中的源和漏擴(kuò)散區(qū)域，所述源和漏擴(kuò)散區(qū)域被器件溝道隔開；以及位于所述器件溝道上的柵疊層，所述柵疊層包括柵介質(zhì)、Vt穩(wěn)定層和柵電極，所述Vt穩(wěn)定層位于所述柵介質(zhì)和所述柵電極之間，其能夠?qū)⑺鼋Y(jié)構(gòu)的閾電壓和平帶電壓穩(wěn)定到目標(biāo)值、并且包含氮化的金屬氧化物或無(wú)氮的金屬氧化物，其中，當(dāng)所述Vt穩(wěn)定層包含無(wú)氮的金屬氧化物時(shí)，所述半導(dǎo)體襯底或所述柵介質(zhì)中的至少一個(gè)含氮。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述柵介質(zhì)包含至少 一種無(wú)機(jī)絕緣材料。
3. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體結(jié)構(gòu)，其中，所述柵介質(zhì)是高k 材料，所述高k材料包括Hf02、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、 Y203、 Ga203、 GdGaO、硅酸鹽、氮化物或氮化的硅酸鹽、或者 這些材料的混合物或由這些材料構(gòu)成的多層。
4. 一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體村底，該半導(dǎo)體襯底具有第一器件區(qū)域和第二器件區(qū)域，所述 第一器件區(qū)域包括至少一個(gè)第一柵疊層，該第一柵疊層包括第 一柵介質(zhì)和 第一柵電極，所述第二器件區(qū)域包括至少一個(gè)第二柵疊層，該第二柵疊層 包括第二柵介質(zhì)、在該第二柵介質(zhì)上的Vt穩(wěn)定層、以及在該Vt穩(wěn)定層上 的第二柵極導(dǎo)體，其中，所述Vt穩(wěn)定層包含氮化的金屬氧化物或無(wú)氮的金 屬氧化物，其條件是，當(dāng)所述Vt穩(wěn)定層包含無(wú)氮的金屬氧化物時(shí)，所述半 導(dǎo)體襯底或所述第二柵介質(zhì)中的至少一個(gè)含氮。
5. 根據(jù)權(quán)利要求1或4所述的半導(dǎo)體結(jié)構(gòu)，其中，所述半導(dǎo)^于底 包含Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP、其它IV/IV、m/v或n/vi化合物半導(dǎo)體、有機(jī)半導(dǎo)體或?qū)訝畎雽?dǎo)體。
6. 根據(jù)權(quán)利要求1或4所述的半導(dǎo)體結(jié)構(gòu)，其中，所述半導(dǎo)體襯底包含Si、 SiGe、絕緣體上硅或絕緣體上硅鍺。
7. 根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一柵介質(zhì)和第 二柵介質(zhì)包含無(wú)機(jī)絕緣材料。
8. 根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一柵介質(zhì)和第 二柵介質(zhì)包含HfO;j、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、 Y203、 Ga203、 GdGaO、硅酸鹽、氮化物或氮化的硅酸鹽、或者這些材料的混合 物或由這些材料構(gòu)成的多層。
9. 根據(jù)權(quán)利要求1或4所述的半導(dǎo)體結(jié)構(gòu)，其中，所述Vt穩(wěn)定層包 含所述氮化的金屬氧化物。
10. 根據(jù)權(quán)利要求1或4所述的半導(dǎo)體結(jié)構(gòu)，其中，所述Vt穩(wěn)定層 是所述無(wú)氮的金屬氧化物，所述無(wú)氮的金屬氧化物包括A1203、氧化硼(BxOy)、氧化鎵(GaxOy)或氧化銦(InxOy)。
11. 根據(jù)權(quán)利要求1或4所述的半導(dǎo)體結(jié)構(gòu)，其中，所述Vt穩(wěn)定層 的厚度為約lA至約25A。
12. 根據(jù)權(quán)利要求1或4所述的半導(dǎo)體結(jié)構(gòu)，其中，所述柵電極包含 含Si材料、金屬或金屬合金、金屬硅化物、金屬氮化物或其組合。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中，所述柵電極是選自 于多晶硅、SiGe或SiGeC中的含Si材料。
14. 一種形成半導(dǎo)體結(jié)構(gòu)的方法，包括在半導(dǎo)體襯底上提供柵疊層，該柵疊層包括柵介質(zhì)、Vt穩(wěn)定層和柵電 極，所述Vt穩(wěn)定層位于所述柵介質(zhì)和所述柵電極之間、并包含氮化的金屬 氧化物或無(wú)氮的金屬氧化物，其條件是，當(dāng)所述Vt穩(wěn)定層包含無(wú)氮的金屬 氧化物時(shí)，所述半導(dǎo)體村底或所述柵介質(zhì)中的至少一個(gè)含氮；以及對(duì)所述 柵疊層施加偏壓，其中，所述Vt穩(wěn)定層將該結(jié)構(gòu)的閾電壓和平帶電壓穩(wěn)定 到目標(biāo)值。
15. 根據(jù)權(quán)利要求14所述的方法，其中，所述提供所述柵疊層包括 在所述半導(dǎo)體襯底上沉積包括所述柵介質(zhì)、所述Vt穩(wěn)定層和所述柵電極的 覆蓋層。
16. 根據(jù)權(quán)利要求14所述的方法，其中，在提供所述柵疊層之后， 在所述半導(dǎo)體襯底中與所述柵疊層相鄰地形成源和漏擴(kuò)散區(qū)域。
17. 根據(jù)權(quán)利要求14所述的方法，其中，所述Vt穩(wěn)定層是所述金屬 氧化物，并且通過(guò)離子注入、氣相摻雜或氮化過(guò)程將氮引入所述半導(dǎo)體村 底或所述高k柵介質(zhì)中的至少一個(gè)中。
18. —種形成半導(dǎo)體結(jié)構(gòu)的方法，包括 提供具有第一器件區(qū)域和第二器件區(qū)域的半導(dǎo)體村底；在包括所述第 一器件區(qū)域和所述第二器件區(qū)域的所述半導(dǎo)體襯底上形 成介質(zhì)疊層，所迷介質(zhì)疊層包括在柵介質(zhì)上的Vt穩(wěn)定層，所述Vt穩(wěn)定層 包含氮化的金屬氧化物或無(wú)氮的金屬氧化物，其條件是，當(dāng)所述Vt穩(wěn)定層 包含無(wú)氮的金屬氧化物時(shí)，所述半導(dǎo)體襯底或所述柵介質(zhì)中的至少一個(gè)含 氮；從所述第 一器件區(qū)域除去所述Vt穩(wěn)定層，而不從所述第二器件區(qū)域除 去所述Vt穩(wěn)定層；在所述第二器件區(qū)域中的所述Vt穩(wěn)定層以及所述第一器件區(qū)域中的 所述柵介質(zhì)上形成柵極導(dǎo)體；以及對(duì)所述柵極導(dǎo)體、所述Vt穩(wěn)定層和所述柵介質(zhì)進(jìn)行蝕刻，以在所述第 二器件區(qū)域中提供至少一個(gè)柵疊層，并且在所迷第一器件區(qū)域中拔，供至少 一個(gè)柵疊層。
19. 根據(jù)權(quán)利要求18所述的方法，其中，所述提供所述介質(zhì)疊層包 括沉積包括所述柵介質(zhì)和所述Vt穩(wěn)定層的覆蓋層。
20. 根據(jù)權(quán)利要求18所述的方法，其中，從所述第一器件區(qū)域除去 所述Vt穩(wěn)定層包括對(duì)所述第二器件區(qū)域施加阻擋掩模并進(jìn)行蝕刻。
21. 根據(jù)權(quán)利要求14或18所述的方法，其中，所述Vt穩(wěn)定層是所 述氮化的金屬氧化物，其通過(guò)首先沉積金屬氧化物然后將氮引入其中而形 成。
22. 根據(jù)權(quán)利要求21所述的方法，其中，所述氮通過(guò)等離子體氮化 過(guò)程來(lái)引入。
23. 根據(jù)權(quán)利要求18所述的方法，其中，所述Vt穩(wěn)定層是所述無(wú)氮 的金屬氧化物，并且通過(guò)離子注入、氣相摻雜或氮化過(guò)程將氮引入所述半 導(dǎo)體襯底或所述高k柵介質(zhì)中的至少一個(gè)中。
24. 根據(jù)權(quán)利要求14或18所述的方法，其中，所述Vt穩(wěn)定層是所 述無(wú)氮的金屬氧化物，其包括Ah03、氧化硼(BxOy)、氧化鎵(GaxOy) 或氧化銦(InxOy)中的一種。
25. 根據(jù)權(quán)利要求14或18所述的方法，其中，所述Vt穩(wěn)定層的厚 度為約1A至約25A。
26. 根據(jù)權(quán)利要求14或18所述的方法，其中，所述柵電極包含含Si 材料、金屬或金屬合金、金屬硅化物、金屬氮化物或其組合。
27. 根據(jù)權(quán)利要求26所述的方法，其中，所述柵電極是選自于多晶 硅、SiGe或SiGeC中的含Si材料。
全文摘要
一種半導(dǎo)體結(jié)構(gòu)，包括在柵介質(zhì)和柵電極之間的V_t穩(wěn)定層。該V_t穩(wěn)定層能夠?qū)⒃摻Y(jié)構(gòu)的閾電壓和平帶電壓穩(wěn)定到目標(biāo)值、并包含氮化的金屬氧化物或無(wú)氮的金屬氧化物，其條件是，當(dāng)所述V_t穩(wěn)定層包含無(wú)氮的金屬氧化物時(shí)，所述半導(dǎo)體襯底和所述柵介質(zhì)中的至少一個(gè)含氮。本發(fā)明還提供制造這種結(jié)構(gòu)的方法。
文檔編號(hào)H01L29/66GK101218684SQ200580038832
公開日2008年7月9日 申請(qǐng)日期2005年11月1日 優(yōu)先權(quán)日2004年11月15日
發(fā)明者C·小伽布拉爾, E·A·卡蒂爾, E·P·古塞夫, M·M·弗蘭克, N·A·小博杰爾祖克, P·C·杰米森, R·詹米, S·古哈, V·K·帕魯許里, V·納拉亞南 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司