專利名稱：防止靜電放電的本體偏置pmos保護(hù)的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明總體涉及電子系統(tǒng)和半導(dǎo)體器件領(lǐng)域；并且，更具體 地涉及包括均勻觸發(fā)的PMOS保護(hù)器件的靜電放電電路的結(jié)構(gòu)和方 法。
背景技術(shù)：
0002靜電放電(ESD)事件可嚴(yán)重破壞集成電路(IC)。 ESD暴露 至IC的主要來源來自于人體(由"人體模型"描述，HBM);人體放 電對(duì)IC產(chǎn)生約100 m的若干安培的峰值電流。ESD的第二個(gè)來源是金 屬物體(由"機(jī)器模型描述"，MM)。其可產(chǎn)生具有明顯高于HBM ESD 起因的上升時(shí)間和電流電平的瞬變現(xiàn)象。第三個(gè)來源由"放電器件模 型"(CDM)描述，其中，IC本身充電并以小于500 ps的上升時(shí)間對(duì) 地放電。
0003隨著對(duì)更高的操作速度、更小的操作電壓、更高集成密度和 降低成本的需求迫使所有器件尺寸減小，IC中的ESD現(xiàn)象變得越來越 重要。這通常意味著更薄的電介質(zhì)層、具有更為突變的摻雜過渡的更 高的摻雜水平、和更高的電場(chǎng)一一所有這些因素都引起對(duì)破壞性的 ESD事件的敏感度增加。
0004用于金屬氧化物半導(dǎo)體(MOS) IC中的最為常見的保護(hù)方案 依賴于與nMOS器件相關(guān)聯(lián)的寄生雙極性晶體管，該nMOS器件的漏 極連接至將被保護(hù)的管腳并且其源極連接至地?？赏ㄟ^改變nMOS器 件柵極氧化物下的漏極到源級(jí)的nMOS器件寬度來設(shè)置保護(hù)水平或者 失效門限。在有應(yīng)力的情況下，受保護(hù)的管腳與地之間的主要電流導(dǎo) 通路徑包含該nMOS晶體管的寄生雙極性晶體管。該寄生雙極性晶體 管工作于相對(duì)于地應(yīng)力事件為正的管腳下的鉗回階段(snapback region )。在Duwury的題為"半導(dǎo)體ESD保護(hù)電路(Semiconductor ESD
Protection Circuit)"的美國(guó)專利第5,940,258號(hào)中，已經(jīng)提出了基于具有到地的分布電阻的浮置保護(hù)環(huán)的多指nMOS晶體管的均勻?qū)ǖ慕?br> 決方案。
0005在如工作在鉗回條件下的寄生雙極性晶體管的nMOS器件(在 集電極/漏極電壓Vtl以及相關(guān)聯(lián)的集電極/漏極電流Itl時(shí)，在鉗回階 段發(fā)生雙極性導(dǎo)通)中所發(fā)現(xiàn)的主要失效機(jī)制，是二次擊穿的開始。 二次擊穿是在器件中引發(fā)熱散溢的一種現(xiàn)象，無論哪里載流子的熱生 成抵消碰撞電離電流的減少。二次擊穿始于處于自我加熱引起的應(yīng)力 下的器件中。已知二次擊穿開始時(shí)的峰值nMOS器件溫度隨著應(yīng)力 電流水平增高。二次擊穿觸發(fā)電流It2廣泛用作ESD強(qiáng)度監(jiān)視器。
0006當(dāng)電路保護(hù)使用多指pMOS晶體管時(shí)，ESD脈沖的有效放電 再次基于與pMOS晶體管相關(guān)聯(lián)的寄生雙極性晶體管的形成，其需要 所有指的均勻?qū)?。作為示例，圖1A中示出了傳統(tǒng)保護(hù)電路的示意圖， 并且圖1B中示出了其示意性截面圖。在圖1B中，晶體管以淺溝槽隔 離120作為邊界。pMOS晶體管102的源極102b連接至焊盤(信號(hào)， 電源)101，并且漏極102c連接至地(Vss) 103。圖1A和1B的電路 不確保發(fā)生ESD事件時(shí)pMOS晶體管的均勻觸發(fā)，原因是n井114(通 過n+接觸區(qū)105)連接至焊盤101。此外，因?yàn)閜MOS晶體管102的 柵極102a連接至源極102b，所以沒有存在額外調(diào)節(jié)井電流的可能性。

發(fā)明內(nèi)容
0007因此，產(chǎn)生了對(duì)成本有效的設(shè)計(jì)方法的需要，以實(shí)現(xiàn)先進(jìn)ESD 保護(hù)，尤其是采用pMOS晶體管，其與釆用標(biāo)準(zhǔn)CMOS工藝的均勻?qū)?通、高響應(yīng)速度、低電容量和低泄漏電流兼容。將局部保護(hù)焊盤作為 重點(diǎn)，并且將通過采用雙路焊盤所需的硅區(qū)域來實(shí)現(xiàn)這個(gè)保護(hù)作為重 點(diǎn)。
0008本發(fā)明的一個(gè)實(shí)施方式是用于保護(hù)集成電路焊盤以防ESD脈
沖的保護(hù)電路，該放電電路在襯底(優(yōu)選是n型)內(nèi)具有細(xì)長(zhǎng)的MOS
晶體管(優(yōu)選是PMOS)，所述放電電路可操作用于將到焊盤的ESD脈沖
放電至地。實(shí)施方式進(jìn)一步包含連接至焊盤的激勵(lì)或抽運(yùn)電路(pump circuit)以接收一部分脈沖電流；抽運(yùn)電路包含確定該電流部分大小
的組件(例如，另一晶體管、 一串正向二極管，反相齊納二極管)，其中該組件連接至地。分立電阻(例如，約40歐姆到60歐姆)連接在 焊盤和該組件之間，并且該分立電阻可操作用于產(chǎn)生由電流部分引起
的電壓降(約0.5V到l.OV)。多個(gè)至襯底的觸點(diǎn)連接至該電阻，以使
得電壓降均勻地加到襯底上，以確保細(xì)長(zhǎng)的晶體管的均勻?qū)▉磉M(jìn)行 均勻的脈沖放電。
0009為在焊盤處響應(yīng)正的ESD應(yīng)力，襯底偏置導(dǎo)通PMOS中的寄 生雙極性晶體管的射極一基極結(jié)，以使得橫向pnp傳導(dǎo)ESD電流。此 外，n型擴(kuò)散區(qū)也連接至焊盤以形成作為防止負(fù)的ESD應(yīng)力的標(biāo)準(zhǔn)保 護(hù)的11+^井二極管。
0010本發(fā)明的技術(shù)優(yōu)勢(shì)是ESD脈沖提供用于偏置ESD保護(hù)電路 的襯底的能量。該特征消除了對(duì)ESD保護(hù)電路提供額外電壓源的需要。
0011另一技術(shù)優(yōu)勢(shì)是用于均勻放電晶體管觸發(fā)的襯底偏置概念 可應(yīng)用于多指晶體管。
0012另一技術(shù)優(yōu)勢(shì)是可將pMOS晶體管的柵極通過一系列電阻 連接至其源級(jí)以應(yīng)用保護(hù)pMOS晶體管，以使得CDM保護(hù)被建立或 插入(built in)o
0013因?yàn)楸景l(fā)明采用了分立晶體管，故偏置電阻/網(wǎng)絡(luò)產(chǎn)生健壯的 抽運(yùn)作用，并且與任何n井(或p井)工藝變化或變更無關(guān)。因而， 本發(fā)明適用于多種半導(dǎo)體工藝和器件。
0014根據(jù)本發(fā)明，由于跨越n井的更為均勻的電勢(shì)，每個(gè)pMOS 晶體管指在高導(dǎo)電狀態(tài)下具有完整的長(zhǎng)度或者至少一大部分長(zhǎng)度。這 個(gè)優(yōu)點(diǎn)與具有未受限的p井中的標(biāo)準(zhǔn)nMOS的傳統(tǒng)技術(shù)形成對(duì)比。
0015在所描述的實(shí)施中，抽運(yùn)電流被限制于n井并且不能導(dǎo)通輸 出nMOS晶體管，或者引發(fā)鄰近電路中的閉鎖。此外，僅在ESD事件 期間提供ESD保護(hù)電路的襯底偏置。沒有與現(xiàn)有襯底偏置方案相關(guān)聯(lián) 的缺陷。
0016在一個(gè)優(yōu)選實(shí)施方式中，本發(fā)明提供了正箝位，因而可以保 護(hù)I/O電路以防最壞情況的ESD應(yīng)力(相對(duì)于Vss地為正)。
0017本發(fā)明的技術(shù)優(yōu)勢(shì)是器件結(jié)構(gòu)提供了優(yōu)良的電性能、機(jī)械 穩(wěn)定性和高可靠性。本發(fā)明的進(jìn)一步的技術(shù)優(yōu)勢(shì)是制造方法簡(jiǎn)單， 但對(duì)于不同的半導(dǎo)體產(chǎn)品家族和寬范圍的設(shè)計(jì)和工藝變化卻是足夠靈活的?？刹捎脴?biāo)準(zhǔn)半導(dǎo)體工藝技術(shù)實(shí)施這個(gè)創(chuàng)造性的ESD保護(hù)體制。


0018圖1A和1B指的是已知技術(shù)中的集成電路焊盤(輸入/輸出， 電源，Vdd)的ESD保護(hù)電路。圖1A是在n井中采用pMOS晶體管 來防止ESD應(yīng)力的保護(hù)的電路原理圖。圖1B是用在用于防止ESD應(yīng) 力的保護(hù)的電路中的n井中的pMOS晶體管的示意性橫截面圖。
0019圖2A和2B指的是根據(jù)本發(fā)明的集成電路焊盤(輸入/輸出， 電源，Vdd)的ESD保護(hù)電路。圖2A是采用具有n井泵的n井中的體 偏置pMOS晶體管來防止ESD應(yīng)力的保護(hù)的電路原理圖。圖2B是用 在用于防止ESD應(yīng)力的保護(hù)的電路中的具有n井泵的n井中的體偏置 pMOS晶體管的示意性橫截面圖。
0020圖3是根據(jù)本發(fā)明的實(shí)施方式的用在用于防止ESD應(yīng)力的保 護(hù)的電路中的具有n井泵的n井中的多指pMOS晶體管的示意性俯視 圖。
0021圖4是示出了本發(fā)明的另一實(shí)施方式的電路原理圖，其特征 是MOS晶體管的襯底由偏置晶體管抽運(yùn)。
0022圖5是示出了本發(fā)明的另一實(shí)施方式的電路原理圖，其特征 是MOS晶體管的襯底由一串正向二極管抽運(yùn)。
.0023圖6是示出了本發(fā)明的另一實(shí)施方式的電路原理圖，其特征 是MOS晶體管的襯底由反向齊納二極管抽運(yùn)。
具體實(shí)施例方式
0024美國(guó)專利第5,940,258號(hào)作為本發(fā)明的背景信息參考引用。0025圖2A和2B是ESD保護(hù)電路的電路原理圖和橫截面圖，除了 被包括在IC中的其它器件中外，其還被包括在集成電路(IC)中。通 常可以在處理器、數(shù)字和模擬器件和其它高性能器件中發(fā)現(xiàn)這些IC。 ESD保護(hù)是IC的集成部分，并且通常用在每個(gè)輸入/輸出管腳處以在 IC接收到的任意電瞬變進(jìn)入IC并對(duì)靜電敏感組件造成破壞之前對(duì)其 進(jìn)行放電。
0026在圖2A和2B中，201代表焊盤(輸入/輸出，電源，Vdd)。其制造在半導(dǎo)體襯底202上，襯底通常為第一導(dǎo)電類型的硅。在優(yōu)選 實(shí)施方式中，第一導(dǎo)電類型為p型；盡管如此，應(yīng)該強(qiáng)調(diào)，以下考慮 通過交換導(dǎo)電類型也適用于n型襯底。在襯底202中，是具有重?fù)诫s 接觸區(qū)205的相反導(dǎo)電類型的井214;在優(yōu)選實(shí)施方式中，井214是n 型并且接觸區(qū)205是n+型；如上所述，在其它器件井214中，可以是 具有p+型接觸205的p型。
0027本發(fā)明的實(shí)現(xiàn)的示例性實(shí)施方式包含放電電路和抽運(yùn)電路 220。放電電路可操作用于將沖擊焊盤201的ESD脈沖放電至地203
(Vss)。抽運(yùn)電路220可操作用于利用同一ESD脈沖的部分電流(I) 并且利用其將電壓均勻地加到井214中。放電電路包含細(xì)長(zhǎng)的MOS晶 體管202，其具有第一導(dǎo)電類型的溝道。在優(yōu)選實(shí)施方式中，細(xì)長(zhǎng)的 MOS晶體管是pMOS晶體管；此外，其優(yōu)選地是多指設(shè)計(jì)。在圖2B 中，晶體管以淺溝槽隔離240作為邊界。晶體管202的源極202b連接 至(1/0，電源，Vdd) 201，并且漏極202c連接至地(Vss) 203。晶 體管202的柵極202a通過柵極電阻250連接至源極202b。選擇該電路 250以使得柵極202a在諸如放電器件模型CDM的瞬態(tài)脈沖下受到保 護(hù)。例如，對(duì)于所選擇的氧化物電容C。xide，設(shè)計(jì)柵極電阻250 (Rgate) 以使得
R，'C2五-10攀.丄)
其中W二晶體管202的寬度(微米) 其中L二晶體管202的長(zhǎng)度(微米) Rgate以歐姆(Q)為單位，而C。xide以法拉F為單位。
0028當(dāng)抽運(yùn)電路220的有效井抽運(yùn)保證pMOS晶體管的均勻?qū)?時(shí)，pMOS可用作正的箝位。因而，保護(hù)焊盤201以防最壞情況的應(yīng) 力是可行的，最壞情況的應(yīng)力相對(duì)于Vss是正的。
0029抽運(yùn)電路220具有用于接收一部分ESD脈沖電流的輸入端。 使焊盤201成為輸入端是很方便的。如果利用焊盤201處的ESD脈沖 的大的電壓變化dWdt，可通過以下關(guān)系通過電容C (圖2A和2B中為 示出)提供電流I:
0030抽運(yùn)電路進(jìn)一步包含組件221，其確定電流部分I的大小并且連接至地203。下文所描述的實(shí)施方式給出了組件的實(shí)例；它們包括 MOS晶體管，其溝道的導(dǎo)電類型與放電晶體管202的導(dǎo)電類型相反； 一串正向二極管；以及一個(gè)反相齊納二極管。
0031此外，抽運(yùn)電路220包括分立電阻222，其連接在焊盤201 與組件221之間。該電阻222的大小為R并且能夠產(chǎn)生由電流部分I 引起的電壓降，其關(guān)系由以下關(guān)系給出
如果V打算是約0.5V到IV，則R優(yōu)選在40歐姆到60歐姆之間。0032抽運(yùn)電路220還包含至井214的觸點(diǎn)205的多個(gè)觸點(diǎn)230。這 些觸點(diǎn)230連接至電阻222以使得電壓降V均勻地加在襯底214上以 確保細(xì)長(zhǎng)的(多指)MOS晶體管202的均勻?qū)ㄒ詫?duì)ESD脈沖進(jìn)行均 勻放電。如果井214在仍然處在與正常工作期間的焊盤201相同的電 勢(shì)，則不存在閉鎖問題。
0033圖3示出了具有優(yōu)選多指放電晶體管的實(shí)施方式，其示出在 示意性俯視圖中。焊盤301對(duì)應(yīng)于圖2中的焊盤201，并且地(Vss) 對(duì)應(yīng)于圖2中的地(Vss)203。再一次，優(yōu)選實(shí)施方式是n井中的pMOS 晶體管，但是相反的導(dǎo)電類型也處于本發(fā)明的范圍內(nèi)。晶體管的重?fù)?雜源極指302b連接至焊盤301 ，并且重?fù)诫s漏極指302c連接至地(Vss) 303。晶體管的多柵極302a至多源極的連接未在圖3中示出。注意 至井314的重?fù)诫s多觸點(diǎn)305連接至井泵320。
0034電阻322位于井泵320中，電阻322連接至焊盤301和井觸 點(diǎn)305。組件321也位于井泵320中，組件321連接至地303和井觸點(diǎn) 305。多個(gè)觸點(diǎn)305從電阻322提供至井314的事實(shí)確保ESD脈沖部 分沿電阻322的電壓降均勻地加在井314上。這種均勻性，依次確保 了晶體管的細(xì)長(zhǎng)指的均勻?qū)ê陀纱硕鴣淼腅SD脈沖的均勻放電。
0035圖4中示出了另一半導(dǎo)體襯底上的用于保護(hù)IC焊盤401以防 ESD脈沖的保護(hù)電路的實(shí)施方式，該半導(dǎo)體襯底是第一導(dǎo)電類型。具 有重?fù)诫s接觸區(qū)405的相反導(dǎo)電類型的井嵌在襯底中。保護(hù)電路包含 位于井中的放電電路460，和位于襯底中的抽運(yùn)電路470。
0036放電電路460可操作用于將沖擊焊盤401的ESD脈沖放電至 地403 (Vss)。抽運(yùn)電路470可操作用于利用同一ESD脈沖中的一部分并且使用其將電壓均勻地加到井中。放電電路包含第一細(xì)長(zhǎng)的MOS
晶體管402，其最好是多指晶體管，其具有第一導(dǎo)電類型的溝道(或若 干溝道)。在優(yōu)選實(shí)施方式中，第一細(xì)長(zhǎng)的MOS晶體管是pMOS晶體 管。晶體管402的源極4.2b連接至焊盤401，并且漏極402c連接至地
(Vss)403 。晶體管402的柵極402a通過柵極電阻450連接至源極402b。 選擇該電阻450以使得柵極402a在諸如CDM的瞬態(tài)脈沖下受到保護(hù)。
0037抽運(yùn)電路470具有第二MOS晶體管423，其確定電流部分的 大小。第二MOS晶體管423具有相反導(dǎo)電類型的溝道；因此，當(dāng)?shù)谝?MOS晶體管402是pMOS時(shí)，則第二 MOS晶體管是nMOS。晶體管 423的源極423b連接至地403。通常，晶體管423可約為10微米寬。
0038第一分立電阻422連接在焊盤401和晶體管423的漏極423c 之間。該分離電阻422可操作用于產(chǎn)生由來自于焊盤401處的脈沖的 電流部分引起的電壓降。作為實(shí)例，當(dāng)電壓降想要是約0.5V到1.0V 時(shí)，電阻422最好在約40歐姆到60歐姆之間。
0039當(dāng)焊盤401處有ESD脈沖時(shí)，相互串聯(lián)、與晶體管423并聯(lián) 連接至柵極423a的電容424和電阻425確定晶體管423的導(dǎo)通。通過 晶體管423和第一分立電阻422的電流確定至井觸點(diǎn)405的節(jié)點(diǎn)426 處的偏壓。通常，電容424在約100fF到lpF之間，并且第二電阻在 lkQ至U 10kQ之間。
0040在實(shí)際的器件設(shè)計(jì)中，可以以任一方式調(diào)節(jié)所有四個(gè)組件(電 阻422、晶體管423、電容器424和電阻425)以使得節(jié)點(diǎn)426處的偏 壓在0.5到1V之間。此外，調(diào)節(jié)電容器424和電阻425以使得對(duì)于電 路操作，節(jié)點(diǎn)426處于與焊盤401相同的電勢(shì)。
0041相較于p井中的傳統(tǒng)襯底抽運(yùn)的nMOS晶體管，具有如上所 述的抽運(yùn)n井中的pMOS晶體管402的正的ESD箝位電路提供了以下 優(yōu)勢(shì)第一電阻422與第二晶體管423、電容器424和第二電阻425 的協(xié)同網(wǎng)絡(luò)是健壯的，并且與用于p襯底和n井的工藝變化和變更無 關(guān)。相較于跨越nMOS晶體管的未受限的p井的情況，由于跨越p襯 底中的n井的電勢(shì)更為均勻，每個(gè)pMOS指中的更大部分處于高導(dǎo)電 狀態(tài)。抽運(yùn)電流被限制至n井，并且不能導(dǎo)通輸出nMOS晶體管或者
引發(fā)鄰近電路中的閉鎖。0042圖5中示出了另一半導(dǎo)體襯底上的用于保護(hù)IC焊盤501以防 ESD脈沖的保護(hù)電路的實(shí)施方式，該半導(dǎo)體襯底是第一導(dǎo)電類型。具 有重?fù)诫s接觸區(qū)505的相反導(dǎo)電類型的井嵌在襯底中。保護(hù)電路包含 .位于井中的放電電路560，和位于襯底中的抽運(yùn)電路570。
0043放電電路560可用于將沖擊焊盤501的ESD脈沖放電至地503
(Vss)。抽運(yùn)電路570可用于利用同一ESD脈沖中的一部分并且使用 其將電壓均勻地加到井中。放電電路包含細(xì)長(zhǎng)的MOS晶體管502，其 最好是多指晶體管，其具有第一導(dǎo)電類型的溝道(或若干溝道)。在優(yōu) 選實(shí)施方式中，細(xì)長(zhǎng)的MOS晶體管是pMOS晶體管。晶體管502的源 極502b連接至焊盤501，并且漏極502c連接至地(Vss) 503。晶體管 502的柵極502a通過柵極電阻550連接至源極502b。選擇該電阻550 以使得柵極502a在諸如CDM的瞬態(tài)脈沖下受到保護(hù)。
0044抽運(yùn)電路570具有多個(gè)串聯(lián)連接在焊盤501和地503之間的 正向二極管523a到523n?？梢赃x擇二極管的總數(shù)目n以使得焊盤501 處的泄漏規(guī)格滿足正常操作。例如，對(duì)于3.3V的I/O或者Vdd，數(shù)目 n可以為7，或者對(duì)于1.2V的操作，數(shù)目可以是4。
0045分立電阻522連接在焊盤501和多個(gè)二極管中的二極管523a 的正極之間。該分離電阻522可用于和多個(gè)串聯(lián)連接的二極管523a到 523n —起產(chǎn)生由來自于焊盤501處的脈沖的電流部分引起的電壓降。 作為實(shí)例，當(dāng)節(jié)點(diǎn)526處的電壓降想要是約0.5V到l.OV時(shí)，電阻522 最好在約40歐姆到60歐姆之間。在電路工作期間，二極管傳導(dǎo)極少 的電流并且因此節(jié)點(diǎn)526基本上與焊盤501處于同一電勢(shì)。
0046當(dāng)焊盤501處有ESD脈沖時(shí)，通過二極管組523a到523n和 分立電阻522的電流確定至保護(hù)晶體管502的井觸點(diǎn)505的節(jié)點(diǎn)526 處的偏壓。在實(shí)際的器件設(shè)計(jì)中，可以以任一方式調(diào)節(jié)兩個(gè)組件(電 阻522、 n個(gè)二極管523a到523n)以使得節(jié)點(diǎn)526處的偏壓在0.5到 1V之間。
0047圖6中示出了另一半導(dǎo)體襯底上的用于保護(hù)IC焊盤601以防 ESD脈沖的保護(hù)電路的實(shí)施方式，該半導(dǎo)體襯底是第一導(dǎo)電類型。具 有重?fù)诫s接觸區(qū)605的相反導(dǎo)電類型的井嵌在襯底中。保護(hù)電路包含 位于井中的放電電路660，和位于襯底中的抽運(yùn)電路670。0048放電電路660可操作用于將沖擊焊盤601的ESD脈沖放電至 地603 (Vss)。抽運(yùn)電路670可操作用于利用同一ESD脈沖中的一部 分并且使用其將電壓均勻地加到井中。放電電路包含細(xì)長(zhǎng)的MOS晶體 管602，其最好是多指晶體管，其具有第一導(dǎo)電類型的溝道(或若干溝 道)。在優(yōu)選實(shí)施方式中，細(xì)長(zhǎng)的MOS晶體管是pMOS晶體管。晶體 管602的源極602b連接至焊盤601，并且漏極602c連接至地(Vss) 603。晶體管602的柵極602a通過柵極電阻650連接至源極602b。選 擇該電阻650以使得柵極602a在諸如CDM的瞬態(tài)脈沖下受到保護(hù)。
0049抽運(yùn)電路670具有連接在焊盤601和地603之間的齊納二極 管623。分立電阻622與齊納二極管623串聯(lián)?？煞胖谬R納二極管623 以使得在ESD脈沖下，其雪崩擊穿可通過電阻622吸取電流以將節(jié)點(diǎn) 626處的井偏壓確定為在約0.5V至lj 1V之間。因而，選擇分立電阻622 的值以使得在齊納擊穿之后通過電阻622的電流在節(jié)點(diǎn)626處提供期 望的偏壓。作為優(yōu)選范圍的實(shí)例，電阻622可在約40歐姆到60歐姆 之間。選擇齊納雪崩擊穿值(例如，在約5V到6V之間)以使得其擊 穿高于電路工作電壓并且對(duì)于正常情況不會(huì)觸發(fā)。在正常電路工作期 間，齊納二極管不傳導(dǎo)電流并且因此節(jié)點(diǎn)626基本上與焊盤601處于 同一電勢(shì)。
0050盡管己經(jīng)參照闡釋性實(shí)施方式描述了本發(fā)明，但這種描述無 意被構(gòu)建來用于進(jìn)行限制。在參考本說明書后，對(duì)闡釋性實(shí)施方式和 本發(fā)明的其它實(shí)施方式的各種修改對(duì)于本領(lǐng)域的技術(shù)人員而言將變得 顯而易見。作為實(shí)例，實(shí)施方式在n井中的pMOS晶體管中和p井中 的nMOS晶體管中建立ESD保護(hù)都有效。作為另一實(shí)例，襯底材料可 包括硅、鍺硅、砷化鎵和制造中所采用的其它半導(dǎo)體材料。作為另一 實(shí)例，本發(fā)明的概念對(duì)于很多半導(dǎo)體器件技術(shù)交叉點(diǎn)或節(jié)點(diǎn)都是有效 的，并且并不限于特定的技術(shù)。因此，所定義的發(fā)明的范圍意在包含 任意這樣的修改或者實(shí)施方式。
權(quán)利要求
1. 一種保護(hù)集成電路焊盤以防ESD脈沖的保護(hù)電路，包含放電電路，其在襯底內(nèi)具有細(xì)長(zhǎng)的MOS管，所述放電電路可操作用于將到所述焊盤的ESD脈沖放電至地；和抽運(yùn)電路，其包含輸入端，其用于接收所述脈沖的電流中的一部分；組件，其確定所述電流部分的大小，所述組件連接至地；分立電阻，其連接在所述輸入端和所述組件之間，所述電阻可操作用于產(chǎn)生由所述電流部分引起的電壓降；和至所述襯底的多個(gè)觸點(diǎn)，其連接至所述電阻以使得所述電壓降均勻地加到所述襯底，以確保所述細(xì)長(zhǎng)的晶體管的均勻?qū)▉磉M(jìn)行均勻的脈沖放電。
2. 根據(jù)權(quán)利要求l所述的保護(hù)電路，其中所述放電電路包含相反 導(dǎo)電類型的井中的放電電路，所述放電電路具有第一細(xì)長(zhǎng)的MOS晶體 管，其可操作用于將所述脈沖放電至地，所述第一晶體管具有所述第 一導(dǎo)電類型的溝道；并且其中所述抽運(yùn)電路包含所述輸入端，其用于接收所述脈沖的電流中的一部分； 第二MOS晶體管，其確定所述電流部分的大小，所述第二晶體管具有相反導(dǎo)電類型的溝道和連接至地的源極；第一分立電阻，其連接在所述輸入端和所述第二晶體管的漏極之間，所述第一電阻可操作用于產(chǎn)生由所述電流部分引起的電壓降；與所述第二晶體管并聯(lián)的一串電容器和第二電阻，所述電 容器連接在所述輸入端和所述第二晶體管之間，所述第二電阻連接至 所述第二晶體管的柵極和地，電容器和第二電阻串可操作用于在所述 焊盤上有所述脈沖時(shí)確定所述第二晶體管的導(dǎo)通；和至所述襯底的所述多個(gè)觸點(diǎn)，其包含多個(gè)至所述井的觸 點(diǎn)，所述井連接至所述第一電阻，以使得所述電壓降均勻地加在所述井上，以確保所述第一晶體管的均勻?qū)ㄒ赃M(jìn)行均勻脈沖放電。
3. 根據(jù)權(quán)利要求l所述的保護(hù)電路，其中所述放電電路包含相反導(dǎo)電類型的井中的放電電路，所述放電電路具有細(xì)長(zhǎng)的MOS晶體管，其可操作用于將所述脈沖放電至地，所述晶體管具有所述第一導(dǎo)電類型的溝道；并且其中所述抽運(yùn)電路包含所述輸入端，其用于接收所述脈沖的電流中的一部分；多個(gè)正向二極管，其串聯(lián)連接在所述輸入端和地之間，所 述二極管串在被所述脈沖導(dǎo)通后確定所述電流部分的大小；所述分立電阻，其連接在所述輸入端和所述二極管串之 間，所述電阻可操作用于產(chǎn)生由所述電流部分引起的電壓降；所述多個(gè)觸點(diǎn)包含多個(gè)至所述井的觸點(diǎn)，所述井連接至所 述電阻，以使得所述電壓降均勻地加在所述井上，以確保所述細(xì)長(zhǎng)的 晶體管的均勻?qū)ㄒ赃M(jìn)行均勻脈沖放電。
4. 根據(jù)權(quán)利要求l所述的保護(hù)電路，其中所述放電電路包含相反 導(dǎo)電類型的井中的放電電路，所述放電電路具有細(xì)長(zhǎng)的MOS晶體管， 其可操作用于將所述脈沖放電至地，所述晶體管具有所述第一導(dǎo)電類 型的溝道；并且其中所述抽運(yùn)電路包含所述輸入端，其用于接收所述脈沖的電流中的一部分； 反相齊納二極管，其串聯(lián)連接在所述輸入端和地之間，所述齊納二極管在所述脈沖下的雪崩擊穿后確定所述電流部分的大?。凰龇至㈦娮枋沁B接在所述輸入端和所述齊納二極管之間的分立電阻，所述電阻可操作用于產(chǎn)生由所述電流部分引起的電壓降；所述多個(gè)觸點(diǎn)是多個(gè)至所述井的觸點(diǎn)，所述井連接至所述電阻，以使得所述電壓降均勻地加在所述井上，以確保所述細(xì)長(zhǎng)的晶 體管的均勻?qū)ㄒ赃M(jìn)行均勻脈沖放電。
5. 根據(jù)權(quán)利要求1到4中的任一權(quán)利要求所述的保護(hù)電路，其中所述襯底偏壓在約0.5V到1.0V之間。
6. 根據(jù)權(quán)利要求1或3所述的保護(hù)電路，其中所述襯底和所述觸 點(diǎn)是n型，并且所述MOS晶體管是pMOS晶體管。
7. 根據(jù)權(quán)利要求l所述的保護(hù)電路，其中所述組件是一串正向二 極管或者反相齊納二極管。
8. 根據(jù)權(quán)利要求2所述的保護(hù)電路，其中所述第一電阻約為40 歐姆到60歐姆，所述電容約為100 fF到1000fF，所述第二電阻約為1 KQ到10KQ ，并且所述井偏壓約為0.5V至J l.OV。
9. 根據(jù)權(quán)利要求4所述的保護(hù)電路，其中選擇所述齊納二極管的 雪崩電壓以使得其擊穿電壓高于電路工作電壓。
全文摘要
一種保護(hù)集成電路焊盤(201)以防ESD脈沖的保護(hù)電路包含放電電路，該放電電路在襯底(205)(最好是n型)內(nèi)具有細(xì)長(zhǎng)的MOS晶體管(202)(最好是PMOS)。放電電路可操作用于將到焊盤的ESD脈沖放電至地(203)。實(shí)施方式進(jìn)一步包含連接至焊盤的抽運(yùn)電路以接收一部分脈沖電流；抽運(yùn)電路包含確定該電流部分大小的組件(221)(例如，另一晶體管、一串正向二極管，反相齊納二極管)，其中該組件連接至地。分立電阻(222)(例如，約40歐姆到60歐姆)連接在焊盤和該組件之間，并且該分立電阻可操作用于產(chǎn)生由電流部分引起的電壓降(約0.5V到1.0V)。多個(gè)至襯底的觸點(diǎn)連接至該電阻，以使得電壓降均勻地加到襯底上，以確保細(xì)長(zhǎng)的晶體管的均勻?qū)▉磉M(jìn)行均勻的脈沖放電。
文檔編號(hào)H01L23/62GK101443908SQ200580047382
公開日2009年5月27日 申請(qǐng)日期2005年11月30日 優(yōu)先權(quán)日2004年11月30日
發(fā)明者C·T·薩林, C·杜沃瑞, G·博塞利 申請(qǐng)人:德克薩斯儀器股份有限公司