專利名稱：漏極延伸型pmos晶體管及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體而言涉及半導(dǎo)體器件和經(jīng)改良的漏極延伸型PMOS晶體管以及其制 作方法。
背景技術(shù)：
功率半導(dǎo)體產(chǎn)品通常使用N或P溝道漏極延伸型金屬氧化物半導(dǎo)體(DEMOS) 晶體管器件制作，以用于大功率切換應(yīng)用。DEMOS器件有利地將短溝道工作與大電 流處理功能、相對(duì)低的漏極-源極導(dǎo)通電阻(Rdson)、以及能夠耐受高閉鎖電壓而不會(huì) 遭受電壓擊穿故障的能力(高擊穿電壓額定值)相結(jié)合。通常將擊穿電壓測(cè)量作為當(dāng) 柵極和源極短接在一起時(shí)的漏極-源極擊穿電壓(BVdss)，其中DEMOS器件設(shè)計(jì)通常 涉及到在擊穿電壓BVdss和Rdson之間進(jìn)行折衷。
參見圖1A和1B，圖1A中圖解說(shuō)明在集成電路或半導(dǎo)體器件2內(nèi)的常規(guī)的漏極 延伸型PMOS控制晶體管CT1，其帶有與柵極14、 16隔離開的p型漏極24，柵極14、 16具有側(cè)壁間隔物20。圖1B提供一個(gè)其中使用DEPMOS晶體管CT1的高電壓應(yīng)用 的示意圖。如圖1A中所示，在p型摻雜硅襯底4 (P+)中形成有晶體管CT1，下外 延硅4a (P型下外延)形成于襯底4的上方，其中p型上外延硅6 (上外延)形成于 下外延4a的上方，且n埋入層8 (NBL)延伸到下外延4a的上部分和上外延6的下 部分。n阱12形成于上外延6的上部分中，將p型漂移區(qū)6a保留在n阱12的外側(cè)， 且形成各個(gè)場(chǎng)氧化層(FOX)隔離結(jié)構(gòu)10以將晶體管CT1的各單獨(dú)的不同端彼此隔 開且將其與集成電路器件2的其他組件隔開。
p型源極(S) 22沿n阱12的溝道區(qū)28在n阱12內(nèi)形成，且在圖解說(shuō)明的實(shí)例 中，n型背柵極(BG) 26與n阱12內(nèi)的源極(S) 22隔開。在漂移區(qū)6a內(nèi)形成有p 型漏極延伸型(D) 24，且其與溝道28的另一側(cè)隔開。晶體管柵極結(jié)構(gòu)(G)包括形 成于n阱12的溝道區(qū)28的上方的薄柵介質(zhì)或柵氧化層14，薄柵介質(zhì)或柵氧化層14 也部分地覆蓋p型漂移區(qū)6a的一部分，其中導(dǎo)電柵極電極16形成于薄柵氧化層14 的上方且側(cè)壁間隔物20沿所述柵極的橫向側(cè)形成。
如圖1B中圖解說(shuō)明，采用圖1A中所示的常規(guī)DEPMOS CT1作為控制晶體管以 用于驅(qū)動(dòng)橋式高側(cè)驅(qū)動(dòng)器DENMOS。圖1B圖解說(shuō)明半導(dǎo)體器件2中的由DC電源電 壓VCC供電的半H橋驅(qū)動(dòng)器電路，其中圖1A中所示的常規(guī)DEPMOS控制晶體管CT1 和DENMOS控制晶體管CT2 —起形成用于控制所述半橋電路中的高側(cè)DENMOS驅(qū)
動(dòng)晶體管T2的柵極電壓。所述電路包括兩個(gè)負(fù)荷驅(qū)動(dòng)n溝道功率器件，例如DENMOS 或LDMOS (橫向擴(kuò)散MOS)器件Tl和T2，所述器件Tl和T2的相應(yīng)源極Sl和S2、 漏極D1和D2以及柵極G1和G2分別耦接，以驅(qū)動(dòng)感性負(fù)載。晶體管T1和T2被分 別布置成一對(duì)低側(cè)和高側(cè)驅(qū)動(dòng)器，而負(fù)載耦接在所述驅(qū)動(dòng)器對(duì)的中間節(jié)點(diǎn)Nl與地之 間。
電源電壓VCC耦接到高側(cè)驅(qū)動(dòng)器T2的漏極D2，且其可為電池電源的正極端子， 其中地可為電池的負(fù)極端子，例如在汽車應(yīng)用中。低側(cè)驅(qū)動(dòng)器T1和高側(cè)驅(qū)動(dòng)器T2串 聯(lián)耦接在電源電壓VCC和地之間，其中高側(cè)驅(qū)動(dòng)器晶體管T2的漏極D2耦接到VCC 且其源極S2在所述負(fù)載處耦接到中間節(jié)點(diǎn)Nl 。低側(cè)晶體管Tl的漏極Dl耦接到節(jié)點(diǎn) Nl且其源極Sl耦接到地。晶體管Tl和T2之間的中間節(jié)點(diǎn)Nl耦接到負(fù)載的第一端 子，且另一負(fù)載端子耦接到地，其中所述負(fù)載通常不是器件2的一部分。對(duì)低側(cè)和高 側(cè)晶體管柵極G1和G2進(jìn)行控制，以便以交替方式驅(qū)動(dòng)所述負(fù)載，其中圖中將逆變器 CT1、 CT2 (包括圖1A中所示的DEPMOS晶體管CT1)圖解說(shuō)明為驅(qū)動(dòng)高側(cè)柵極G2。 當(dāng)高側(cè)晶體管T2接通時(shí)，電流在第一方向上流經(jīng)高側(cè)晶體管T2和所述負(fù)載，且當(dāng)?shù)?側(cè)晶體管T1接通時(shí)，電流在相反的第二方向上流經(jīng)所述負(fù)載和低側(cè)晶體管T1。
在所圖解說(shuō)明的器件2中，DEPMOS控制晶體管CT1的源極S耦接到高電壓VCC + VGS，其中VGS是接通高側(cè)器件T2所需的柵極-源極電壓，且VCC是電源電壓。 在該配置中，上控制晶體管CT1必須經(jīng)設(shè)計(jì)以當(dāng)上控制晶體管CT1關(guān)閉且下控制晶體 管CT2接通時(shí)耐受高漏極-源極電壓而不擊穿。在該條件下，晶體管CT1的漏極D基 本上處于地電位，而源極S保持為VCC + VGS。在汽車應(yīng)用或其中橋式驅(qū)動(dòng)器電路用 于大功率數(shù)字音頻設(shè)備或用于其他大功率電路的其他應(yīng)用中，電源電壓VCC可非常高 (例如65-80VDC)，其中驅(qū)動(dòng)器器件Tl和T2需要耐受約VCC的漏極-源極電壓而不 發(fā)生擊穿。另外，DEPMOS控制晶體管CT1需要耐受甚至更髙的漏極-源極電壓，因 為當(dāng)下控制晶體管CT2接通時(shí)，上控制晶體管CT1的漏極D可能接近地電位。具體 而言，高側(cè)驅(qū)動(dòng)器晶體管T2的VGS可為5-15VDC，其中DEPMOS晶體管CT1兩端 的關(guān)閉狀態(tài)漏極-源極電壓可為100V或更高。
如圖1A中所示，漏區(qū)24與溝道28和柵極14、 16 (例如漏極延伸型結(jié)構(gòu))隔開， 以在p型外延硅中在溝道28和漏極24之間提供漂移區(qū)6a。在運(yùn)行中，漏極24和溝 道28的間距使電場(chǎng)擴(kuò)展開，由此增大所述器件的擊穿電壓額外值(較高的BVdss)。 然而，漏極延伸增大漏極-源極電流路徑的電阻(Rdson)，因此DEMOS器件設(shè)計(jì)通常 涉及高擊穿電壓BVdss和低Rdson之間的折衷。
晶體管CT1的另一擊穿電壓限制與器件2內(nèi)的外延硅6的厚度有關(guān)，其中襯底4 接地且晶體管源極、漏極和溝道(例如，包括n阱12和p型漂移區(qū)6a)形成于外延 硅6內(nèi)。具體而言，當(dāng)控制晶體管CT1接通時(shí)，漏極電壓非常高，且需要將p型漏極 24和漂移區(qū)6a與接地的底層的p型襯底間隔開以防止漏極24和襯底4之間出現(xiàn)穿通 電流。相應(yīng)地，在形成上外延硅層6之前通常形成多少有些重?fù)诫s的n埋入層8，以
將漂移區(qū)6a和漏極24與襯底4間隔開，且由此禁止接通態(tài)穿通電流，其中n埋入層 8通常通過(guò)n阱12連接到n型背柵極26，由此將n埋入層8連接到源極電壓(VCC + VGS)。然而，在該高電壓位置隨后存在n埋入層可導(dǎo)致當(dāng)漏極24接近地電位時(shí)發(fā)生 關(guān)斷態(tài)擊穿。因此，當(dāng)n埋入層8工作以防止出現(xiàn)接通態(tài)穿通電流時(shí)，對(duì)于給定的外 延厚度和漂移區(qū)摻雜數(shù)量，n埋入層8限制DEPMOS晶體管CT1的關(guān)斷態(tài)擊穿電壓 額定值。
在晶體管CT1的"關(guān)斷"狀態(tài)下，漏極24基本上接地，且源極電壓VCC + VGS 在漏極24的底部和n埋入層8之間及在漂移區(qū)6a的溝道側(cè)和漏極24之間延伸的漂移 區(qū)6a部分上降低。如果在柵極16和p型漏極24之間的表面上發(fā)生擊穿，則可增大漂 移區(qū)6a的橫向延伸(例如，可增大漏極24與柵極16之間的橫向間距以防止橫向擊穿)。 然而，p型漏極24的底部與n埋入層8之間的垂直間距更難以增大。 一個(gè)方法是增大 外延硅層6的厚度，其中較厚層6使較深的漂移區(qū)6a能夠支持較高的電壓而不遭到擊 穿。然而，增大外延厚度在工藝復(fù)雜性、較大的間距要求和較大設(shè)計(jì)規(guī)則方面，尤其 在形成深擴(kuò)散以連接到n埋入層8或器件2內(nèi)的其他埋入層方面是昂貴的。相應(yīng)地， 人們需要可用來(lái)達(dá)到增大的電壓擊穿耐受能力、而不增大外延硅厚度且不損失器件性 能的經(jīng)改良的DEPMOS器件和制作方法。

發(fā)明內(nèi)容
下文提供簡(jiǎn)要的概要，以達(dá)成對(duì)本發(fā)明的一個(gè)或多個(gè)方面的基本了解。該概要不 是本發(fā)明的擴(kuò)展概述，且既不旨在確定本發(fā)明的關(guān)鍵要素，也不旨在描述本發(fā)明的范 圍。相反，該概要的主要目的是以簡(jiǎn)要形式提供本發(fā)明的一些概念，以作為后文中所 提供的更詳細(xì)說(shuō)明的前言。本發(fā)明涉及經(jīng)改良的漏極延伸型PMOS (DEPMOS)晶體 管和其制作方法，其中在n埋入層和DEPMOS晶體管背柵極之間形成p型隔離區(qū)(如 p埋入層)，以增大擊穿電壓性能而不增大外層厚度。
本發(fā)明的一個(gè)方面提供半導(dǎo)體器件，其包括形成于半導(dǎo)體本體內(nèi)的n埋入層、在 所述n埋入層上方形成的漏極延伸型PMOS晶體管及在所述n埋入層和所述晶體管的 n層背柵極之間形成的p型隔離區(qū)。在一個(gè)實(shí)施方案中，所述n埋入層電浮動(dòng)，由此 關(guān)斷態(tài)下漏極-源極電壓的一部分在所述隔離區(qū)上下降(導(dǎo)致n埋入層電壓被偏置為漏 極電壓和源極電壓之間的電壓)，且剩余電壓在p型漏極和n埋入層之間下降。因此， 該浮動(dòng)n埋入層配置能夠增大晶體管擊穿電壓額外值而不用增大外延層厚度，即使對(duì) 于高電壓應(yīng)用而言。
本發(fā)明的另一方面提供漏極延伸型PMOS晶體管，其包括覆蓋半導(dǎo)體本體的ii型 溝道區(qū)的柵極、在半導(dǎo)體本體內(nèi)靠近柵極的第一橫向側(cè)形成的p型源極、在半導(dǎo)體本 體內(nèi)所述柵極的一部分下方從溝道區(qū)橫向延伸超出柵極的第二橫向側(cè)的p型漂移區(qū)、 在漂移區(qū)內(nèi)形成的p型漏極(所述漏極與柵極的第二橫向側(cè)隔開)、以及n型背柵極。
在半導(dǎo)體本體內(nèi)至少一部分柵極和漏極的下方形成n埋入層。所述DEPMOS晶體管進(jìn) 一步包括p型隔離區(qū)，其可為在半導(dǎo)體本體內(nèi)在所述n埋入層和背柵極之間延伸的p 埋入層或其他p型區(qū)。
本發(fā)明的其他方面涉及用于制作半導(dǎo)體器件和DEPMOS晶體管的方法。在這些 方法中，在半導(dǎo)體本體內(nèi)形成n埋入層，在所述n埋入層的上方形成漏極延伸型PMOS 晶體管，并在所述n埋入層和晶體管的n型背柵極之間形成p型隔離區(qū)以將n埋入層 與n型背柵極電隔離。形成所述p型隔離區(qū)可包括在半導(dǎo)體本體內(nèi)在n埋入層的第一 部分的上方形成p埋入層，且所述方法可包括在形成所述漏極延伸型PMOS晶體管之 前在p埋入層和n埋入層的第二部分的上方形成外延硅。
下文中的描述和附圖詳細(xì)地說(shuō)明本發(fā)明的某些例示性方面和實(shí)施方案。這些例示 性方面和實(shí)施方案僅表示可應(yīng)用本發(fā)明原理的各種方式中中的數(shù)種方式。


圖1A是局部側(cè)視剖面圖，其圖解說(shuō)明具有常規(guī)的漏極延伸型PMOS晶體管并在 所述晶體管下方具有n埋入層以禁止穿通的半導(dǎo)體器件；
圖1B是圖解說(shuō)明用于使用低側(cè)和高側(cè)漏極延伸型NMOS器件來(lái)驅(qū)動(dòng)負(fù)載的半H 橋電路的示意圖，其中包括圖1A中的常規(guī)DEPMOS器件的反相器用于驅(qū)動(dòng)高側(cè)器件 柵極；
圖2是局部側(cè)視剖面圖，其圖解說(shuō)明一實(shí)例性漏極延伸型PMOS晶體管 (DEPMOS)，所述漏極延伸型PMOS晶體管(DEPMOS)具有在根據(jù)本發(fā)明的 DEPMOS的n埋入層和n型背柵極之間延伸的p型隔離區(qū)；
圖3是圖解說(shuō)明用于制作帶有根據(jù)本發(fā)明的DEPMOS晶體管的半導(dǎo)體器件的方 法的流程圖；及
圖4A-4G是局間側(cè)視剖面圖，其圖解說(shuō)明根據(jù)本發(fā)明的在不同制作階段的 DEPMOS晶體管的實(shí)例性集成電路。
具體實(shí)施例方式
現(xiàn)在，參照附圖來(lái)說(shuō)明本發(fā)明的一個(gè)或多個(gè)實(shí)施方案，其中通篇使用相同的參考 編號(hào)來(lái)指示相同的元件，且其中所圖解說(shuō)明的結(jié)構(gòu)不一定按比例繪制。本發(fā)明提供漏 極延伸型PMOS (DEPMOS)晶體管和制作技術(shù)，藉此可減輕或克服常規(guī)的DEPMOS 晶體管的各種缺點(diǎn)，且其可用來(lái)有利于增大擊穿電壓額定值而不用增大外延硅厚度。
現(xiàn)在參見圖2，其圖解說(shuō)明根據(jù)本發(fā)明的半導(dǎo)體器件102內(nèi)的實(shí)例性DEPMOS 晶體管CTla。晶體管CTla可用于任何類型的電路中，且在需要高擊穿電壓耐受能力 的應(yīng)用中提供特有的優(yōu)點(diǎn)，例如在圖IB中的上反相器晶體管中用于控制橋式高側(cè)驅(qū) 動(dòng)器晶體管的柵極電壓G2。器件102在復(fù)合半導(dǎo)體本體104、 106內(nèi)形成，從p摻雜
硅襯底104 (P+)開始，其中下外延硅104a (P-下外延)在襯底104的上方形成，且 p型上外延硅106(上eip)在下外延104a的上方形成。本發(fā)明的半導(dǎo)體器件和DEPMOS 晶體管可在任何類型的半導(dǎo)體本體104內(nèi)制作，包括但不限于半導(dǎo)體(例如硅)晶圓、 絕緣體上硅(SOI)晶圓、晶圓內(nèi)的外延層或其他復(fù)合半導(dǎo)體本體等，其中本發(fā)明和 所附的權(quán)利要求書并不限于所圖解說(shuō)明的結(jié)構(gòu)或材料。
n埋入層108 (NBL)延伸進(jìn)入下外延104a的上部分和上外延106的下部分。在 上外延106的上部分內(nèi)形成n阱112，使p型漂移區(qū)106a保留在n阱112的外側(cè)?；?者，可形成單獨(dú)的p阱(未圖示)以提供p型漂移區(qū)。各個(gè)場(chǎng)氧化層(FOX)隔離結(jié) 構(gòu)IIO經(jīng)形成以將晶體管CTla的不同端子彼此隔離并與器件102內(nèi)的其他組件隔離， 盡管可使用其他隔離結(jié)構(gòu)(例如，淺溝槽隔離(STI)結(jié)構(gòu)等)。
根據(jù)本發(fā)明的一個(gè)或多個(gè)方面，實(shí)例性半導(dǎo)體器件102包括漏極延伸型PMOS 晶體管，其在n埋入層108的上方形成；p型隔離區(qū)130,其在n埋入層108和晶體管 CTla的n型背柵極BG 126之間形成以將n埋入層108與背柵極126電隔離。在本實(shí) 例中，p型隔離區(qū)130是在形成上外延硅106之前形成的p埋入層(PBL)。然而，其 他實(shí)施方案是可能的，其中在半導(dǎo)體本體內(nèi)提供p型區(qū)以使用任何適用的制作技術(shù)將 n型背柵極與n埋入層隔離，其中p型隔離區(qū)130可在形成上外延層106之前或之后 制作，其中所有這些替代實(shí)施方案均設(shè)想為屬于本發(fā)明和隨附權(quán)利要求的范圍內(nèi)。例 如， 一個(gè)可能的替代方案是植入或以其他方式形成隨后會(huì)在其中形成n型背柵極126 的p阱(未顯示)，其中該p阱的下部分工作以將背柵極126與n埋入層108隔離。
進(jìn)一步注意到，n埋入層108在實(shí)例性器件102內(nèi)電浮動(dòng)。如下文中進(jìn)一步所述， 浮動(dòng)n埋入層108及其通過(guò)p隔離區(qū)130與背柵極126隔離有利于增大DEPMOS晶體 管擊穿電壓額定值而不會(huì)增大外延層厚度。例如，當(dāng)使用晶體管CTla作為上圖1B的 電路中的上反相器晶體管時(shí)，在關(guān)斷態(tài)下漏極-源極電壓的一部分在隔離區(qū)130上下 降，且所述電壓的剩余部分在p型漏極124與n埋入層108之間下降。
因此，該浮動(dòng)n埋入層配置使n埋入層電壓能夠處于一中間值以擴(kuò)展漏極-源極電 壓，其中用于晶體管CTla的總擊穿電壓額定值不再限制為漏極124與n埋入層108 之間的電壓耐受能力。因此，例如，當(dāng)外延層106的厚度及其摻雜(例如，漂移區(qū)摻 雜和深度)使得在漏極124與n埋入層108之間的電壓約為80 V時(shí)發(fā)生擊穿時(shí)，浮動(dòng) n埋入層108和其與背柵極126之間的電隔離使n埋入層108能夠達(dá)到所述漏極電壓 和背柵極/源極電壓之間的一特定電壓(當(dāng)晶體管CTla處于關(guān)斷態(tài)時(shí))，從而漏極-源 極電壓的一部分在n埋入層108與背柵極126之間下降，且總漏極-源極電壓可遠(yuǎn)高于 80V (例如，在一個(gè)實(shí)例中為IOOV或更高)而不會(huì)遭受擊穿。
以這種方式，晶體管擊穿電壓BVdss在一定程度上基本上與外延厚度無(wú)關(guān)，于是 可增大擊穿電壓而不需將上外延硅106制作得較厚。在該方面，使用硼將實(shí)例性p型 隔離埋入層130摻雜至約3E13 cm—2，以在器件102內(nèi)提供約108 V的DEPMOS BVdss， 其中所述n埋入層電壓小于約80V。通常，可針對(duì)例如特定的晶體管設(shè)計(jì)可調(diào)節(jié)p隔
離區(qū)摻雜、定向、尺寸等，以使得在發(fā)生雪崩擊穿之前p漂移區(qū)/n背柵極二極管通過(guò) p型隔離區(qū)130耗盡，其中所有這些實(shí)施方案都涵蓋為屬于本發(fā)明和所附的權(quán)利要求
的范圍內(nèi)。
如圖2中所示，實(shí)例性DEPMOS晶體管CTla包括具有第一和第二橫向側(cè)的柵極 (G) 114、 116,包括薄柵極介電層114和覆蓋導(dǎo)電柵極電極116，其中柵極114、 116 覆蓋半導(dǎo)體本體104中的n型溝道區(qū)128。將實(shí)例性128制作為n阱112的一部分，n 阱112在上外延硅106內(nèi)形成，盡管使用實(shí)例性n阱結(jié)構(gòu)112以形成溝道128不是本 發(fā)明的嚴(yán)格要求。p型源極(S) 122連同n型背柵極(BG) 126在半導(dǎo)體本體內(nèi)在n 阱112內(nèi)形成。源極122具有第一和第二橫向?qū)χ脗?cè)，第一橫向側(cè)沿溝道128的第一 橫向側(cè)靠近所述柵極的第一橫向側(cè)定位,其中源極122的第二對(duì)置側(cè)通過(guò)隔離結(jié)構(gòu)110 與背柵極126隔離。在本實(shí)例中，源極122與背柵極126橫向隔離；或者，這些區(qū)彼 此靠近并連接到同一電位。
提供p型漂移區(qū)106a，其在所述復(fù)合半導(dǎo)體本體的上外延硅106內(nèi)在柵極114、 116的下方從溝道區(qū)128的第二對(duì)置橫向側(cè)橫向延伸超出柵極114、116的第二橫向側(cè)。 p型漏極(D) 124在漂移區(qū)106a內(nèi)形成且與柵極114、 116的第二橫向側(cè)隔開以提供 漏極延伸型，其中n埋入層108位于上和下外延硅層106、 104a內(nèi)、柵極114、 116和 漏極124的至少一部分的下方，以禁止穿通電流在漏極124和p型襯底104之間流動(dòng)。 通常，n阱112足以阻止在p型源極122和p襯底104之間的穿通，然而，在本實(shí)例 中，為增加穿通保護(hù)，在所述源區(qū)下方還存在n埋入層108。
另參見圖3和圖4A-4G，本發(fā)明的更多方面提供用于半導(dǎo)體器件和DEPMOS制 作的方法。圖3圖解說(shuō)明用于制作根據(jù)本發(fā)明的半導(dǎo)體器件和DEPMOS晶體管的實(shí)例 性方法202，且圖4A-4G圖解說(shuō)明大體上根據(jù)圖3的方法202的處于不同制作階段的 圖2的實(shí)例性半導(dǎo)體器件102。盡管在下文中將實(shí)例性方法202圖解說(shuō)明和描述為一 系列動(dòng)作或事件，但應(yīng)了解，本發(fā)明不受這些動(dòng)作或事件的圖解說(shuō)明順序限制。例如， 根據(jù)本發(fā)明，某些動(dòng)作可以不同的順序發(fā)生及/或與本文中所圖解說(shuō)明及/或描述的那些 動(dòng)作或事件之外的其他動(dòng)作或事件同時(shí)發(fā)生。另外，根據(jù)本發(fā)明，實(shí)施一種方法可能 不需要所圖解說(shuō)明的所有步驟。另外，可與本文中圖解說(shuō)明和描述的器件及其 DEPMOS晶體管的制作相關(guān)聯(lián)地以及與本文中未圖解說(shuō)明的其他器件和結(jié)構(gòu)相關(guān)聯(lián) 地實(shí)施根據(jù)本發(fā)明的方法。
如圖3和圖4A中所示，方法202開始于204處，首先在206使用植入掩模302 和植入工藝304將n埋入層108植入下外延層104a，其中所述n埋入層可視需要為在 植入工藝304后在208進(jìn)行熱擴(kuò)散。在實(shí)例性半導(dǎo)體器件102中，首先在下外延硅104a 的預(yù)期DEPMOS部分植入或擴(kuò)散n埋入層108，且可同時(shí)形成其他n埋入層(例如， 圖4A中的層108a)以用于器件102的其他晶體管，其中所述所植入的n型雜質(zhì)可以 但不需要延伸進(jìn)入下外延層104a下方的硅104?？墒褂萌魏魏线m的工藝技術(shù)(包括但 不限于植入、擴(kuò)散等)通過(guò)使用任何合適的植入掩模302、工藝304和設(shè)備來(lái)在本發(fā)
明的范圍內(nèi)的半導(dǎo)體本體內(nèi)形成n埋入層。
如圖4B中所示，在210中在下外延層104a中的n埋入層108的第一部分的上方 植入p埋入層130，其中p埋入層130 (例如，和n埋入層108)可視需要在212中進(jìn) 行熱擴(kuò)散。如圖4B所示，形成掩模312,其露出下外延層104a的預(yù)期DEPMOS區(qū)內(nèi) 的n埋入層108的第一部分(例如，對(duì)應(yīng)于p型隔離區(qū)130的期望位置)，且實(shí)施植入 工藝314以在n埋入層108的露出部分內(nèi)提供p型摻雜劑(例如，硼等)，由此在其中 形成反摻雜的p埋入層130，其中可視需要在212中實(shí)施另一擴(kuò)散退火以橫向或向下 驅(qū)動(dòng)經(jīng)植入的p型摻雜劑(和n埋入層108的n型摻雜劑)，由此延伸p埋入層130 和n埋入層108?；蛘?，可在形成所述上外延后，通過(guò)p型區(qū)的相對(duì)高能量植入來(lái)形 成隔離區(qū)130。
另參見圖4C，在214中實(shí)施外延生長(zhǎng)工藝以將上外延硅層106生長(zhǎng)到襯底104 和下外延104a以上，從而形成復(fù)合半導(dǎo)體本體104、 106，其中向所述上外延硅提供p 型摻雜劑以形成p型上外延硅層106。在214中可采用任何合適的外延生長(zhǎng)工藝，由 此在下外延104a的上表面的上方形成外延硅層106。如圖4C中所示，使用外延生長(zhǎng) 工藝322來(lái)形成上外延硅層106，其中與工藝322相關(guān)聯(lián)的熱能量使p埋入層130的p 型摻雜劑的一部分向上擴(kuò)散，因此p埋入層130的一部分延伸進(jìn)入外延硅106。類似 地，n埋入層108的第二部分可向上擴(kuò)散到p埋入層130的外側(cè)的外延硅106中。然 而，p埋入層130通常阻止或禁止n埋入層108的至少第一部分在214中的外延工藝 322期間和以后向上擴(kuò)散，且在n埋入層108與以后形成的DEPMOS晶體管CTla的 背柵極126之間提供物理和電勢(shì)壘(例如，如圖2中所示)。另外，p型上外延層106 的第一部分在隨后完成的DEPMOS器件中提供p型漂移區(qū)?；蛘?，可根據(jù)需要通過(guò)植 入物來(lái)形成所述p漂移區(qū)。
另參見圖4D，在216中在外延硅106的第二部分中植入n阱112，其中可然后在 218中對(duì)n阱112進(jìn)行熱擴(kuò)散?？稍?18中采用任何適用的植入掩模和植入工藝(未 顯示)來(lái)形成n阱112。在圖3中的220中，使用任何適用的技術(shù)(例如，硅的局部 氧化(LOCOS)、淺溝槽隔離技術(shù)(STI)、所沉積氧化物等)來(lái)形成隔離結(jié)構(gòu)134。在 實(shí)例性器件102中形成場(chǎng)氧化層(FOX)結(jié)構(gòu)IIO，如圖4D中圖解說(shuō)明。
如圖4E中圖解說(shuō)明，在外延層106的上表面的上方例如通過(guò)熱氧化工藝或其他 適用的材料形成工藝(未顯示)來(lái)形成(例如在方法202的222中)薄柵氧化層114， 且在224中在薄柵氧化物114的上方沉積柵多晶硅層116，且將其在226中圖案化以 形成在溝道區(qū)128上方和部分在p漂移區(qū)106a上方延伸的柵極結(jié)構(gòu)114、 116。在形 成圖案化柵極結(jié)構(gòu)后，在228中實(shí)施LDD、 MDD或其他漏極延伸型植入(未顯示)
(例如包括淺p型植入)以最初界定p型源極122，且在230中沿經(jīng)圖案化的柵極結(jié) 構(gòu)114、 116的橫向側(cè)壁形成側(cè)壁間隔物120，如圖4E中所示。
另參見圖4F，在232中實(shí)施p型源極/漏極植入以在n阱112內(nèi)進(jìn)一步界定源極 122，以及在p型上外延層106的第一部分中界定漏極124。如圖4G中所示，在234
中在n阱112內(nèi)使用n型摻雜劑植入背柵極126，其中可使用任何適用的掩模和植入 工藝來(lái)形成p型源極122、 p型漏極124和n型背柵極126。然后在236和238中實(shí)施 硅化、金屬化和其他后端處理(未顯示)來(lái)完成器件102，此后方法202在圖3中的 240結(jié)束。
注意，盡管本文中提供的當(dāng)前實(shí)例是在具有兩個(gè)外延區(qū)(其中埋入層是在提供下 外延之后及提供上外延之前形成)的器件的背景下提供，但上述結(jié)構(gòu)可在起始材料中 使用高能量植入來(lái)形成，以分別形成n埋入層和隔離層，且這些變更涵蓋在屬于本發(fā) 明的范圍內(nèi)。
盡管已結(jié)合一個(gè)或多個(gè)實(shí)施方案圖解說(shuō)明及描述了本發(fā)明,但可對(duì)所圖解說(shuō)明的 實(shí)例進(jìn)行變更及/或修改而不背離所隨權(quán)利要求的精神和范圍。具體就由上述組件(組 合件、器件、電路、系統(tǒng)等)所執(zhí)行的各種功能而言，除非另有指示，否則用于描述 上述組件的詞語(yǔ)(包括對(duì)"構(gòu)件"的引用)意指執(zhí)行所描述的組件的所詳述功能的任 何組件(例如功能上等同的組件)，即使其在結(jié)構(gòu)上與所揭示的、在本文中所圖解說(shuō)明 的本發(fā)明的實(shí)例性實(shí)施方案中執(zhí)行該功能的結(jié)構(gòu)不等同。另外，盡管可能只根據(jù)多種 實(shí)施方案中的一種對(duì)本發(fā)明的某種特征進(jìn)行了揭示，但是該特征可與其他實(shí)施方案的 一個(gè)或多個(gè)其他特征組合，這對(duì)于任何給定的或特定的應(yīng)用可能是合乎要求和有利的。 另夕卜，在詳細(xì)描述及/或權(quán)利要求書中使用詞語(yǔ)"包括(including)"、"包括(includes)"、 "具有(having)"、"具有(has)"、"帶有(with)"、或其變體的條件下，上述詞語(yǔ)以 類似于詞語(yǔ)"包括(comprising)"的方式表示包含。
權(quán)利要求
1、一種漏極延伸型PMOS晶體管，其包括柵極，其具有第一和第二橫向側(cè)，所述柵極覆蓋半導(dǎo)體本體內(nèi)的n型溝道區(qū)；p型源極，其形成于所述半導(dǎo)體本體內(nèi)并具有第一和第二橫向?qū)χ脗?cè)，所述源極的第一橫向側(cè)沿所述溝道區(qū)的第一橫向側(cè)定位，所述源極接近所述柵極的所述第一橫向側(cè)；p型漂移區(qū)，其在所述半導(dǎo)體本體內(nèi)所述柵極的一部分的下方從所述溝道區(qū)的第二對(duì)置橫向側(cè)橫向延伸到超出所述柵極的所述第二橫向側(cè)；p型漏極，其形成于所述漂移區(qū)內(nèi)，所述漏極與所述柵極的所述第二橫向側(cè)間隔開；n型背柵極，其形成于所述半導(dǎo)體本體內(nèi)，所述背柵極與所述源極的所述第二橫向側(cè)間隔開或鄰近所述源極的所述第二橫向側(cè)；n埋入層，其形成于所述半導(dǎo)體本體內(nèi)所述柵極和所述漏極的至少一部分下方；及p型隔離區(qū)，其在所述半導(dǎo)體本體內(nèi)所述n埋入層與所述背柵極之間延伸。
2、 如權(quán)利要求1所述的晶體管，其中所述n埋入層和所述背柵極由所述p型隔 離區(qū)彼此電隔離。
3、 如權(quán)利要求l所述的晶體管，其進(jìn)一步包括n阱，所述n阱形成所述n型溝 道區(qū)并在所述p型隔離區(qū)上方從所述溝道區(qū)的所述第二橫向側(cè)延伸超出所述背柵極， 其中所述背柵極和所述源極形成于所述n阱內(nèi)。
4、 如權(quán)利要求3所述的晶體管，其中所述n埋入層和所述背柵極由所述p型隔 離區(qū)彼此電隔離。
5、 一種半導(dǎo)體器件，其包括-半導(dǎo)體本體；n埋入層，其形成于所述半導(dǎo)體本體內(nèi)； 漏極延伸型PMOS晶體管，其形成于所述n埋入層上方；及 p型隔離區(qū)，其形成于所述晶體管的所述n埋入層與n型背柵極之間以將所述n 埋入層與所述n型背柵極電隔離。
6、 一種制作漏極延伸型MOS晶體管的方法，所述方法包括 提供p型半導(dǎo)體本體；在所述半導(dǎo)體本體內(nèi)形成n埋入層；在所述半導(dǎo)體本體內(nèi)所述n埋入層的第一部分上方形成p埋入層； 在所述p埋入層和所述n埋入層的第二部分上方形成p型半導(dǎo)體材料，所述p型 半導(dǎo)體材料的第一部分提供所述n埋入層上方的p型漂移區(qū)； 在所述半導(dǎo)體本體的所述p型半導(dǎo)體材料的第二部分中形成n型溝道區(qū)，所述溝道區(qū)具有第一和第二對(duì)置橫向側(cè)，其中所述漂移區(qū)從所述溝道區(qū)的第二橫向側(cè)橫向向 外延伸；在所述半導(dǎo)體本體上方形成柵極，所述柵極包括第一和第二橫向側(cè)并在所述溝道 區(qū)和所述漂移區(qū)的一部分上方延伸；在所述半導(dǎo)體本體內(nèi)沿所述溝道區(qū)的所述第一橫向側(cè)形成P型源極，所述源極接 近所述柵極的所述第一橫向側(cè)；在所述漂移區(qū)內(nèi)形成p型漏極，所述漏極與所述柵極的所述第二橫向側(cè)間隔開；及在所述半導(dǎo)體本體內(nèi)所述p埋入層的上方形成n型背柵極，所述背柵極與所述源 極的第二橫向側(cè)間隔開或鄰近所述源極的第二橫向側(cè)且通過(guò)所述P埋入層與所述n埋 入層電隔離。
7、 一種制作半導(dǎo)體器件的方法，所述方法包括提供半導(dǎo)體本體；在所述半導(dǎo)體本體內(nèi)形成n埋入層；在所述n埋入層上方形成漏極延伸型PMOS晶體管；及在所述晶體管的所述n埋入層與n型背柵極之間形成p型隔離區(qū)以將所述n埋入 層與所述n型背柵極電隔離。
全文摘要
本發(fā)明提供半導(dǎo)體器件(102)和漏極延伸型PMOS晶體管(CT1a)以及其制作方法，其中在n埋入層(108)與晶體管背柵極(126)之間形成p型隔離區(qū)(130)，以在不增加外延厚度的情況下增大擊穿電壓性能。
文檔編號(hào)H01L29/76GK101111942SQ200580047639
公開日2008年1月23日 申請(qǐng)日期2005年12月15日 優(yōu)先權(quán)日2004年12月15日
發(fā)明者薩米爾·彭德哈卡 申請(qǐng)人:德州儀器公司