專利名稱：半導(dǎo)體裝置及其制造方法以及半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及元件分離技術(shù)，特別是涉及關(guān)于在SOI(Silicon OnInsulator硅絕緣體)襯底上形成的MIS(Metal Insulator Semiconductor金屬-絕緣體-半導(dǎo)體)晶體管的元件分離。
背景技術(shù)：
將多個(gè)MIS晶體管(例如MOS晶體管)之間分離的元件分離技術(shù)中，已知有利用絕緣膜的元件分離。該元件分離用絕緣膜通過(guò)從形成MOS晶體管的半導(dǎo)體襯底表面開始的處理來(lái)形成。
所謂塊(bulk)型MOS晶體管即在半導(dǎo)體襯底表面上有限地形成高濃度雜質(zhì)層而形成源極區(qū)域和漏極區(qū)域的MOS晶體管的場(chǎng)合，在半導(dǎo)體襯底中源極區(qū)域與漏極區(qū)域之間殘留的區(qū)域還與半導(dǎo)體襯底表面連接。因而所謂背柵極的電位(與柵極相對(duì)的位置上可形成溝道的半導(dǎo)體層)可從半導(dǎo)體襯底的表面?zhèn)热菀卓刂啤?br> 但是，一般在SOI襯底上的半導(dǎo)體層較薄，且源極區(qū)域、漏極區(qū)域、元件分離用絕緣膜到達(dá)所謂埋入絕緣層地形成。因而為了容易地固定夾于源極區(qū)域和漏極區(qū)域之間并在埋入絕緣層的相反側(cè)與柵電極相對(duì)的所謂主體區(qū)域的電位，提出了從埋入絕緣層隔離元件分離用絕緣膜的技術(shù)。例如經(jīng)由設(shè)于元件分離用絕緣膜與埋入絕緣層之間的雜質(zhì)區(qū)域控制主體區(qū)域的電位。這種技術(shù)公開于例如日本專利文獻(xiàn)1～4和非專利文獻(xiàn)1中。
專利文獻(xiàn)1特開平11-340472號(hào)公報(bào)專利文獻(xiàn)2特開2004-193146號(hào)公報(bào)專利文獻(xiàn)3特開2002-217420號(hào)公報(bào)專利文獻(xiàn)4特開2000-243973號(hào)公報(bào)非專利文獻(xiàn)1“Bulk-Layout-Compatible 0.18-μm SOI-MOSTechnology Using Body-Tied P artial-Trench-Isolation(PTI)”，Yuuichi Hirano，et al.，IEEE TRANSACTIONS ON ELECTRONDEVICES，VOL.48，NO.12，DECEM BER 2001發(fā)明內(nèi)容但是，只從埋入絕緣層隔離元件分離用絕緣膜時(shí)，存在源極區(qū)域或漏極區(qū)域與元件分離用絕緣膜和埋入絕緣層之間殘留的雜質(zhì)層之間形成pn結(jié)，且在此處發(fā)生靜電容的問題。這會(huì)增大源極區(qū)域或漏極區(qū)域的寄生電容。
另外與源極區(qū)域或漏極區(qū)域連接的布線或柵電極也敷設(shè)在元件分離用絕緣膜上。這時(shí)，在元件分離用絕緣膜與埋入絕緣層之間殘留的雜質(zhì)層有助于增加該布線的寄生電容。
本發(fā)明為解決上述問題構(gòu)思而成，旨在提供降低寄生于源極區(qū)域、漏極區(qū)域上的結(jié)電容，并降低寄生于布線上的電容的技術(shù)。
本發(fā)明的半導(dǎo)體裝置中設(shè)有多個(gè)MIS晶體管和將所述MIS晶體管互相分離的元件分離絕緣膜。所述MIS晶體管在設(shè)于絕緣層上的半導(dǎo)體層上形成，各自至少包括一個(gè)柵電極、均到達(dá)所述絕緣層的源極區(qū)域、漏極區(qū)域及主體區(qū)域。所述元件分離絕緣膜將所述MIS晶體管互相分離。所述主體區(qū)域夾于所述源極區(qū)域和所述漏極區(qū)域之間，在所述絕緣層的相反側(cè)與所述柵電極相對(duì)。在與所述半導(dǎo)體層的厚度方向和所述MIS晶體管中所述柵電極延伸的第一方向均垂直的第二方向，不同晶體管間的所述源極區(qū)域與所述漏極區(qū)域之間的所述元件分離絕緣膜達(dá)到所述絕緣層。
本發(fā)明的半導(dǎo)體裝置的制造方法包括以下工序(a)準(zhǔn)備包括絕緣層和設(shè)于所述絕緣層上的半導(dǎo)體層的半導(dǎo)體襯底的工序；(b)在所述半導(dǎo)體層上方形成氮化硅膜的工序；(c)用光刻技術(shù)將所述氮化硅膜圖案形成的工序；(d)以圖案形成的所述氮化硅膜作為掩模，將所述半導(dǎo)體層蝕刻到未到達(dá)所述絕緣層的深度的工序；(e)在圖案形成的所述氮化硅膜上和經(jīng)蝕刻的所述半導(dǎo)體層上方形成光刻膠，將所述光刻膠圖案形成的工序；(f)以圖案形成的所述光刻膠和所述氮化硅膜作為掩模，并將蝕刻后的所述半導(dǎo)體層的一部分進(jìn)一步蝕刻到達(dá)到所述絕緣層的深度的工序；以及(g)在所述半導(dǎo)體層中，對(duì)蝕刻到未到達(dá)所述絕緣層的深度的部分和蝕刻到達(dá)到所述絕緣層的深度的部分均埋入絕緣膜，形成元件分離絕緣膜的工序。
依據(jù)本發(fā)明的半導(dǎo)體裝置，在源極區(qū)域、漏極區(qū)域的第二方向側(cè)不存在雜質(zhì)層，因此降低寄生于此處的結(jié)電容。另外降低在一個(gè)晶體管的源極區(qū)域和與該一個(gè)晶體管在第二方向相鄰的另一晶體管的漏極區(qū)域之間，寄生于在絕緣層相反側(cè)敷設(shè)的布線上的電容。
另外，依據(jù)本發(fā)明的半導(dǎo)體裝置的制造方法，以氮化硅膜作為掩模，并將半導(dǎo)體層蝕刻到未到達(dá)絕緣層的深度，然后，以光刻膠和氮化硅膜作為掩模，并將蝕刻后的半導(dǎo)體層的一部分進(jìn)一步蝕刻到達(dá)到絕緣層的深度。然后向蝕刻后的部分埋入絕緣膜，形成元件分離絕緣膜。從而，能夠形成未到達(dá)絕緣層的元件分離絕緣膜和到達(dá)絕緣層的元件分離絕緣膜。另外在蝕刻到達(dá)到絕緣層的深度的過(guò)程中，以光刻膠和氮化硅膜兩個(gè)作為掩模，因此即便發(fā)生了光刻膠的圖案偏移，也不會(huì)無(wú)意間擴(kuò)大達(dá)到絕緣層的元件分離絕緣膜。


圖1與圖2和圖3相結(jié)合，是例示本發(fā)明實(shí)施例1的元件分離技術(shù)的平面圖。
圖2與圖1和圖3相結(jié)合，是例示本發(fā)明實(shí)施例1的元件分離技術(shù)的平面圖。
圖3與圖1和圖2相結(jié)合，是例示本發(fā)明實(shí)施例1的元件分離技術(shù)的平面圖。
圖4是表示圖1至圖3的連接的示意圖。
圖5是圖1的位置5-5’的剖面指示圖。
圖6是圖1的位置6-6’的剖面指示圖。
圖7是圖1的位置7-7’的剖面指示圖。
圖8是圖1的位置8-8’的剖面指示圖。
圖9是例示本發(fā)明實(shí)施例2的元件分離技術(shù)的平面圖。
圖10與圖11和圖12相結(jié)合，是例示本發(fā)明實(shí)施例2的元件分離技術(shù)的平面圖。
圖11與圖10和圖12相結(jié)合，是例示本發(fā)明實(shí)施例2的元件分離技術(shù)的平面圖。
圖12與圖10和圖11相結(jié)合，是例示本發(fā)明實(shí)施例2的元件分離技術(shù)的平面圖。
圖13是表示圖10至圖12的連接的示意圖。
圖14是表示PTI配置子程序的概要的流程圖。
圖15是概略例示本發(fā)明實(shí)施例3的分離技術(shù)的框圖。
圖16是概略例示本發(fā)明實(shí)施例3的變形相關(guān)的分離技術(shù)的框圖。
圖17是表示PTI配置子程序的概要的流程圖。
圖18是表示本發(fā)明實(shí)施例4的半導(dǎo)體裝置的制造方法的各工序的剖面指示圖。
圖19是表示本發(fā)明實(shí)施例4的半導(dǎo)體裝置的制造方法的各工序的剖面指示圖。
圖20是表示本發(fā)明實(shí)施例4的半導(dǎo)體裝置的制造方法的各工序的剖面指示圖。
圖21是表示本發(fā)明實(shí)施例4的半導(dǎo)體裝置的制造方法的各工序的剖面指示圖。
圖22是表示本發(fā)明實(shí)施例4的半導(dǎo)體裝置的制造方法的各工序的剖面指示圖。
圖23是表示本發(fā)明實(shí)施例4的半導(dǎo)體裝置的制造方法的各工序的剖面指示圖。
圖24是表示本發(fā)明實(shí)施例4的半導(dǎo)體裝置的制造方法的各工序的剖面指示圖。
圖25是表示本發(fā)明實(shí)施例4的半導(dǎo)體裝置的制造方法的各工序的剖面指示圖。
圖26與圖27和圖28相結(jié)合，是例示本發(fā)明實(shí)施例5的元件分離技術(shù)的平面圖。
圖27與圖26和圖28相結(jié)合，是例示本發(fā)明實(shí)施例5的元件分離技術(shù)的平面圖。
圖28與圖26和圖27相結(jié)合，是例示本發(fā)明實(shí)施例5的元件分離技術(shù)的平面圖。
圖29是表示圖26至圖28的連接的示意圖。
圖30是圖28的位置9-9’的剖面指示圖。
(符號(hào)說(shuō)明)101襯底，102絕緣層，103絕緣膜，300LSI，301、304第二種塊，302、303第一種塊，305、305a、305b FTI區(qū)域，306PTI區(qū)域，G1～G4柵電極，N10、N11、N12、N13、N21、N22、N23、N31、N32、N41、N42(作為源極區(qū)域/漏極區(qū)域起作用的)N型雜質(zhì)層，P10、P11、P12、P13、P21、P22、P23、P31、P32、P41、P42(作為源極區(qū)域/漏極區(qū)域起作用的)P型雜質(zhì)層，N14、N15、N16、N24、N25、N33、N43(作為主體區(qū)域起作用的)N型雜質(zhì)層，P14、P15、P16、P24、P25、P33、P43(作為主體區(qū)域起作用的)P型雜質(zhì)層，N17、N18、N19、N20、N26、N27、N30、N34、N40、N44、N45、N101、N102(PTI區(qū)域中的)N型雜質(zhì)層，P17、P18、P19、P20、P26、P27、P30、P34、P40、P44、P45、P101、P102(PTI區(qū)域中的)P型雜質(zhì)層，QN1～QN4NMOS晶體管，QP1～QP4PMOS晶體管。
具體實(shí)施例方式
實(shí)施例1圖1至圖3相結(jié)合，是例示本發(fā)明實(shí)施例1的元件分離技術(shù)的平面圖。圖4是表示圖1至圖3的連接的示意圖。圖1與圖2在虛擬線I-I上連接，圖2與圖3在虛擬線II-II上連接，從而構(gòu)成整個(gè)平面圖。
圖1至圖3中示出沿著由圖中下側(cè)到上側(cè)的方向(X方向的正方向)依次排列了低電位線VSL、NMOS晶體管組、PMOS晶體管組、高電位線VDL的柵極陣列。這些低電位線、高電位線、NMOS晶體管組、PMOS晶體管組均在SOI襯底(未圖示)上形成。但本發(fā)明的應(yīng)用并不限于柵極陣列。
低電位線VSL和高電位線VDL均有沿著圖中由左向右的方向(Y方向的正方向)延伸的主線和沿著X方向延伸的支線。在設(shè)有低電位線VSL的主線的位置與設(shè)有高電位線VDL的主線的位置的SOI襯底上分別形成P型雜質(zhì)層PL和N型雜質(zhì)層NL。還有低電位線VSL的主線與P型雜質(zhì)層PL、高電位線VDL的主線與N型雜質(zhì)層NL分別通過(guò)接觸孔(圖中用方塊包圍的×符號(hào)表示)彼此連接。
在NMOS晶體管或PMOS晶體管中設(shè)柵電極延伸的方向?yàn)閄方向，設(shè)與X方向垂直的方向?yàn)閅方向而加以圖示。但是，X方向還是Y方向都與SOI襯底的絕緣層厚度方向垂直。
在圖1中的上側(cè)，P型雜質(zhì)層P10、P11、P12、P13按該順序沿著Y方向的正方向排列。還有在Y方向上，P型雜質(zhì)層P10、P11、P12、P13之間夾著N型雜質(zhì)層N14、N15、N16，并向X方向延伸地設(shè)置。同樣地，在圖中下側(cè)，N型雜質(zhì)層N10、N11、N12、N13按該順序沿著圖中Y方向的正方向排列。還有在Y方向上，N型雜質(zhì)層N10、N11、N12、N13之間，夾著P型雜質(zhì)層P14、P15、P16，并向X方向延伸地設(shè)置。P型雜質(zhì)層P10～P16及N型雜質(zhì)層N10～N16沿厚度方向貫通SOI層(未圖示)地形成。這些在圖1上的位置表示在SOI層中露出的位置。
柵電極G1包括與N型雜質(zhì)層N14、N15、N16、P型雜質(zhì)層P14、P15、P16相對(duì)并向X方向延伸的部分和與它們連接并向Y方向延伸的部分。向柵電極G1的Y方向延伸的部分，經(jīng)由接觸孔連接到比柵電極G1更遠(yuǎn)離SOI襯底的布線L11。
P型雜質(zhì)層P10、P12經(jīng)由接觸孔連接到高電位線VDL的支線，N型雜質(zhì)層N10、N12經(jīng)由接觸孔連接到低電位線VSL的支線。P型雜質(zhì)層P11、P13及N型雜質(zhì)層N11、N13，經(jīng)由接觸孔連接到比柵電極G1更遠(yuǎn)離SOI襯底的布線L12。
因而圖1中設(shè)有以P型雜質(zhì)層P10、P12為源極區(qū)域、以P型雜質(zhì)層P11、P13為漏極區(qū)域、以N型雜質(zhì)層N14、N15、N16為主體區(qū)域的PMOS晶體管QP1和以N型雜質(zhì)層N10、N12為源極區(qū)域、以N型雜質(zhì)層N11、N13為漏極區(qū)域、以P型雜質(zhì)層P14、P15、P16為主體區(qū)域的NMOS晶體管QN1，在低電位線VSL與高電位線VDL之間，經(jīng)由布線L12串聯(lián)連接的結(jié)構(gòu)。該P(yáng)MOS晶體管QP1和NMOS晶體管QN1共用柵電極G1。
在圖2中的上側(cè)，P型雜質(zhì)層P21、P22、P23按該順序沿著Y方向的正方向排列。還有在Y方向上，P型雜質(zhì)層P21、P22、P23之間，夾著N型雜質(zhì)層N24、N25向X方向延伸地設(shè)置。同樣地，在圖中下側(cè)，N型雜質(zhì)層N21、N22、N23按該順序沿著圖中Y方向的正方向排列。還有在Y方向上，N型雜質(zhì)層N21、N22、N23之間，夾著P型雜質(zhì)層P24、P25向X方向延伸地設(shè)置。P型雜質(zhì)層P21～P25和N型雜質(zhì)層N21～N25沿厚度方向貫通SOI層地形成。這些在圖2中示出的位置表示在SOI層中露出的位置。
柵電極G2包括與N型雜質(zhì)層N24、N25及P型雜質(zhì)層P24、P25相對(duì)并向X方向延伸的部分和與它們連接并向Y方向延伸的部分。柵電極G2的向Y方向延伸的部分，經(jīng)由接觸孔連接到比柵電極G2更遠(yuǎn)離SOI襯底的布線L21。
P型雜質(zhì)層P21、P23經(jīng)由接觸孔連接到高電位線VDL的支線，N型雜質(zhì)層N21、N23經(jīng)由接觸孔連接到低電位線VSL的支線。P型雜質(zhì)層P22和N型雜質(zhì)層N22，經(jīng)由接觸孔連接到比柵電極G2更遠(yuǎn)離SOI襯底的布線L22。圖中用二重圓表示的位置形成將布線L22與必須連接的布線(未圖示)互相連接的通孔V1。
因而，圖2中設(shè)有以P型雜質(zhì)層P21、P23為源極區(qū)域、以P型雜質(zhì)層P22為漏極區(qū)域、以N型雜質(zhì)層N24、N25為主體區(qū)域的PMOS晶體管QP2和以N型雜質(zhì)層N21、N23為源極區(qū)域、以N型雜質(zhì)層N22為漏極區(qū)域、以P型雜質(zhì)層P24、P25為主體區(qū)域的NMOS晶體管QN2，在低電位線VSL和高電位線VDL之間，經(jīng)由布線L22串聯(lián)連接的結(jié)構(gòu)。該P(yáng)MOS晶體管QP2和NMOS晶體管QN2共用柵電極G2。
另外在圖2中的上側(cè)，P型雜質(zhì)層P31、P32按該順序沿著Y方向的正方向排列。還有在Y方向上，P型雜質(zhì)層P31、P32之間，夾著N型雜質(zhì)層N33向X方向延伸地設(shè)置。同樣地，在圖中下側(cè)，N型雜質(zhì)層N31、N32按該順序沿著圖中Y方向的正方向排列。還有在Y方向上，N型雜質(zhì)層N31、N32之間，夾著P型雜質(zhì)層P33并向X方向延伸地設(shè)置。P型雜質(zhì)層P31～P33及N型雜質(zhì)層N31～N33沿厚度方向貫通SOI層地形成。它們?cè)趫D2中示出的位置表示在SOI層中露出的位置。
柵電極G3包括與N型雜質(zhì)層N33、P型雜質(zhì)層P33相對(duì)并向X方向延伸的部分和與它們連接并向Y方向延伸的部分。柵電極G3在Y方向延伸的部分，經(jīng)由接觸孔連接到比柵電極G3更遠(yuǎn)離SOI襯底的布線L31。
P型雜質(zhì)層P31經(jīng)由接觸孔連接到高電位線VDL的支線，N型雜質(zhì)層N31經(jīng)由接觸孔連接到低電位線VSL的支線。P型雜質(zhì)層P32和N型雜質(zhì)層N32，經(jīng)由接觸孔連接到比柵電極G3更遠(yuǎn)離SOI襯底的布線L32。
因而，圖2中還設(shè)有以P型雜質(zhì)層P31為源極區(qū)域、以P型雜質(zhì)層P32為漏極區(qū)域、以N型雜質(zhì)層N33為主體區(qū)域的PMOS晶體管QP3和以N型雜質(zhì)層N31為源極區(qū)域、以N型雜質(zhì)層N32為漏極區(qū)域、以P型雜質(zhì)層P33為主體區(qū)域的NMOS晶體管QN3，在低電位線VSL與高電位線VDL之間，經(jīng)由布線L32串聯(lián)連接的結(jié)構(gòu)。該P(yáng)MOS晶體管QP3、NMOS晶體管QN3共用柵電極G3。
在圖3中的上側(cè)，P型雜質(zhì)層P41、P42按該順序沿著Y方向的正方向排列。還有在Y方向上，P型雜質(zhì)層P41、P42之間，夾著N型雜質(zhì)層N43并向X方向延伸地設(shè)置。同樣地，在圖中下側(cè)，N型雜質(zhì)層N41、N42按該順序沿著圖中Y方向的正方向排列。還有在Y方向上，N型雜質(zhì)層N41、N42之間，夾著P型雜質(zhì)層P43向X方向延伸地設(shè)置。P型雜質(zhì)層P41～P43及N型雜質(zhì)層N41～N43沿厚度方向貫通SOI層地形成。這些在圖3中示出的位置表示SOI層中露出的位置。
柵電極G4包括與N型雜質(zhì)層N43、P型雜質(zhì)層P43相對(duì)并向X方向延伸的部分和與它們連接并向Y方向延伸的部分。向柵電極G4的Y方向延伸的部分，經(jīng)由接觸孔連接到比柵電極G4更遠(yuǎn)離SOI襯底的布線L41。
P型雜質(zhì)層P41經(jīng)由接觸孔連接到高電位線VDL的支線，N型雜質(zhì)層N41經(jīng)由接觸孔連接到低電位線VSL的支線。P型雜質(zhì)層P42和N型雜質(zhì)層N42經(jīng)由接觸孔連接到比柵電極G4更遠(yuǎn)離SOI襯底的布線L42。
因而，圖3中設(shè)有以P型雜質(zhì)層P41為源極區(qū)域、以P型雜質(zhì)層P42為漏極區(qū)域、以N型雜質(zhì)層N43為主體區(qū)域的PMOS晶體管QP4和以N型雜質(zhì)層N41為源極區(qū)域、以N型雜質(zhì)層N42為漏極區(qū)域、以P型雜質(zhì)層P43為主體區(qū)域的NMOS晶體管QN4，在低電位線VSL和高電位線VDL之間，經(jīng)由布線L42串聯(lián)連接的結(jié)構(gòu)。這些PMOS晶體管QP4與NMOS晶體管QN4共用柵電極G4。
在這些結(jié)構(gòu)中，N型雜質(zhì)層、P型雜質(zhì)層達(dá)到成為SOI層的底層的絕緣層地形成。還有作為主體區(qū)域起作用的雜質(zhì)層，通過(guò)與該雜質(zhì)層相對(duì)的柵電極上施加預(yù)定電壓，在SOI襯底的絕緣層的相反側(cè)形成溝道。
另外僅用斜線圖示的部分采用PTI(Partial Trench Isolation)結(jié)構(gòu)。除此以外的部分上未形成P型雜質(zhì)層或N型雜質(zhì)層的部分，即未加斜線也未加陰影的部分上采用FTI(Full Trench Isolation)結(jié)構(gòu)。PTI結(jié)構(gòu)指的是僅在SOI層上面(柵電極G1～G4和布線L11～L42側(cè))設(shè)置絕緣膜，并殘留了SOI層的元件分離結(jié)構(gòu)。FTI結(jié)構(gòu)指的是未留SOI層且由成為SOI層的底層的絕緣層到其相反側(cè)設(shè)置絕緣膜的元件分離結(jié)構(gòu)。以下將采用PTI結(jié)構(gòu)的區(qū)域稱為PTI區(qū)域，采用FTI結(jié)構(gòu)的區(qū)域稱為FTI區(qū)域。
圖1中N型雜質(zhì)層N17、N18、N19及P型雜質(zhì)層P17、P18、P19在PTI區(qū)域設(shè)于SOI層上。N型雜質(zhì)層N17與N型雜質(zhì)層N14、NL及P型雜質(zhì)層P10、P11接觸，N型雜質(zhì)層N18與N型雜質(zhì)層N15、NL及P型雜質(zhì)層P11、P12接觸，N型雜質(zhì)層N19與N型雜質(zhì)層N16、NL及P型雜質(zhì)層P12、P13接觸。因而，N型雜質(zhì)層N17、N18、N19具有將PMOS晶體管QP1的主體區(qū)域連接到高電位線VDL的功能。
同樣在圖1中設(shè)成使P型雜質(zhì)層P17與P型雜質(zhì)層P14、PL及N型雜質(zhì)層N10、N11接觸，使P型雜質(zhì)層P18與P型雜質(zhì)層P15、PL及N型雜質(zhì)層N11、N12接觸，使P型雜質(zhì)層P19與P型雜質(zhì)層P16、PL及N型雜質(zhì)層N12、N13接觸。因而，P型雜質(zhì)層P17、P18、P19具有將NMOS晶體管QN1的主體區(qū)域連接到低電位線VSL的功能。
但是，如傳統(tǒng)技術(shù)那樣，不在PMOS晶體管QP1和NMOS晶體管QN1周圍廣泛設(shè)置PTI區(qū)域，而固定主體區(qū)域電位所必要的區(qū)域以外采用FTI結(jié)構(gòu)進(jìn)行元件分離。因而，作為源極區(qū)域或漏極區(qū)域起作用的P型雜質(zhì)層P10～P13、N型雜質(zhì)層N10～N13在其周圍雜質(zhì)層之間形成pn結(jié)的部分也非常受限制。這帶來(lái)基本避免在傳統(tǒng)技術(shù)中成為問題的元件分離區(qū)域中的結(jié)電容的效果。另外能夠降低柵電極G1或布線L11、L12與SOI層之間的寄生電容。
圖2中N型雜質(zhì)層N26、N27及P型雜質(zhì)層P26、P27在PTI區(qū)域設(shè)于SOI層上。N型雜質(zhì)層N26與N型雜質(zhì)層N24、NL及P型雜質(zhì)層P21、P22接觸，N型雜質(zhì)層N27與N型雜質(zhì)層N25、NL及P型雜質(zhì)層P22、P23接觸。因而，N型雜質(zhì)層N26、N27具有將PMOS晶體管QP2的主體區(qū)域連接到高電位線VDL的功能。
同樣在圖2中設(shè)成使P型雜質(zhì)層P26與P型雜質(zhì)層P24、PL及N型雜質(zhì)層N21、N22接觸，使P型雜質(zhì)層P27與P型雜質(zhì)層P25、PL及N型雜質(zhì)層N22、N23接觸。因而，P型雜質(zhì)層P26、P27具有將NMOS晶體管QN2的主體區(qū)域連接到低電位線VSL的功能。
另外在圖2中N型雜質(zhì)層N34與P型雜質(zhì)層P34設(shè)于PTI區(qū)域中SOI層上。N型雜質(zhì)層N34與N型雜質(zhì)層N33、NL及P型雜質(zhì)層P31、P32接觸。因而，N型雜質(zhì)層N34具有將PMOS晶體管QP3的主體區(qū)域連接到高電位線VDL的功能。
同樣在圖2中設(shè)成使P型雜質(zhì)層P34與P型雜質(zhì)層P33、PL及N型雜質(zhì)層N31、N32接觸。因而，P型雜質(zhì)層P34具有將NMOS晶體管QN3的主體區(qū)域連接到低電位線VSL的功能。
但是，如傳統(tǒng)技術(shù)那樣，不在PMOS晶體管QP2、QP3或NMOS晶體管QN2、QN3周圍廣泛設(shè)置PTI區(qū)域，因此作為源極區(qū)域或漏極區(qū)域起作用的P型雜質(zhì)層P21～P23、P31、P32、N型雜質(zhì)層N21～N23、N31、N32在其周圍雜質(zhì)層之間形成pn結(jié)的部分也非常受限制。這帶來(lái)基本避免在傳統(tǒng)技術(shù)中成為問題的元件分離區(qū)域中的結(jié)電容。另外能夠降低柵電極G2、G3或布線L21、L22、L31、L32與SOI層之間的寄生電容。
另外若與通孔V1連接的布線(未圖示)或者布線L22的延長(zhǎng)線在Y方向上相鄰并分離的PMOS晶體管QP2、QP3之間向X方向延伸地設(shè)置時(shí)，在這些布線正下方不存在半導(dǎo)體層，能夠降低這些布線與SOI層之間的寄生電容。同樣地，若這些布線在Y方向上相鄰并分離的NMOS晶體管QN2、QN3之間向X方向延伸地設(shè)置時(shí)，也能降低這些布線與SOI層之間的寄生電容。
另外在圖3中N型雜質(zhì)層N44及P型雜質(zhì)層P44設(shè)于PTI區(qū)域中SOI層上。N型雜質(zhì)層N44與N型雜質(zhì)層N43、NL及P型雜質(zhì)層P41、P42接觸。因而，N型雜質(zhì)層N44具有將PMOS晶體管QP4的主體區(qū)域連接到高電位線VDL的功能。
同樣在圖3中設(shè)成使P型雜質(zhì)層P44與P型雜質(zhì)層P43、PL及N型雜質(zhì)層N41、N42接觸。因而，P型雜質(zhì)層P44具有將NMOS晶體管QN4的主體區(qū)域連接到低電位線VSL的功能。
但是，如傳統(tǒng)技術(shù)那樣，不在PMOS晶體管QP4或NMOS晶體管QN4周圍廣泛設(shè)置PTI區(qū)域，因此作為源極區(qū)域或漏極區(qū)域起作用的P型雜質(zhì)層P41、P42、N型雜質(zhì)層N41、N42在其周圍雜質(zhì)層之間形成pn結(jié)的部分也非常受限制。這帶來(lái)基本避免在傳統(tǒng)技術(shù)中成為問題的元件分離區(qū)域中的結(jié)電容。另外能夠降低柵電極G4或布線L41、L42和SOI層之間的寄生電容。
為了更詳細(xì)說(shuō)明PTI結(jié)構(gòu)及FTI結(jié)構(gòu)，用圖5、圖6、圖7、圖8分別表示圖1的位置5-5’、6-6’、7-7’、8-8’的剖面指示圖。圖5的左端及右端與圖1的位置5、5’對(duì)應(yīng)，圖6的左端及右端與圖1的位置6、6’對(duì)應(yīng)，圖7的左端及右端與圖1的位置7、7’對(duì)應(yīng)，圖8的左端及右端與圖1的位置8、8’對(duì)應(yīng)。
在任何圖中SOI襯底的絕緣層102設(shè)于襯底101上。例如襯底101用半導(dǎo)體構(gòu)成，例如絕緣層102是氧化膜等的埋入絕緣膜。例如在絕緣層102和其上設(shè)置的SOI層的合計(jì)厚度約270nm。另外，任何圖中均適當(dāng)省略了層間絕緣膜或其它布線。
參照?qǐng)D5，柵電極G1隔著柵極絕緣膜104與P型雜質(zhì)層P15、P16對(duì)峙，且在側(cè)面設(shè)有側(cè)壁105。圖5中右端與位置5’對(duì)應(yīng)，采用FTI結(jié)構(gòu)，元件分離絕緣膜103貫通形成了N型雜質(zhì)層N11、N12、N13或P型雜質(zhì)層P15、P16的SOI層地設(shè)置。元件分離絕緣膜103達(dá)到絕緣層102。另外低電位線VSL的支線也出現(xiàn)在N型雜質(zhì)層N12上方(實(shí)際上隔著層間絕緣膜設(shè)于N型雜質(zhì)層N12上)。
如關(guān)于布線L22的說(shuō)明，即便在采用FTI結(jié)構(gòu)的位置上敷設(shè)布線，該布線與SOI層之間的靜電容也變小。因而能夠減小因布線的寄生電容而產(chǎn)生的信號(hào)延遲。另外，與作為漏極區(qū)域起作用的N型雜質(zhì)層N13相鄰的元件分離絕緣膜103達(dá)到絕緣層102，因此基本上能夠避免在該部分產(chǎn)生結(jié)電容的情況。
參照?qǐng)D6，柵電極G1、低電位線VSL的支線形成在元件分離絕緣膜103上方。這里省略側(cè)壁，柵極絕緣膜包含于元件分離絕緣膜103中。圖6中左端及右端分別與位置6、6’對(duì)應(yīng)，采用FTI結(jié)構(gòu)。另外在低電位線VSL的支線正下方也采用FTI結(jié)構(gòu)。另一方面，設(shè)有P型雜質(zhì)層P18、P19的位置上采用PTI結(jié)構(gòu)，元件分離絕緣膜103僅在SOI層上方設(shè)置。還有在元件分離絕緣膜103下方(絕緣層102側(cè))殘留P型雜質(zhì)層P18、P19。
PTI區(qū)域上的元件分離絕緣膜103的厚度，比例如作為源極區(qū)域或漏極區(qū)域起作用的雜質(zhì)層的伸出部(在作為源極區(qū)域或漏極區(qū)域起作用的雜質(zhì)層中，延伸到柵電極下方的較淺的雜質(zhì)區(qū)域)深，例如為90nm。
在圖6中從紙面跟前側(cè)P型雜質(zhì)層PL與P型雜質(zhì)層P18、P19接觸，從紙面背側(cè)P型雜質(zhì)層P15、P16分別與P型雜質(zhì)層P18、P19接觸，P型雜質(zhì)層PL經(jīng)由接觸孔連接到低電位線VSL。如圖7所示，在PTI區(qū)域中元件分離絕緣膜103下方形成P型雜質(zhì)層P19，P型雜質(zhì)層PL經(jīng)由該P(yáng)型雜質(zhì)層P19連接到P型雜質(zhì)層P16。
因而，作為NMOS晶體管QN1的主體區(qū)域起作用的P型雜質(zhì)層P15、P16通過(guò)低電位線VSL固定電位。作為NMOS晶體管QN1的主體區(qū)域起作用的P型雜質(zhì)層P14也經(jīng)由P型雜質(zhì)層PL及PTI區(qū)域的P型雜質(zhì)層P17連接到低電位線VSL，固定其電位(未圖示)。但是，由于N型雜質(zhì)層N10～N13周圍的PTI區(qū)域限于固定主體區(qū)域電位所必要的區(qū)域，在低電位線VSL的支線正下方采用FTI結(jié)構(gòu)。例如如圖8所示，采用FTI結(jié)構(gòu)的位置中，N型雜質(zhì)層N11與其它雜質(zhì)層不形成pn結(jié)，因此能夠降低結(jié)電容。
如上所述，PTI區(qū)域最好限于主體區(qū)域附近。具體地說(shuō)，將Y方向上的PTI區(qū)域的寬度，例如設(shè)為與柵電極各側(cè)壁端部相同的寬度。通常，伸出部在側(cè)壁形成，因此，通過(guò)將PTI區(qū)域設(shè)定為這樣的寬度，能夠使PTI區(qū)域上的雜質(zhì)區(qū)域可靠地與主體區(qū)域接觸。
若更詳細(xì)地例示，則圖5中沿著柵電極G1的X方向的側(cè)面的兩方形成側(cè)壁105。還有，作為源極區(qū)域起作用的N型雜質(zhì)區(qū)域N12和作為漏極區(qū)域起作用的N型雜質(zhì)區(qū)域N11，在與側(cè)壁105相對(duì)的位置設(shè)有伸出部。還有，將作為主體區(qū)域起作用的P型雜質(zhì)區(qū)域P15附近沿著元件分離絕緣膜103的Y方向的寬度，設(shè)定為沿著Y方向由一方側(cè)壁105的端部經(jīng)過(guò)柵電極G1到達(dá)另一方側(cè)壁105端部的寬度。
或者，為了固定主體區(qū)域的電位而減小設(shè)于PTI區(qū)域的雜質(zhì)區(qū)域的電阻，并且為了降低在PTI區(qū)域上方延伸的柵電極的寄生電容，最好將與主體區(qū)域接觸的PTI區(qū)域的Y方向上的寬度，選定為由主體區(qū)域端部向源極區(qū)域或漏極區(qū)域擴(kuò)大預(yù)定寬度的寬度。該預(yù)定寬度越小就越可降低寄生電容，因此最好將該預(yù)定寬度設(shè)定為設(shè)計(jì)標(biāo)準(zhǔn)所允許的最小寬度。
實(shí)施例2如圖3所示，晶體管QP4、QN4的柵極寬度窄于晶體管QP1～QP3、QN1～QN3的柵極寬度。為了減小在晶體管QP4、QN4兩個(gè)中使用的柵電極G4的電阻，最好將各晶體管QP4、QN4在X方向上靠近地配置。
但是，通過(guò)該配置，PTI區(qū)域中的N型雜質(zhì)層N44、P型雜質(zhì)層P44會(huì)在X方向配置得較長(zhǎng)。N型雜質(zhì)層N44在X方向上夾于N型雜質(zhì)層NL、N43之間并相鄰，因此電流沿著X方向流過(guò)。P型雜質(zhì)層P44也同樣。因而，對(duì)降低用以固定主體區(qū)域電位的雜質(zhì)區(qū)域電阻的觀點(diǎn)來(lái)說(shuō)，最好擴(kuò)大PTI區(qū)域在Y方向上的寬度。
但是，僅僅增大PTI區(qū)域在Y方向上的寬度會(huì)導(dǎo)致結(jié)電容的增大。具體地說(shuō)，例如圖3中僅僅按照矩形的形態(tài)增大N型雜質(zhì)層N44在Y方向的寬度，會(huì)增大不必要的該N型雜質(zhì)層N44與P型雜質(zhì)區(qū)域P41、P42之間產(chǎn)生的結(jié)電容，并且在與高電位線VDL的支線之間也會(huì)發(fā)生不必要的寄生電容。
于是，如果將與源極區(qū)域或漏極區(qū)域接觸的部分的寬度保持較窄的情況下，由相離此處的位置擴(kuò)大PTI區(qū)域在Y方向的寬度，就不會(huì)增大不必要的結(jié)電容，能夠降低上述雜質(zhì)區(qū)域的電阻。還有，在形成了高電位線VDL的支線的位置上最好擴(kuò)大PTI區(qū)域。這是為了避免高電位線VDL上的寄生電容的增大。
圖9是例示基于上述觀點(diǎn)經(jīng)改善的半導(dǎo)體裝置的結(jié)構(gòu)的平面圖，與圖3同樣在虛擬線II-II上連接。與圖3所示的結(jié)構(gòu)相比，N型雜質(zhì)層N44及P型雜質(zhì)層P44分別被N型雜質(zhì)層N45及P型雜質(zhì)層P45置換。設(shè)有N型雜質(zhì)層N45及P型雜質(zhì)層P45的位置上，SOI襯底的絕緣層(圖5至圖8中例示的絕緣層102)相反側(cè)上設(shè)置元件分離膜(圖5至圖8中例示的元件分離膜103)不到達(dá)該絕緣層，并采用PTI結(jié)構(gòu)。換言之，該元件分離膜與該絕緣層之間設(shè)有N型雜質(zhì)層N45及P型雜質(zhì)層P45，設(shè)有它們的區(qū)域成為PTI區(qū)域。
N型雜質(zhì)層N45在與PMOS晶體管QP4接觸的一側(cè)將寬度設(shè)定為與圖3所示的N型雜質(zhì)層N44同樣的寬度。但是由N型雜質(zhì)區(qū)域N43、P型雜質(zhì)區(qū)域P41、P42靠近N型雜質(zhì)區(qū)域NL側(cè)的X方向的端往前距離δ1開始到N型雜質(zhì)層NL為止，N型雜質(zhì)層N45在Y方向的寬度被擴(kuò)大。
從而，避免P型雜質(zhì)區(qū)域P41、P42與其它雜質(zhì)形成的結(jié)電容的增大，并可使N型雜質(zhì)層45在X方向上的電阻值降到N型雜質(zhì)區(qū)域N44以下。
另外，P型雜質(zhì)層P45在與NMOS晶體管QN4接觸的一側(cè)將寬度設(shè)定為與圖3所示的P型雜質(zhì)層P44同樣的寬度。但是由P型雜質(zhì)區(qū)域P43、N型雜質(zhì)區(qū)域N41、N42靠近P型雜質(zhì)區(qū)域PL側(cè)的X方向的端往前距離δ2開始到P型雜質(zhì)層PL為止，P型雜質(zhì)層P45在Y方向的寬度被擴(kuò)大。
從而，避免N型雜質(zhì)區(qū)域N41、N42與其它雜質(zhì)形成的結(jié)電容的增大，并可使P型雜質(zhì)層P45在X方向上的電阻值降到P型雜質(zhì)區(qū)域P44以下。
為了不使P型雜質(zhì)區(qū)域P41、P42與N型雜質(zhì)區(qū)域N45的寬度被擴(kuò)大的部分接觸，且不使N型雜質(zhì)區(qū)域N41、N42與P型雜質(zhì)區(qū)域P45的寬度被擴(kuò)大的部分接觸，有必要將距離δ1、δ2設(shè)為正值。另外，為了使N型雜質(zhì)區(qū)域N45的寬度被擴(kuò)大的部分和P型雜質(zhì)區(qū)域P45的寬度被擴(kuò)大的部分均在X方向上的電阻下降，最好使距離δ1、δ2較小。因此，最好將距離δ1、δ2設(shè)定為設(shè)計(jì)標(biāo)準(zhǔn)所允許的最小寬度。
顯然，隨著N型雜質(zhì)區(qū)域N45的寬度或P型雜質(zhì)區(qū)域P45的寬度的擴(kuò)大，寄生于它們的靜電容也增加。將寄生于柵電極G4的靜電容設(shè)為Cg(這包含因MIS結(jié)構(gòu)而來(lái)的所謂柵電容和在N型雜質(zhì)區(qū)域N45和P型雜質(zhì)區(qū)域P45之間發(fā)生的寄生電容兩個(gè))，將柵電極G4的電阻設(shè)為Rg，將N型雜質(zhì)區(qū)域N45和P型雜質(zhì)區(qū)域P45的電阻及電容分別設(shè)為Rpti、Cpti時(shí)，使時(shí)間常數(shù){Rpti(Cpti+Cg)+RgCg}滿足電路規(guī)定工作頻率的值例如小于電路工作頻率之逆數(shù)地設(shè)定PTI區(qū)域的寬度。
另外，擴(kuò)大PTI區(qū)域的方法并不限于如晶體管QP4、QN4那樣縮短?hào)艠O寬度的場(chǎng)合。圖10至圖12相結(jié)合，是例示本發(fā)明實(shí)施例2的另一元件分離技術(shù)的平面圖。圖13是表示圖10至圖12的連接的示意圖。圖10與圖11在虛擬線III-III上連接，圖11與圖12在虛擬線IV-IV上連接，從而構(gòu)成整個(gè)平面圖。
圖10至圖12示出擴(kuò)大圖1至圖3的PTI區(qū)域在Y方向的寬度的結(jié)構(gòu)。即，圖1中PTI區(qū)域上形成的N型雜質(zhì)區(qū)域N17、N18及P型雜質(zhì)區(qū)域P17、P18分別被N型雜質(zhì)區(qū)域N101和P型雜質(zhì)區(qū)域P101置換。另外N型雜質(zhì)區(qū)域N19和P型雜質(zhì)區(qū)域P19分別被N型雜質(zhì)區(qū)域N102和P型雜質(zhì)區(qū)域P102置換(參照?qǐng)D10)。圖2中PTI區(qū)域上形成的N型雜質(zhì)區(qū)域N26、N27及P型雜質(zhì)區(qū)域P26、P27分別被N型雜質(zhì)區(qū)域N20和P型雜質(zhì)區(qū)域P20置換。另外N型雜質(zhì)區(qū)域N34和P型雜質(zhì)區(qū)域P34分別被N型雜質(zhì)區(qū)域N30和P型雜質(zhì)區(qū)域P30置換(參照?qǐng)D11)。圖3中PTI區(qū)域上形成的N型雜質(zhì)區(qū)域N44和P型雜質(zhì)區(qū)域P44分別被N型雜質(zhì)區(qū)域N40和P型雜質(zhì)區(qū)域P40置換(參照?qǐng)D12)。
N型雜質(zhì)區(qū)域N101、N102、N20、N30、N40及P型雜質(zhì)區(qū)域P101、P102、P20、P30、P40均在PTI區(qū)域中設(shè)于元件分離絕緣層103與SOI襯底的絕緣層102(參照?qǐng)D5至圖8)之間。為固定晶體管QP1～QP4的主體電位，作為主體區(qū)域起作用的N型雜質(zhì)區(qū)域N14、N15、N16、N24、N25、N33、N43均與高電位線VDL連接，因此將它們與高電位線VDL的主線之間全部作成PTI區(qū)域，并可在此處設(shè)置N型雜質(zhì)區(qū)域。但是，為降低N型雜質(zhì)區(qū)域N14、N15、N16、N24、N25、N33、N43的結(jié)電容，最好僅將它們附近作成PTI區(qū)域，并在與它們相離的位置從作為源極區(qū)域或漏極區(qū)域起作用的P型雜質(zhì)層開始間隔地設(shè)置PTI區(qū)域。
具體地說(shuō)，例如上述那樣，最好將與主體區(qū)域接觸的PTI區(qū)域Y方向上的寬度，選定為由主體區(qū)域端部向源極區(qū)域或漏極區(qū)域按設(shè)計(jì)標(biāo)準(zhǔn)所允許的最小寬度擴(kuò)大的寬度。另外，最好從源極區(qū)域或漏極區(qū)域向X方向僅相離設(shè)計(jì)標(biāo)準(zhǔn)所允許的最小寬度后，擴(kuò)大PTI區(qū)域在Y方向上的寬度。
還有，設(shè)有高電位線VDL或低電位線VSL支線的位置上采用FTI區(qū)域，從而能夠基本避免在高電位線VDL或低電位線VSL的支線上寄生的靜電容的增大。
圖14是表示設(shè)定PTI區(qū)域的配置的PTI配置子程序的概要的流程圖。從半導(dǎo)體裝置的配置布線程序的主程序(未圖示)中一但起動(dòng)該子程序，步驟S11、S12就按該順序執(zhí)行，然后其處理返回到該主程序。
在步驟S11中，按照預(yù)定的設(shè)計(jì)標(biāo)準(zhǔn)確定敷設(shè)布線的位置。在步驟S12中，除在步驟S11中確定的敷設(shè)布線的位置以外，設(shè)置PTI區(qū)域的位置。但是如上所述，使在PTI區(qū)域中形成的雜質(zhì)層的電阻及電容或柵電極的電阻及電容所確定的時(shí)間常數(shù)滿足預(yù)定值地設(shè)定PTI區(qū)域。
實(shí)施例3在設(shè)計(jì)并制造LSI(大規(guī)模集成電路)時(shí)，往往將它分為多個(gè)塊。往往混合例如構(gòu)成建立邏輯電路用的單元基片或柵極陣列等設(shè)計(jì)自由度較低的電路的塊(以下稱為“第一種塊”)和構(gòu)成SRAM(靜態(tài)RAM)、PLL(鎖相環(huán)路)、ADC(模/數(shù)變換)、DAC(數(shù)/模變換)、I/O(輸入輸出電路)等設(shè)計(jì)自由度較高的電路的塊(以下稱為“第二種塊”)設(shè)計(jì)并制造。這也適合在SOI襯底上設(shè)計(jì)并制造LSI的場(chǎng)合。
在SOI襯底上制造并設(shè)計(jì)LSI時(shí)，應(yīng)用如本發(fā)明那樣將PTI區(qū)域限定于預(yù)定區(qū)域的技術(shù)的是最好其設(shè)計(jì)自由度低的第一種塊而不是第二種塊。這是由于工作頻率提高而寄生電容和雜散電容成為問題時(shí)，第二種塊具有容易重新最優(yōu)化的設(shè)計(jì)自由度，而且在第一種塊中利用傳統(tǒng)的設(shè)計(jì)資產(chǎn)而將PTI區(qū)域限定于預(yù)定區(qū)域，容易應(yīng)對(duì)該問題。
于是，例如在第二種塊內(nèi)，例如作為元件分離僅采用PTI結(jié)構(gòu)等采用傳統(tǒng)的元件分離技術(shù)，并在第一種塊內(nèi)，利用實(shí)施例1或?qū)嵤├?所示的技術(shù)，將PTI區(qū)域限定在預(yù)定區(qū)域，能夠改善LSI動(dòng)作。
圖15是概略例示在SOI襯底上制造并設(shè)計(jì)的LSI300的結(jié)構(gòu)的框圖。LSI300中設(shè)有第一種塊302、303、第二種塊301、304和使這些塊301～304彼此分離的FTI區(qū)域305。
即便設(shè)有彼此連接塊之間的布線(以下稱為“塊間布線”)，由于塊301～304通過(guò)FTI區(qū)域305互相分離，塊間布線的寄生電容會(huì)較小。塊間布線例如從SOI襯底側(cè)開始數(shù)第三層以上的布線實(shí)現(xiàn)。
可以只將在塊間布線中在配置其上所寄生的電容特別成為問題的部分(例如因寄生電容的增大而增大的時(shí)間常數(shù)鑒于工作頻率較大時(shí)等)的區(qū)域設(shè)為FTI區(qū)域，其以外的部分設(shè)為PTI區(qū)域。從而能夠降低其寄生電容成為問題的塊間布線的寄生電容，而且可將設(shè)于PTI區(qū)域的雜質(zhì)層連接到塊以外的部分，因此容易固定主體電位。對(duì)于全部的塊間布線，其寄生電容成為問題時(shí)，除敷設(shè)塊間布線的位置以外，能夠設(shè)置PTI區(qū)域。
圖16是表示本實(shí)施例的變形形態(tài)的框圖，具有LSI300中通過(guò)FTI區(qū)域305a、305b和PTI區(qū)域306使塊301～304互相分離的結(jié)構(gòu)。
FTI區(qū)域305a包含設(shè)有將塊301、303互相連接的塊間布線的區(qū)域，F(xiàn)TI區(qū)域305b包含塊302、303或者還設(shè)有將塊301、304互相連接的塊間布線的區(qū)域。
圖17是表示用以設(shè)定各塊間的分離時(shí)將PTI結(jié)構(gòu)和FTI結(jié)構(gòu)用在哪一處的PTI配置子程序的概要的流程圖。從半導(dǎo)體裝置的設(shè)置布線程序的主程序(未圖示)，一旦起動(dòng)該子程序，步驟S21～S25按該順序執(zhí)行，然后其處理返回到該主程序。但是，步驟S21和步驟S22可交換執(zhí)行，也可將步驟24和步驟25交換執(zhí)行。
在步驟S21中，按照預(yù)定的設(shè)計(jì)標(biāo)準(zhǔn)，確定配置塊的位置。在步驟S22中確定塊內(nèi)部的元件分離中將實(shí)施例1、2中例示的本發(fā)明的元件分離(圖記載為“受限制的PTI區(qū)域的配置”)用于哪個(gè)塊。在步驟S23中設(shè)定塊間布線的配置。在步驟S24中設(shè)定塊間的PTI區(qū)域。
在步驟S24中，鑒于步驟S23中確定的塊布線被敷設(shè)的位置，可將除設(shè)有寄生電容成為問題的布線的部位以外的塊間作成PTI區(qū)域。這時(shí)的示例與圖16相當(dāng)。另一方面，可以不鑒于在步驟S23中確定的敷設(shè)塊布線的位置，而在步驟S24中進(jìn)行完全不采用PTI區(qū)域的設(shè)定。步驟S25中在塊間不采用PTI結(jié)構(gòu)的區(qū)域設(shè)定FTI區(qū)域。
在交換步驟S24、S25的順序時(shí)，可包含敷設(shè)其寄生電容成為問題的布線的區(qū)域在內(nèi)，設(shè)定FTI區(qū)域，然后在步驟S25中塊間不采用FTI結(jié)構(gòu)的區(qū)域設(shè)定PTI區(qū)域。
實(shí)施例4本實(shí)施例是與實(shí)施例1和2相關(guān)的半導(dǎo)體裝置的制造方法。
圖18至圖25均為圖1的位置7-7’中將7’側(cè)擴(kuò)大到PMOS晶體管QP1附近的位置上的剖面指示圖，表示本實(shí)施例的制造方法的各工序。
首先，準(zhǔn)備設(shè)有氧化硅膜等的埋入絕緣膜即絕緣層102及設(shè)于絕緣層102上的半導(dǎo)體層即SOI層100的半導(dǎo)體襯底(SOI襯底)101。接著，在SOI襯底100上依次形成底層氧化膜110、多晶硅膜111及氮化硅膜112(圖18)。還有，底層氧化膜110可通過(guò)例如熱氧化法使SOI層100表面氧化而形成。另外，多晶硅膜111及氮化硅膜112可都用CVD(Chemical Vapor Deposition)法等來(lái)形成。各部分的膜厚例為底層氧化膜110為11nm、多晶硅膜111為50nm、氮化硅膜112為120nm。
接著，通過(guò)光刻技術(shù)來(lái)將氮化硅膜112圖案形成。在該圖案形成過(guò)程中，元件分離絕緣膜103的形成區(qū)域被開口。然后，以圖案形成的氮化硅膜112作為掩模，將多晶硅膜111和底層氧化膜110蝕刻。然后，再將圖案形成的氮化硅膜112作為掩模，將SOI層100蝕刻到未達(dá)到絕緣層102的深度。還有，利用氮化硅膜112、多晶硅膜111及底層氧化膜110、SOI層100之間的蝕刻選擇性，能夠使氮化硅膜112作為掩模起作用。從而形成溝狀部TRa～TRc。然后用例如熱氧化法使溝狀部TRa～TRc的內(nèi)壁氧化，形成內(nèi)壁氧化膜113(圖19)。溝狀部TRa～TRc的深度與PTI區(qū)域中的元件分離絕緣膜103的厚度大致相同(例如90nm)即可。
接著，在圖案形成的氮化硅膜112上以及經(jīng)蝕刻的SOI層上方形成光刻膠PR1，并將光刻膠PR1圖案形成。在該圖案形成過(guò)程中，元件分離絕緣膜103中FTI區(qū)域的形成區(qū)域被開口。然后，以圖案形成的光刻膠PR1和氮化膜112作為掩模，將蝕刻后的SOI層100的一部分即溝狀部TRd、TRe蝕刻到達(dá)到絕緣層102的深度(圖20)。
在該蝕刻過(guò)程中，使光刻膠PR1和氮化硅膜112兩個(gè)具有掩模功能。因而，如圖20所示，即使發(fā)生光刻膠PR1的圖案偏移，氮化硅膜112的露出部112d也成為掩模，不會(huì)發(fā)生無(wú)意間擴(kuò)大FTI區(qū)域的情況。還有，在FTI區(qū)域內(nèi)一部分上會(huì)產(chǎn)生PTI區(qū)域110a，但PTI區(qū)域100a微小，因此不會(huì)特別構(gòu)成問題。
然后，在SOI層100的被蝕刻到未到達(dá)絕緣層102深度的部分和被蝕刻到達(dá)到絕緣層102深度的部分上，均埋入氧化硅膜等的絕緣膜114，形成元件分離絕緣膜103。具體地說(shuō)，如圖21所示，用CVD法形成絕緣膜114，覆蓋溝狀部TRb、TRd、TRe及氮化硅膜112，如圖22所示，用CMP(Chemical Mechanical Polishing)處理等，將絕緣膜114的表面平坦化。還有，在進(jìn)行該平坦化處理時(shí)，可將氮化硅膜112作為研磨阻擋層。
然后，如圖23所示，用蝕刻除去氮化硅膜112、多晶硅膜111及底層氧化膜110，如圖24所示，通過(guò)進(jìn)行用光刻膠PR的選擇性離子注入IP1，形成P型雜質(zhì)區(qū)域P19、PL、P16等。另外，N型雜質(zhì)區(qū)域N16等也同樣通過(guò)選擇性離子注入來(lái)形成。還有，絕緣膜114和內(nèi)壁氧化膜113構(gòu)成元件分離絕緣膜103。另外，F(xiàn)TI區(qū)域內(nèi)的一部分元件分離絕緣膜103a構(gòu)成PTI區(qū)域。
然后，如圖25所示，如果在SOI層100上形成MIS晶體管的柵極絕緣膜104或柵電極G1、低電位線VSL、高電位線VDL等，就得到實(shí)施例1和2的半導(dǎo)體裝置。
依據(jù)本實(shí)施例的半導(dǎo)體裝置的制造方法，以氮化硅膜112作為掩模，將SOI層100蝕刻到未到達(dá)絕緣層102的深度，然后以光刻膠PR1和氮化硅膜112作為掩模，將蝕刻后的SOI層100的一部分即溝狀部TRd、TRe再蝕刻到達(dá)到絕緣層102的深度。然后，向經(jīng)蝕刻的部分埋入絕緣膜114，形成元件分離絕緣膜103。從而，能夠形成未到達(dá)絕緣層102的元件分離絕緣膜103和到達(dá)絕緣層102的元件分離絕緣膜103。另外，蝕刻到達(dá)到絕緣層102的深度的過(guò)程中，以光刻膠PR1和氮化硅膜112兩個(gè)作為掩模，因此即便發(fā)生光刻膠PR1的圖案偏移，也不會(huì)無(wú)意間擴(kuò)大達(dá)到絕緣層102的元件分離絕緣膜103。
另外，在元件分離絕緣膜103中達(dá)到絕緣層102的是在不同晶體管之間的元件分離絕緣膜，而在元件分離絕緣膜103中不到達(dá)絕緣層102的是在作為多個(gè)MIS晶體管的主體區(qū)域起作用的P型雜質(zhì)區(qū)域P16等附近設(shè)置的元件分離絕緣膜。從而能夠形成實(shí)施例1和2中記載的半導(dǎo)體裝置。
實(shí)施例5本實(shí)施例是實(shí)施例1的變形例，還設(shè)有多個(gè)高電位線和多個(gè)低電位線，通過(guò)PTI區(qū)域的雜質(zhì)層，將各MIS晶體管中主體區(qū)域連接到高電位線和低電位線之一。
圖26至圖28相結(jié)合，是例示本實(shí)施例的元件分離技術(shù)的平面圖。圖29是表示圖26至圖28的連接的示意圖。圖26與圖27在虛擬線V-V上連接，圖27與圖28在虛擬線VI-VI上連接，從而構(gòu)成整個(gè)平面圖。另外，圖30是圖28的位置9-9’的剖面指示圖。圖30的左端與右端分別與圖28的位置9、9’對(duì)應(yīng)。
本實(shí)施例的半導(dǎo)體裝置，如圖26至圖30所示，取代圖1至圖3的高電位線VDL和低電位線VSL，設(shè)有被施加不同高電位的多個(gè)高電位線VDL1、VDL2和被施加比所述不同高電位都低的不同低電位的多個(gè)低電位線VSL1、VSL2。
低電位線VSL2和高電位線VDL2均有圖26至圖28中沿著由左向右方向(Y方向的正方向)延伸的主線和沿著X方向延伸的支線。另外，低電位線VSL1和高電位線VDL1均有圖26至圖28中沿著由左向右方向(Y方向的正方向)延伸的主線。
還有，在設(shè)有低電位線VSL2的主線的位置和設(shè)有高電位線VDL2的主線的位置，在SOI襯底上分別形成P型雜質(zhì)層PL及N型雜質(zhì)層NL。還有，低電位線VSL2的主線和P型雜質(zhì)層PL通過(guò)接觸孔連接，且高電位線VDL2的主線與N型雜質(zhì)層NL通過(guò)接觸孔連接。另外，在設(shè)有低電位線VSL1的主線的位置中PMOS晶體管QP4附近及設(shè)有高電位線VDL1的主線的位置中NMOS晶體管QN4附近，SOI襯底上分別形成P型雜質(zhì)層PLa和N型雜質(zhì)層NLa。還有，低電位線VSL1的主線與P型雜質(zhì)層PLa通過(guò)接觸孔連接，高電位線VDL1的主線與N型雜質(zhì)層NLa通過(guò)接觸孔連接。還有，高電位線VDL1和低電位線VSL1在圖26至圖28中用虛線表示，但如圖30所示，存在于與高電位線VDL2和低電位線VSL2相同的布線層上。
如圖26至圖28所示，在PTI區(qū)域設(shè)于SOI層上的N型、P型的各雜質(zhì)層，具有在多個(gè)MIS晶體管的各晶體管中將主體區(qū)域連接到高電位線VDL1、VDL2及低電位線VSL1、VSL2之一的功能。
即，圖26和圖27中，N型雜質(zhì)層N17～N19、N26、N27、N34及P型雜質(zhì)層P17～P19、P26、P27、P34，在PTI區(qū)域設(shè)于SOI層上。還有，N型雜質(zhì)層N17、N18、N19具有將PMOS晶體管QP1的主體區(qū)域連接到高電位線VDL2的功能，N型雜質(zhì)層N26、N27具有將PMOS晶體管QP2的主體區(qū)域連接到高電位線VDL2的功能，N型雜質(zhì)層N34具有將PMOS晶體管QP3的主體區(qū)域連接到高電位線VDL2的功能。同樣地，P型雜質(zhì)層P17、P18、P19具有將NMOS晶體管QN1的主體區(qū)域連接到低電位線VSL2的功能，P型雜質(zhì)層P26、P27具有將NMOS晶體管QN2的主體區(qū)域連接到低電位線VSL2的功能，P型雜質(zhì)層P34具有將NMOS晶體管QN3的主體區(qū)域連接到低電位線VSL2的功能。
另外，圖28中，N型雜質(zhì)層N44和P型雜質(zhì)層P44在PTI區(qū)域設(shè)于SOI層上。N型雜質(zhì)層N44與N型雜質(zhì)層N43、NLa及P型雜質(zhì)層P41、P42接觸。因而，N型雜質(zhì)層N44具有將PMOS晶體管QP4的主體區(qū)域連接到高電位線VDL1的功能。另一方面，P型雜質(zhì)層P44與P型雜質(zhì)層P43、PLa及N型雜質(zhì)層N41、N42接觸。因而，P型雜質(zhì)層P44具有將NMOS晶體管QN4的主體區(qū)域連接到低電位線VSL1的功能。
依據(jù)本實(shí)施例半導(dǎo)體裝置，在PTI區(qū)域設(shè)于SOI層上的N型、P型的各雜質(zhì)層，具有在多個(gè)MIS晶體管的各晶體管中將主體區(qū)域連接到高電位線VDL1、VDL2及低電位線VSL1、VSL2之一的功能。從而能夠?qū)Χ鄠€(gè)MIS晶體管各主體上施加各式各樣的電位。
還有，在本實(shí)施例的技術(shù)思想也適用于實(shí)施例2。
權(quán)利要求
1.一種半導(dǎo)體裝置，其中設(shè)有多個(gè)MIS晶體管，在設(shè)于絕緣層上的半導(dǎo)體層上形成，各自至少包括一個(gè)柵電極、均到達(dá)所述絕緣層的源極區(qū)域、漏極區(qū)域及主體區(qū)域；以及元件分離絕緣膜，將所述MIS晶體管互相分離，所述主體區(qū)域夾于所述源極區(qū)域和所述漏極區(qū)域之間，在所述絕緣層的相反側(cè)與所述柵電極相對(duì)，在與所述半導(dǎo)體層的厚度方向和所述MIS晶體管中所述柵電極延伸的第一方向均垂直的第二方向，不同晶體管間的所述源極區(qū)域與所述漏極區(qū)域之間的所述元件分離絕緣膜達(dá)到所述絕緣層。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于在所述主體區(qū)域附近，所述元件分離絕緣膜不到達(dá)所述絕緣層，與所述主體區(qū)域相同導(dǎo)電型的雜質(zhì)層設(shè)于該元件分離絕緣膜與所述絕緣層之間。
3.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于所述柵電極沿所述第一方向的側(cè)面的兩方形成側(cè)壁；所述源極區(qū)域、所述漏極區(qū)域在與所述側(cè)壁相對(duì)的位置設(shè)有伸出部；在所述主體區(qū)域附近未到達(dá)所述絕緣層的所述元件分離絕緣膜沿所述第二方向的寬度，設(shè)定為沿著所述第二方向由一方的所述側(cè)壁的端部經(jīng)由所述柵電極而到達(dá)另一方的所述側(cè)壁的端部的寬度。
4.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于在與所述主體區(qū)域接觸的位置未到達(dá)所述絕緣層的所述元件分離絕緣膜沿所述第二方向的寬度，設(shè)定為由所述主體區(qū)域的端部到所述源極區(qū)域及所述漏極區(qū)域的、設(shè)計(jì)標(biāo)準(zhǔn)所允許的最小寬度擴(kuò)大后的寬度。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于在從所述源極區(qū)域和所述漏極區(qū)域開始在所述第一方向上往前設(shè)計(jì)標(biāo)準(zhǔn)所允許的最小距離，其未到達(dá)所述絕緣層的所述元件分離絕緣膜沿所述第二方向的寬度被擴(kuò)大。
6.一種半導(dǎo)體集成電路，其中設(shè)有構(gòu)成設(shè)有權(quán)利要求1至5中任一項(xiàng)所述的半導(dǎo)體裝置的電路的第一種塊；構(gòu)成其它電路的第二種塊；以及將所述塊之間分離的分離區(qū)域，所述半導(dǎo)體集成電路在設(shè)于所述絕緣層上的所述半導(dǎo)體層上形成，至少在敷設(shè)連接所述塊之間的塊間布線的位置上，將塊之間分離的分離絕緣膜達(dá)到所述絕緣層。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于在敷設(shè)所述塊間布線的位置以外部分上，所述分離絕緣膜不到達(dá)所述絕緣層。
8.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于將所述塊之間分離的所述分離絕緣膜全部達(dá)到所述絕緣層。
9.一種半導(dǎo)體裝置的制造方法，包括以下工序(a)準(zhǔn)備包括絕緣層和設(shè)于所述絕緣層上的半導(dǎo)體層的半導(dǎo)體襯底的工序；(b)在所述半導(dǎo)體層上方形成氮化硅膜的工序；(c)用光刻技術(shù)將所述氮化硅膜圖案形成的工序；(d)以圖案形成的所述氮化硅膜作為掩模，將所述半導(dǎo)體層蝕刻到未到達(dá)所述絕緣層的深度的工序；(e)在圖案形成的所述氮化硅膜上和經(jīng)蝕刻的所述半導(dǎo)體層上方形成光刻膠，將所述光刻膠圖案形成的工序；(f)以圖案形成的所述光刻膠和所述氮化硅膜作為掩模，并將蝕刻后的所述半導(dǎo)體層的一部分進(jìn)一步蝕刻到達(dá)到所述絕緣層的深度的工序；以及(g)在所述半導(dǎo)體層中，對(duì)蝕刻到未到達(dá)所述絕緣層的深度的部分和蝕刻到達(dá)到所述絕緣層的深度的部分均埋入絕緣膜，形成元件分離絕緣膜的工序。
10.如權(quán)利要求9所述的半導(dǎo)體裝置的制造方法，其特征在于所述元件分離絕緣膜中達(dá)到所述絕緣層的是與所述半導(dǎo)體層的厚度方向和多個(gè)MIS晶體管的柵電極延伸的第一方向均垂直的第二方向延伸的不同晶體管之間的元件分離絕緣膜；所述元件分離絕緣膜中不到達(dá)所述絕緣層的是設(shè)于所述多個(gè)MIS晶體管的主體區(qū)域附近的元件分離絕緣膜。
11.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于還設(shè)有被施加不同高電位的多個(gè)高電位線；以及施加比所述不同高電位都低的不同低電位的多個(gè)低電位線，所述雜質(zhì)層具有在所述多個(gè)MIS晶體管的各晶體管中，將所述主體區(qū)域連接到所述高電位線和所述低電位線之的功能。
全文摘要
本發(fā)明中在與作為所述PMOS晶體管(QP1)的漏極區(qū)域起作用的P型雜質(zhì)層(P13)在Y方向上相接的分離區(qū)域，采用FTI結(jié)構(gòu)。在作為主體區(qū)域起作用的N型雜質(zhì)層(N14、N15、N16)分別經(jīng)由N型雜質(zhì)層(N17、N18、N19)且都經(jīng)過(guò)N型雜質(zhì)層(NL)連接到高電位線(VDL)。N型雜質(zhì)層(N17、N18、N19)在PTI區(qū)域設(shè)于SOI襯底的絕緣層和元件分離絕緣膜之間。從而降低寄生于源極區(qū)域、漏極區(qū)域的結(jié)電容，并降低寄生于布線的電容。
文檔編號(hào)H01L21/70GK1819216SQ200610004329
公開日2006年8月16日 申請(qǐng)日期2006年1月24日 優(yōu)先權(quán)日2005年1月31日
發(fā)明者金本俊幾, 吉田真澄, 渡邊哲也, 一法師隆志 申請(qǐng)人:株式會(huì)社瑞薩科技