專利名稱：半導(dǎo)體裝置及互補(bǔ)型金屬絕緣半導(dǎo)體邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在SOI(Silicon On Insulator，絕緣體上外延硅)上制成的MIS(Metal Insulator Semiconductor，金屬絕緣半導(dǎo)體)結(jié)構(gòu)的半導(dǎo)體裝置，特別是一種為同時(shí)實(shí)現(xiàn)高速運(yùn)作和低漏電流的MOS(Metal OxideSemiconductor，金屬氧化物半導(dǎo)體)等半導(dǎo)體裝置及使用了該半導(dǎo)體裝置的互補(bǔ)型MIS邏輯電路。
背景技術(shù)：
我們知道，以往為使MOS晶體管本身高速化，將半導(dǎo)體元件微細(xì)化而使MOS晶體管的柵極長度變短，并降低閾值電壓是非常有效的辦法。但是，越降低閾值電壓，流過源極與漏極之間的亞閾值·漏電流就有增大的趨勢(shì)，所述亞閾值·漏電流為不需要電流。因此，使這種亞閾值·漏電流不增大的各種技術(shù)被提出。
例如，專利文獻(xiàn)1(日本特開平7-211079號(hào)公報(bào))中公開了，一種通過只在待機(jī)時(shí)才在硅襯底上施加反向偏置電壓，提高M(jìn)OS晶體管的閾值電壓，來抑制亞閾值·漏電流的靜態(tài)(static)RAM。根據(jù)這種技術(shù)，接入時(shí)提供一個(gè)接地電壓VSS＝0V作為啟動(dòng)用晶體管的的反向偏置電壓。然后，在將啟動(dòng)晶體管的閾值電壓設(shè)成例如0.4V的情況下，待機(jī)時(shí)就提供一個(gè)負(fù)電壓VAA＝-2V作為啟動(dòng)晶體管的反向偏置電壓，使啟動(dòng)晶體管的閾值電壓成為0.9V。這樣，就可以將閾值電壓從0.4V提升至0.9V，而能夠抑制亞閾值·漏電流的增大。
另外，專利文獻(xiàn)2(日本特開平11-307652號(hào)公開公報(bào))中公開了，一種在使用了NMOS晶體管的傳輸晶體管邏輯電路(pass transistor logic)中，通過利用與柵極信號(hào)同相的緩沖的輸出信號(hào)產(chǎn)生的電容器耦合，產(chǎn)生襯底偏置效果。根據(jù)這種技術(shù)，在用CMOS逆變器(invertor)，對(duì)從含有使用了NMOS晶體管的傳輸晶體管邏輯電路輸出的一對(duì)輸出信號(hào)進(jìn)行緩沖(buffering)的情況下，其中一個(gè)CMOS逆變器的輸出端子與構(gòu)成另一個(gè)CMOS逆變器的晶體管的溝道(channel)區(qū)域，通過硅襯底分別電容耦合，將在輸入信號(hào)發(fā)生變換的時(shí)刻開始的上升電平變化較快的CMOS逆變器的輸出信號(hào)，施加在另一個(gè)CMOS逆變器一側(cè)的晶體管的硅襯底上。通過此襯底偏置效果，使晶體管的驅(qū)動(dòng)能力提高，加速另一個(gè)CMOS逆變器的輸出信號(hào)中的上升電平變化。
再者，在專利文獻(xiàn)2其它實(shí)施方式中，用CMOS逆變器，對(duì)從含有使用了NMOS晶體管的傳輸晶體管邏輯電路輸出的輸出信號(hào)進(jìn)行緩沖的情況下，根據(jù)該逆變器的輸出信號(hào)通過另外的CMOS逆變器產(chǎn)生反轉(zhuǎn)信號(hào)，該信號(hào)與最初的構(gòu)成CMOS逆變器的晶體管的溝道區(qū)域介于由硅襯底產(chǎn)生電容耦合。這樣就可以產(chǎn)生襯底偏置效果。
另外，專利文獻(xiàn)3(美國專利6213869號(hào)的說明書)中公開了，一種利用在浮動(dòng)(floating)狀態(tài)的襯底上形成的MOS晶體管的柵極與襯底之間的柵極電容(capacitance)，在MOS晶體管接通時(shí)，襯底電位向正向偏置方向變動(dòng)，并穩(wěn)定在與MOS晶體管并列形成的BJT(Bipolar Junction Transistor，雙極結(jié)型晶體管)接通的電壓上，所以MOS晶體管的閾值電壓變小，具有高驅(qū)動(dòng)能力。相反的，在MOS晶體管斷開時(shí)，襯底電位向反向偏置方向變動(dòng)，所以MOS晶體管的閾值電壓變大，以此實(shí)現(xiàn)低消耗電力。

發(fā)明內(nèi)容
專利文獻(xiàn)1所記載的亞閾值·漏電流的控制方法，由于需要施加襯底偏置的電路，而具有半導(dǎo)體裝置變大或成本增加的問題。另外，專利文獻(xiàn)2所記載的技術(shù)，由于需要象傳輸晶體管邏輯電路那樣的一對(duì)正相和反相的信號(hào)，而具有信號(hào)電路復(fù)雜的問題。另外，在專利文獻(xiàn)2的其它實(shí)施方式中，每一個(gè)輸出就需要一個(gè)CMOS逆變器，因而有輸出數(shù)量越多電路規(guī)模就變得越大的缺點(diǎn)。
再者，在專利文獻(xiàn)3中，由于晶體管尺寸越來越被微細(xì)化，柵極面積減小，所以呈浮動(dòng)狀態(tài)的襯底上的MOS晶體管的柵極電容量就逐漸減小。進(jìn)而，伴隨電源電壓的低電壓化，施加在柵極上的電壓也低電壓化。因此，在施加使MOS晶體管接通的柵極電壓時(shí)，會(huì)產(chǎn)生介于柵極電容量而變化的襯底電位無法超過由BJT的基極和發(fā)射極形成的二極管的鉗位(cramp)電壓VC的現(xiàn)象，而具有襯底電位不穩(wěn)定的問題。
本發(fā)明的目的在于，提供一種半導(dǎo)體裝置及包括該半導(dǎo)體裝置的互補(bǔ)型MIS邏輯電路，其無需襯底偏置施加電路，以簡單的方法控制襯底偏置電壓，使MOS晶體管在接通時(shí)的襯底電位不會(huì)處于不穩(wěn)定狀態(tài)，并且能夠同時(shí)實(shí)現(xiàn)高速運(yùn)作時(shí)及待機(jī)時(shí)的低消耗電力化。
根據(jù)本發(fā)明一種形態(tài)的半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括被所述絕緣分離區(qū)域包圍而電絕緣的，形成在硅襯底上的完全耗盡型或近似的部分耗盡型MIS晶體管；用絕緣膜形成的電容器，其中，與所述MIS晶體管的柵極連接的電極，和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接，形成一個(gè)所述MIS晶體管的漏極相當(dāng)于集電極，所述硅襯底相當(dāng)于基極，源極相當(dāng)于發(fā)射極的BJT(雙極性晶體管)，若相對(duì)源極的柵極電壓為VGS，所述MIS晶體管的柵極電容量為CG，所述電容器的電容量為CC，寄生電容量為CP，所述BJT的鉗位電壓為VC，柵極電位變化前的硅襯底電位為VB(I)，那么VB(I)+(CG+CC)*VGS/(CG+CC+CP)＞VC成立。
根據(jù)本發(fā)明另一種形態(tài)的半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括被所述絕緣分離區(qū)域包圍而電絕緣的，形成在硅襯底上的完全耗盡型或近似的部分耗盡型NchMIS晶體管；所述NchMIS晶體管的源極與所述硅襯底之間的襯底電位控制用NchMIS晶體管，其中，所述NchMIS晶體管的柵極與所述襯底電位控制用NchMIS晶體管的柵極連接，所述NchMIS晶體管接通時(shí)，硅襯底電位與所述源極的電位為同電位。
根據(jù)本發(fā)明另一種形態(tài)的半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括被所述絕緣分離區(qū)域包圍而電絕緣的，形成在硅襯底上的完全耗盡型或近似的部分耗盡型PchMIS晶體管；所述PchMIS晶體管的源極與所述硅襯底之間的襯底電位控制用PchMIS晶體管，其中，所述PchMIS晶體管的柵極與所述襯底電位控制用PchMIS晶體管的柵極連接，所述PchMIS晶體管接通時(shí)，硅襯底電位與所述源極的電位為同電位。
根據(jù)本發(fā)明另一種形態(tài)的半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括一個(gè)或多個(gè)被所述絕緣分離區(qū)域包圍而電絕緣的，形成在硅襯底上的完全耗盡型或近似的部分耗盡型NchMIS晶體管；用絕緣膜形成的電容器；襯底電位控制用NchMIS晶體管，其中，所述一個(gè)或多個(gè)NchMIS晶體管的源極與所述硅襯底之間連接有所述襯底電位控制用NchMIS晶體管，與所述襯底電位控制用NchMIS晶體管的柵極連接的電極，和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接，所述電容器及所述襯底電位控制用NchMIS晶體管的柵極，從所述一個(gè)或多個(gè)NchMIS晶體管的柵極中分離出來。
根據(jù)本發(fā)明一種形態(tài)的半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括一個(gè)或多個(gè)被所述絕緣分離區(qū)域包圍而電絕緣的，形成在硅襯底上的完全耗盡型或近似的部分耗盡型PchMIS晶體管；用絕緣膜形成的電容器；襯底電位控制用PchMIS晶體管，其中，所述一個(gè)或多個(gè)PchMIS晶體管的源極與所述硅襯底之間連接有所述襯底電位控制用PchMIS晶體管，與所述襯底電位控制用PchMIS晶體管的柵極連接的電極，和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接，所述電容器及所述襯底電位控制用PchMIS晶體管的柵極，從所述一個(gè)或多個(gè)PchMIS晶體管的柵極中分離出來。


圖1是示意本發(fā)明實(shí)施方式1涉及的NchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。
圖2是圖1所示NchMOS型半導(dǎo)體裝置的示意性截面圖。
圖3是示意圖1所示NchMOS型半導(dǎo)體裝置的掩模圖一例的俯視圖。
圖4是圖一所示NchMOS半導(dǎo)體裝置其它型態(tài)的截面圖。
圖5是表示本發(fā)明實(shí)施方式2涉及的NchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。
圖6是圖5所示NchMOS型半導(dǎo)體裝置的示意性截面圖。
圖7是表示本發(fā)明實(shí)施方式3涉及的PchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。
圖8是表示本發(fā)明實(shí)施方式4涉及的PchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。
圖9是表示本發(fā)明實(shí)施方式5涉及的半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。
圖10表示是本發(fā)明實(shí)施方式6涉及的半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。
圖11是表示本發(fā)明實(shí)施方式7涉及的NchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。
圖12是表示本發(fā)明實(shí)施方式8涉及的PchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。
圖13是示意本發(fā)明實(shí)施方式1中的柵極電壓與襯底電位隨時(shí)間變化的圖。
圖14是示意本發(fā)明實(shí)施方式2中的柵極電壓與襯底電位隨時(shí)間變化的圖。
具體實(shí)施例方式
以下，參照附圖詳細(xì)地說明本發(fā)明的優(yōu)選實(shí)施方式。
(實(shí)施方式1)圖1是示意本發(fā)明實(shí)施方式1涉及的Nch(N溝道)MOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。另外，圖2是圖1所示NchMOS型半導(dǎo)體裝置的示意性截面圖。再者，圖3是示意圖1所示NchMOS型半導(dǎo)體裝置的掩模圖一例的俯視圖。首先使用圖1和圖2對(duì)實(shí)施方式1所對(duì)應(yīng)的NchMOS型半導(dǎo)體裝置的電路結(jié)構(gòu)進(jìn)行說明。
圖1及圖2所示的NchMOS型半導(dǎo)體裝置，其呈浮動(dòng)狀態(tài)的硅襯底上，包括完全耗盡型或近似的部分耗盡型NchMOS晶體管1，和用絕緣膜形成的電容器2，減小硅襯底B的厚度以減小襯底電容量。所述呈浮動(dòng)狀態(tài)的硅襯底，通過在具有以SOI結(jié)構(gòu)被絕緣分離的絕緣分離層4的硅襯底上設(shè)置絕緣分離區(qū)域5a、5b而被電絕緣。根據(jù)此結(jié)構(gòu)，自然就形成一個(gè)NchMOS晶體管1的漏極相當(dāng)于集電極，硅襯底相當(dāng)于基極，源極相當(dāng)于發(fā)射極的BJT。與NchMOS晶體管1的柵極G連接的電極(例如，多晶硅)6，和通過擴(kuò)散與硅襯底(P-)B相同的雜質(zhì)(P)而得到的雜質(zhì)擴(kuò)散層(例如，P+擴(kuò)散層)7，介由用絕緣膜形成的電容器2連接。另外，NchMOS晶體管1的源極S與電源端子3a連接，柵極G與內(nèi)部信號(hào)線S1連接，漏極D與內(nèi)部信號(hào)線S2連接。
另外，從圖3所示的實(shí)施方式1的NchMOS型半導(dǎo)體裝置的掩模圖的一例可以看出，通過有效利用作為NchMOS晶體管1無用的部分，可以形成圖1所示的電容器2，因此芯片面積的增大就相對(duì)較小。例如，圖3中通過在多晶硅(電極)6與P+擴(kuò)散層(雜質(zhì)擴(kuò)散層)7之間形成氧化膜，可以形成電容器2。
P+擴(kuò)散層7的雜質(zhì)濃度，最好大于或等于硅襯底(P-)的雜質(zhì)濃度的10倍。例如，可以利用Pch(P溝道)MOS晶體管的源極、漏極擴(kuò)散的雜質(zhì)濃度。擴(kuò)散電阻值與雜質(zhì)濃度成比例的減少。另外，通過將P+擴(kuò)散層7配置在NchMOS晶體管1的周圍等，可以使襯底電位控制擴(kuò)展至硅襯底的整體。
接著，對(duì)本發(fā)明的實(shí)施方式1中的NchMOS型半導(dǎo)體裝置的動(dòng)作進(jìn)行說明。圖13是示意柵極電壓與襯底電位隨時(shí)間變化的圖。圖1所示的NchMOS晶體管1，若使柵極電極G的電壓從“低”變成“高”，NchMOS晶體管1就從斷開狀態(tài)變成接通狀態(tài)，且由于電容器2的耦合而襯底電位向正電壓方向變化，因此襯底電位變成“正”。這里，若NchMOS晶體管1的柵極電容量為CG，電容器2的電容量為CC，襯底的寄生電容量為CP，柵極電壓為VGS，MOS晶體管接通時(shí)BJT的鉗位電壓為VC，MOS晶體管接通時(shí)的襯底電位為VB(ON)，此時(shí)的襯底電位可用下面的式(1)來表示VB(ON)=VB(I)+(CG+CC)×VGS(CG+CC+CP)···(1)]]>NchMOS晶體管接通時(shí)，當(dāng)襯底電位VB(ON)超過由BJT的基極和發(fā)射極形成的二極管的鉗位電壓VC時(shí)，襯底電位就穩(wěn)定在鉗位電壓VC上。因此需要襯底電位VB(ON)超過鉗位電壓VC。
由此，由于NchMOS晶體管1中產(chǎn)生正方向上的襯底電位而閾值電壓降低，所以NchMOS晶體管1的驅(qū)動(dòng)能力提高。
另外，若使柵極電極G的電壓從“低”變成“高”，NchMOS晶體管1就從接通狀態(tài)變成斷開狀態(tài)，且由于電容器2的耦合而產(chǎn)生的引導(dǎo)(bootstrap)效應(yīng)使襯底電位向負(fù)電壓方向變化，所以襯底電位變成“負(fù)”。這里，若MOS晶體管斷開時(shí)的襯底電位為VB(OFF)，此時(shí)的襯底電位可用下面的式(2)來表示VB(OFF)=VC-(CG+CC)×VGS(CG+CC+CP)···(2)]]>襯底電位一度變成VB(OFF)，但是隨著時(shí)間的經(jīng)過，電位會(huì)因?yàn)榧纳O管的漏電流而緩慢地變化，不過時(shí)間短的話可以忽視此電位變化。也就是說，由于NchMOS晶體管1中產(chǎn)生反方向上的襯底電位而閾值電壓升高，所以漏極D和源極S之間的亞閾值·漏電流減小。
圖1所示的電容器2用圖2的結(jié)構(gòu)來說明的話，就是在與硅襯底B(P-)相同的雜質(zhì)擴(kuò)散層7(P+)上形成氧化膜，并在其上面形成多晶硅等導(dǎo)電體(電極)，以此形成圖1所示的電容器2。用圖3來說明的話，就是在雜質(zhì)擴(kuò)散層的P+擴(kuò)散層7上形成氧化膜，并在其上面形成多晶硅6等的導(dǎo)電體(電極)，以此形成圖1所示的電容器2。
圖4是圖1所示的NchMOS型半導(dǎo)體裝置的其它形態(tài)的截面圖。也就是說，如圖4所示的，在與絕緣分離區(qū)域5a相接的硅襯底部分形成與硅襯底相同的雜質(zhì)擴(kuò)散層7，并在該絕緣分離區(qū)域5a內(nèi)挖出一條溝槽，在該溝槽內(nèi)形成金屬8a、8b。這樣，溝槽內(nèi)的金屬8a與硅襯底B及與此硅襯底相同的雜質(zhì)擴(kuò)散層7之間就能夠分別形成圖1所示的電容器2。圖4示意的是，并用了圖2所示的使用了氧化膜的電容器2，和圖4所示的由溝槽內(nèi)的金屬8a與硅襯底B及與此硅襯底B相同的雜質(zhì)擴(kuò)散層7之間分別形成的電容器的結(jié)構(gòu)。這樣可以進(jìn)一步減小芯片面積。
(實(shí)施方式2)圖5是示意本發(fā)明的實(shí)施方式2涉及的NchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。另外，圖6是圖5所示NchMOS型半導(dǎo)體裝置的示意性截面圖。不過，由于此NchMOS型半導(dǎo)體裝置具有與在實(shí)施方式1說明的圖1及圖2所示的NchMOS型半導(dǎo)體裝置相同的結(jié)構(gòu)，所以省略重復(fù)的說明。圖5所示的實(shí)施方式2的結(jié)構(gòu)為，將圖1所示實(shí)施方式1的NchMOS晶體管1當(dāng)作邏輯電路用NchMOS晶體管9，并在該邏輯電路用NchMOS晶體管9的源極S和硅襯底B之間，增加一個(gè)襯底電位控制用NchMOS晶體管10，邏輯電路用NchMOS晶體管9與襯底電位控制用NchMOS晶體管10的各柵極G互相連接。
圖14是示意柵極電壓與襯底電位隨時(shí)間變化的圖。根據(jù)此結(jié)構(gòu)，由于邏輯電路用NchMOS晶體管9在接通狀態(tài)時(shí)，硅襯底B與邏輯電路用NchMOS晶體管9的源極S為同電位，所以可以得到穩(wěn)定的襯底電位。邏輯電路用NchMOS晶體管9從接通狀態(tài)變成斷開狀態(tài)時(shí)，雖然襯底電位由于電容量耦合向負(fù)電壓方向變化，直至達(dá)到襯底電位控制用NchMOS晶體管的閾值電壓，但是隨著時(shí)間的經(jīng)過電壓會(huì)因?yàn)榧纳O管的漏電流而緩慢地變化。不過時(shí)間短的話，可以忽視此電位變化。此時(shí)優(yōu)選地，降低邏輯電路用NchMOS晶體管9的閾值電壓(即，使其成為負(fù)電壓或很小的正電壓)，提高襯底電位控制用NchMOS晶體管10的閾值電壓(即，使其成為很大的正電壓)。這是因?yàn)?，只有在達(dá)到襯底電位控制用NchMOS晶體管10的閾值電壓為止的過程中，使硅襯底B向負(fù)電壓方向變化的效果才能體現(xiàn)出來。也就是說，襯底電位控制用NchMOS晶體管10的閾值電壓低的話，襯底偏置效果就變小，邏輯電路用NchMOS晶體管9的源極S與硅襯底B之間的電位差就變小。
(實(shí)施方式3)在實(shí)施方式3中，對(duì)PchMOS型半導(dǎo)體裝置進(jìn)行說明。圖7是示意本發(fā)明的實(shí)施方式3涉及的PchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖?；镜碾娐方Y(jié)構(gòu)，除了將圖1所示的NchMOS型半導(dǎo)體裝置變成PchMOS型半導(dǎo)體裝置以外，其它部分都相同。圖7所示的PchMOS晶體管11，若使柵極G的電壓從“高”變成“低”，PchMOS晶體管11就從斷開狀態(tài)變成接通狀態(tài)，且由于電容器12的耦合襯底電位向負(fù)電壓方向變化，所以產(chǎn)生“負(fù)”的襯底電位。襯底電位的關(guān)系式除極性有變化以外，其它與實(shí)施方式的式(1)相同。若使柵極G的電壓從“低”變成“高”，PchMOS晶體管11就從接通狀態(tài)變成斷開狀態(tài)，且由于電容器12的耦合而產(chǎn)生的引導(dǎo)效應(yīng)使襯底電位向正電壓方向變化，所以產(chǎn)生“正”的襯底電位。襯底電位的關(guān)系式除極性有變化以外，其它與實(shí)施方式的式(2)相同。因此，PchMOS晶體管11的閾值電壓變低(即，成為很大的負(fù)電壓)，漏極D與源極S之間的亞閾值漏電流減少。
(實(shí)施方式4)在實(shí)施方式4，對(duì)于圖5所示的實(shí)施方式2為NchMOS型半導(dǎo)體裝置，說明使用了PchMOS型半導(dǎo)體裝置的情況的例子。圖8是示意本發(fā)明實(shí)施方式4涉及的PchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。基本的電路結(jié)構(gòu)，除了PchMOS型和NchMOS型不同以外，其它全部相同。邏輯電路用PchMOS晶體管13為接通狀態(tài)時(shí)，由于硅襯底B與邏輯電路用PchMOS晶體管13的源極D為同電位，而可以得到穩(wěn)定的襯底電位。邏輯電路用PchMOS晶體管13從接通狀態(tài)變成斷開狀態(tài)時(shí)，襯底電位由于電容量耦合向正電壓方向變化，直至達(dá)到襯底電位控制用NchMOS晶體管的閾值電壓，所以優(yōu)選地，提高邏輯電路用PchMOS晶體管13的閾值電壓(即，使其成為正電壓或很小的負(fù)電壓)，并降低襯底電位控制用PchMOS晶體管14的閾值電壓(即，使其成為很大的負(fù)電壓)。
(實(shí)施方式5)圖9是示意本發(fā)明實(shí)施方式5涉及的半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。也就是說，圖9所示的實(shí)施方式5的半導(dǎo)體裝置，是將圖1所示實(shí)施方式1的NchMOS型半導(dǎo)體裝置和圖7所示的實(shí)施方式3的PchMOS型半導(dǎo)體裝置2個(gè)組合而成的兩輸入的NAND電路的結(jié)構(gòu)示例。具體地說，圖9所示的實(shí)施方式5的半導(dǎo)體裝置，通過組合NchMOS晶體管1a、1b和PchMOS晶體管11a、11b，而形成兩輸入的NAND電路。根據(jù)這種結(jié)構(gòu)，由于對(duì)每個(gè)MOS晶體管進(jìn)行襯底電位控制使閾值電壓變化，而可以形成對(duì)應(yīng)低消耗電力的邏輯電路。其它的邏輯電路也可以與圖9所示的兩輸入的NAND電路同樣地形成。
(實(shí)施方式6)圖10是示意本發(fā)明的實(shí)施方式6涉及的半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。也就是說，圖10所示的實(shí)施方式6的半導(dǎo)體裝置，是將圖5所示實(shí)施方式2的NchMOS型半導(dǎo)體裝置和圖8所示的實(shí)施方式4的PchMOS型半導(dǎo)體裝置2個(gè)組合而成的兩輸入的NAND電路的結(jié)構(gòu)示例。具體地說，圖10所示的實(shí)施方式6的半導(dǎo)體裝置，通過組合NchMOS晶體管XXa、XXb和PchMOS晶體管YYa、YYb，來形成兩輸入的NAND電路。根據(jù)這種結(jié)構(gòu)，由于對(duì)每個(gè)MOS晶體管進(jìn)行襯底電位控制使閾值電壓變化，而可以形成對(duì)應(yīng)低消耗電力的邏輯電路。其它的邏輯電路也可以與圖12所示的兩輸入的NAND電路同樣地形成。
(實(shí)施方式7)圖11是示意本發(fā)明的實(shí)施方式7涉及的NchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。即，圖11示意的是在圖5所示的實(shí)施方式2的NchMOS型半導(dǎo)體裝置中，將襯底電位控制用NchMOS晶體管10的柵極G和電容器2與邏輯電路用NchMOS晶體管9a的柵極G分離，而與待機(jī)控制信號(hào)線S3連接，還增加了另外的邏輯電路用NchMOS晶體管9b。邏輯電路用NchMOS晶體管9a、9b進(jìn)一步多個(gè)組合，形成邏輯電路。
圖11所示的實(shí)施方式7使用待機(jī)控制信號(hào)線S3來控制襯底電位。即，運(yùn)作狀態(tài)時(shí)，將待機(jī)控制信號(hào)線S3設(shè)成“高”，使襯底電壓與電源端子3a為同電位。待機(jī)狀態(tài)時(shí)，將待機(jī)控制信號(hào)線S3設(shè)成“低”，利用電容器2使硅襯底B上產(chǎn)生負(fù)電壓的襯底偏置電壓。這種情況下也優(yōu)選地，降低邏輯電路用NchMOS晶體管9a、9b的閾值電壓(即，設(shè)成負(fù)電壓或很小的正電壓)，提高襯底電位控制用NchMOS晶體管10的閾值電壓(即，設(shè)成很大的正電壓)。
(實(shí)施方式8)
圖12是示意本發(fā)明的實(shí)施方式8涉及的PchMOS型半導(dǎo)體裝置的結(jié)構(gòu)的電路圖。圖11所示的實(shí)施方式7為NchMOS型半導(dǎo)體裝置，而圖12所示的實(shí)施方式8為PchMOS型半導(dǎo)體裝置?；镜碾娐方Y(jié)構(gòu)，除了PchMOS型和NchMOS型不同以外，其它全部相同。另外，通過并用圖11的實(shí)施方式7和圖12的實(shí)施方式8，可以在待機(jī)時(shí)使硅襯底上產(chǎn)生反向偏置電壓，提高邏輯電路用NchMOS晶體管的閾值電壓(即，設(shè)成很大的正電壓)，并降低邏輯電路用PchMOS晶體管的閾值電壓(即，設(shè)成很大的負(fù)電壓)，所以能夠減少電源漏電。
如上所述，本發(fā)明無需襯底偏置施加電路，而是以簡單的利用電容器的方法進(jìn)行控制，以使SOI結(jié)構(gòu)的襯底偏置電位在MOS晶體管接通時(shí)不會(huì)處于不穩(wěn)定狀態(tài)，所以能夠同時(shí)實(shí)現(xiàn)高速運(yùn)作時(shí)和待機(jī)時(shí)的低消耗電力。
也就是說，我們知道為使MOS晶體管自身高速化，除了將半導(dǎo)體裝置微細(xì)化縮短MOS晶體管的柵極長度以外，降低閾值電壓也是非常有效的。不過一般情況下，閾值電壓越低，源極和漏極之間流過的不要電流的亞閾值·漏電流就有增大的趨勢(shì)。然而，本發(fā)明的半導(dǎo)體裝置，使用SOI結(jié)構(gòu)絕緣分離每個(gè)MOS晶體管，成為完全耗盡型或近似的部分耗盡型狀態(tài)，減少被絕緣分離的硅襯底的電容量。并且，驅(qū)動(dòng)MOS晶體管柵極的信號(hào)線和與硅襯底相同的雜質(zhì)擴(kuò)散層，通過電容器連接。這樣，在MOS晶體管導(dǎo)通/截止時(shí)通過電容器耦合來控制襯底偏置電壓，所以可以實(shí)現(xiàn)MOS晶體管的高速化和低消耗電力。
本發(fā)明的半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括被所述絕緣分離區(qū)域包圍而電絕緣的，形成在硅襯底上的完全耗盡型或近似的部分耗盡型MIS晶體管；用絕緣膜形成的電容器，其中，與所述MIS晶體管的柵極連接的電極和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接，形成一個(gè)所述MIS晶體管的漏極相當(dāng)于集電極，所述硅襯底相當(dāng)于基極，源極相當(dāng)于發(fā)射極的BJT(雙極性晶體管)，若相對(duì)源極的柵極電壓為VGS，所述MIS晶體管的柵極電容量為CG，所述電容器的電容量為CC，寄生電容量為CP，所述BJT的鉗位電壓為VC，柵極電位變化前的硅襯底電位為VB(I)，那么VB(I)+(CG+CC)*VGS/(CG+CC+CP)＞VC成立。
所述半導(dǎo)體裝置，優(yōu)選地，通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而形成的雜質(zhì)擴(kuò)散層的雜質(zhì)濃度大于或等于所述硅襯底的雜質(zhì)濃度的10倍。
所述半導(dǎo)體裝置，優(yōu)選地，所述雜質(zhì)擴(kuò)散層被配置成圍繞在所述MIS晶體管周圍的狀態(tài)。
所述半導(dǎo)體裝置，優(yōu)選地，所述MIS晶體管為NchMIS晶體管，所述BJT為NPN型BJT。
本發(fā)明的半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括被所述絕緣分離區(qū)域包圍而電絕緣的，形成在硅襯底上的完全耗盡型或近似的部分耗盡型NchMIS晶體管；所述NchMIS晶體管的源極與所述硅襯底之間的襯底電位控制用NchMIS晶體管，其中，所述NchMIS晶體管的柵極與所述襯底電位控制用NchMIS晶體管的柵極連接，所述NchMIS晶體管接通時(shí)，硅襯底電位與所述源極的電位為同電位。
本發(fā)明的半導(dǎo)體裝置(6)，在半導(dǎo)體裝置(5)的基礎(chǔ)上優(yōu)選地，還包括用形成在所述硅襯底上的絕緣膜形成的電容器，其中，與所述NchMIS晶體管的柵極連接的電極和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接。
所述半導(dǎo)體裝置，優(yōu)選地，將所述NchMIS晶體管作為邏輯電路用NchMIS晶體管的情況下，所述襯底電位控制用NchMIS晶體管的閾值電壓被設(shè)成大于所述邏輯電路用NchMIS晶體管的閾值電壓。
所述半導(dǎo)體裝置，優(yōu)選地，所述MIS晶體管為PchMIS晶體管，所述BJT為PNP型BJT。
本發(fā)明的半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括被所述絕緣分離區(qū)域包圍而電絕緣的，形成在硅襯底上的完全耗盡型或近似的部分耗盡型PchMIS晶體管；所述PchMIS晶體管的源極與所述硅襯底之間的襯底電位控制用PchMIS晶體管，其中，
所述PchMIS晶體管的柵極與所述襯底電位控制用PchMIS晶體管的柵極連接，所述PchMIS晶體管接通時(shí)，硅襯底電位與所述源極的電位為同電位。
本發(fā)明的半導(dǎo)體裝置(10)，在半導(dǎo)體裝置(9)的基礎(chǔ)上優(yōu)選地，還包括用形成在所述硅襯底上的絕緣膜形成的電容器，其中，與所述PchMIS晶體管的柵極連接的電極和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接。
所述半導(dǎo)體裝置，優(yōu)選地，將所述PchMIS晶體管作為邏輯電路用PchMIS晶體管的情況下，所述襯底電位控制用PchMIS晶體管的閾值電壓被設(shè)成小于所述邏輯電路用PchMIS晶體管的閾值電壓。
所述半導(dǎo)體裝置，優(yōu)選地，所述電容器通過形成在所述雜質(zhì)擴(kuò)散層與所述電極之間的氧化膜形成。
所述半導(dǎo)體裝置，優(yōu)選地，所述電容器通過形成在所述絕緣分離區(qū)域內(nèi)的溝槽內(nèi)金屬，與所述硅襯底及/或所述雜質(zhì)擴(kuò)散層之間的電容形成。
所述半導(dǎo)體裝置，優(yōu)選地，所述電容器包括第一電容器，通過形成在所述雜質(zhì)擴(kuò)散層與所述電極之間的氧化膜形成；第二電容器，通過形成在所述絕緣分離區(qū)域內(nèi)的溝槽內(nèi)金屬，與所述硅襯底及/或所述雜質(zhì)擴(kuò)散層之間的電容形成。
本發(fā)明的半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括一個(gè)或多個(gè)被所述絕緣分離區(qū)域包圍而電絕緣的，形成在硅襯底上的完全耗盡型或近似的部分耗盡型NchMIS晶體管；用絕緣膜形成的電容器；襯底電位控制用NchMIS晶體管，其中，所述一個(gè)或多個(gè)NchMIS晶體管的源極與所述硅襯底之間連接有所述襯底電位控制用NchMIS晶體管，與所述襯底電位控制用NchMIS晶體管的柵極連接的電極，和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接，所述電容器及所述襯底電位控制用NchMIS晶體管的柵極，從所述一個(gè)或多個(gè)NchMIS晶體管的柵極中分離出來。
本發(fā)明的半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括一個(gè)或多個(gè)被所述絕緣分離區(qū)域包圍而電絕緣的，形成在硅襯底上的完全耗盡型或近似的部分耗盡型PchMIS晶體管；用絕緣膜形成的電容器；襯底電位控制用PchMIS晶體管，其中，所述一個(gè)或多個(gè)PchMIS晶體管的源極與所述硅襯底之間連接有所述襯底電位控制用PchMIS晶體管，與所述襯底電位控制用PchMIS晶體管的柵極連接的電極，和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接，所述電容器及所述襯底電位控制用PchMIS晶體管的柵極，從所述一個(gè)或多個(gè)PchMIS晶體管的柵極中分離出來。
本發(fā)明的互補(bǔ)型MIS邏輯電路，包括所述半導(dǎo)體裝置。
也就是說，本發(fā)明的半導(dǎo)體裝置，使用SOI結(jié)構(gòu)的硅襯底絕緣分離每個(gè)MOS晶體管，減小硅襯底的厚度，成為完全耗盡型或近似的部分耗盡型狀態(tài)，減小被絕緣分離的硅襯底的電容量。并且，除所述MOS晶體管以外，還在驅(qū)動(dòng)MOS晶體管柵極的信號(hào)線，和通過擴(kuò)散與硅襯底相同的雜質(zhì)而形成的雜質(zhì)擴(kuò)散層(以下也可只將其稱為“與硅襯底相同的雜質(zhì)擴(kuò)散層”)之間，增加一個(gè)電容器。由此，柵極與硅襯底之間的電容量增加，且通過使用雜質(zhì)擴(kuò)散層可以使襯底電位控制擴(kuò)展至硅襯底整體。這樣，施加使MOS晶體管接通的柵極電壓的話，由于柵極與硅襯底之間的電容量增加，使襯底電位易于變化成超過由BJT的基極和發(fā)射極形成的二極管的鉗位電壓，結(jié)果是，襯底電位穩(wěn)定，且閾值電壓變小。MOS晶體管斷開時(shí)，可以使襯底上產(chǎn)生反向偏置電壓，增大閾值電壓。
再者，除上述的結(jié)構(gòu)以外，也可以在所述雜質(zhì)擴(kuò)散層和MOS晶體管的源極之間，增加一個(gè)其柵極與所述MOS晶體管的柵極連接的襯底電位控制用MOS晶體管，所述雜質(zhì)擴(kuò)散層與所述MOS晶體管的源極電連接。這樣，MOS晶體管接通時(shí)，可以使襯底電位與MOS晶體管的源極電位相同，使襯底電位穩(wěn)定。同樣地，MOS晶體管斷開時(shí)，可以使襯底上產(chǎn)生反向偏置電壓，增大閾值電壓。
另外，還可以將襯底電壓控制用MOS晶體管的柵極及電容器的端子，與待機(jī)控制信號(hào)相連接，所述電容器的端子是與連接在與硅襯底相同的雜質(zhì)擴(kuò)散層上的端子相反方向的端子。這樣，使用待機(jī)控制信號(hào)，在運(yùn)作時(shí)可以使襯底電位與源極電位相同，而在待機(jī)時(shí)使硅襯底上產(chǎn)生反向偏置電壓。
上述結(jié)構(gòu)不僅適用于NchMOS晶體管，也適用于PchMOS晶體管。另外，電容器的結(jié)構(gòu)為，在與硅襯底相同的雜質(zhì)擴(kuò)散層上以與通常的柵極相同的方法形成氧化膜，再在其上面形成多晶硅。另外，通過在絕緣分離區(qū)域上挖出溝槽并蒸著金屬，在絕緣分離區(qū)域的金屬與硅襯底及/或與硅襯底相同的雜質(zhì)擴(kuò)散層之間形成電容器。
因此，本發(fā)明涉及的半導(dǎo)體裝置，無需襯底偏置電壓施加電路，用SOI結(jié)構(gòu)將各MOS晶體管絕緣分離，成為完全耗盡型或近似的部分耗盡型狀態(tài)，減小襯底的電容量，且驅(qū)動(dòng)MOS晶體管柵極的信號(hào)線和與襯底相同的雜質(zhì)擴(kuò)散層，通過電容器連接，而可以控制襯底偏置電壓，所以能夠制造出可同時(shí)實(shí)現(xiàn)高速運(yùn)作時(shí)和待機(jī)時(shí)消耗電力低的半導(dǎo)體集成電路。
盡管已經(jīng)針對(duì)典型實(shí)施例示出和描述了本發(fā)明，本領(lǐng)域的普通技術(shù)人員應(yīng)該理解，在不脫離本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種其他的改變、替換和添加。因此，本發(fā)明不應(yīng)該被理解為被局限于上述特定實(shí)例，而應(yīng)當(dāng)由所附權(quán)利要求所限定。
權(quán)利要求
1.一種半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括被所述絕緣分離區(qū)域包圍而電絕緣的形成在硅襯底上的，完全耗盡型或近似的部分耗盡型MIS晶體管；用絕緣膜形成的電容器，其中，與所述MIS晶體管的柵極連接的電極，和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接，形成一個(gè)所述MIS晶體管的漏極相當(dāng)于集電極，所述硅襯底相當(dāng)于基極，源極相當(dāng)于發(fā)射極的BJT(雙極性晶體管)，若相對(duì)源極的柵極電壓為VGS，所述MIS晶體管的柵極電容量為CG，所述電容器的電容量為CC，寄生電容量為CP，所述BJT的鉗位電壓為VC，柵極電位變化前的硅襯底電位為VB(I)，那么VB(I)+(CG+CC)*VGS/(CG+CC+CP)＞VC成立。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而形成的雜質(zhì)擴(kuò)散層的雜質(zhì)濃度大于或等于所述硅襯底的雜質(zhì)濃度的10倍。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述雜質(zhì)擴(kuò)散層被配置成圍繞在所述MIS晶體管周圍的狀態(tài)。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述MIS晶體管為NchMIS晶體管；所述BJT為NPN型BJT。
5.一種半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括被所述絕緣分離區(qū)域包圍而電絕緣的形成在硅襯底上的，完全耗盡型或近似的部分耗盡型NchMIS晶體管；所述NchMIS晶體管的源極與所述硅襯底之間的，襯底電位控制用NchMIS晶體管，其中，所述NchMIS晶體管的柵極與所述襯底電位控制用NchMIS晶體管的柵極連接，所述NchMIS晶體管接通時(shí)，硅襯底電位與所述源極的電位為同電位。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，還包括用形成在所述硅襯底上的絕緣膜形成的電容器，其中，與所述NchMIS晶體管的柵極連接的電極，和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其中，將所述NchMIS晶體管作為邏輯電路用NchMIS晶體管的情況下，所述襯底電位控制用NchMIS晶體管的閾值電壓被設(shè)成大于所述邏輯電路用NchMIS晶體管的閾值電壓。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其中，所述MIS晶體管為PchMIS晶體管，所述BJT為PNP型BJT。
9.一種半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括被所述絕緣分離區(qū)域包圍而電絕緣的形成在硅襯底上的，完全耗盡型或近似的部分耗盡型PchMIS晶體管；所述PchMIS晶體管的源極與所述硅襯底之間的，襯底電位控制用PchMIS晶體管，其中，所述PchMIS晶體管的柵極與所述襯底電位控制用PchMIS晶體管的柵極連接，所述PchMIS晶體管接通時(shí)，硅襯底電位與所述源極的電位為同電位。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，還包括用形成在所述硅襯底上的絕緣膜形成的電容器，其中，與所述PchMIS晶體管的柵極連接的電極，和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其中，將所述PchMIS晶體管作為邏輯電路用PchMIS晶體管的情況下，所述襯底電位控制用PchMIS晶體管的閾值電壓被設(shè)成小于所述邏輯電路用PchMIS晶體管的閾值電壓。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述電容器通過形成在所述雜質(zhì)擴(kuò)散層與所述電極之間的氧化膜形成。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述電容器通過形成在所述絕緣分離區(qū)域內(nèi)的溝槽內(nèi)金屬，與所述硅襯底及/或所述雜質(zhì)擴(kuò)散層之間的電容量形成。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，所述電容器包括第一電容器，通過形成在所述雜質(zhì)擴(kuò)散層與所述電極之間的氧化膜形成；第二電容器，由形成在所述絕緣分離區(qū)域內(nèi)的溝槽內(nèi)金屬，與所述硅襯底及/或所述雜質(zhì)擴(kuò)散層之間的電容量形成。
15.一種半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括一個(gè)或多個(gè)被所述絕緣分離區(qū)域包圍而電絕緣的形成在硅襯底上的，完全耗盡型或近似的部分耗盡型NchMIS晶體管；用絕緣膜形成的電容器；襯底電位控制用NchMIS晶體管，其中，所述一個(gè)或多個(gè)NchMIS晶體管的源極與所述硅襯底之間連接有所述襯底電位控制用NchMIS晶體管，與所述襯底電位控制用NchMIS晶體管的柵極連接的電極，和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接，所述電容器及所述襯底電位控制用NchMIS晶體管的柵極，從所述一個(gè)或多個(gè)NchMIS晶體管的柵極中分離出來。
16.一種半導(dǎo)體裝置，其SOI結(jié)構(gòu)的硅襯底上形成有絕緣分離區(qū)域，所述半導(dǎo)體裝置包括一個(gè)或多個(gè)被所述絕緣分離區(qū)域包圍而電絕緣的形成在硅襯底上的，完全耗盡型或近似的部分耗盡型PchMIS晶體管；用絕緣膜形成的電容器；襯底電位控制用PchMIS晶體管，其中，所述一個(gè)或多個(gè)PchMIS晶體管的源極與所述硅襯底之間連接有所述襯底電位控制用PchMIS晶體管，與所述襯底電位控制用PchMIS晶體管的柵極連接的電極，和通過擴(kuò)散與所述硅襯底相同的雜質(zhì)而在所述硅襯底內(nèi)形成的雜質(zhì)擴(kuò)散層，通過所述電容器相連接，所述電容器及所述襯底電位控制用PchMIS晶體管的柵極，從所述一個(gè)或多個(gè)PchMIS晶體管的柵極中分離出來。
17.一種互補(bǔ)型MIS邏輯電路，包括權(quán)利要求1、5或9所述的任意一個(gè)半導(dǎo)體裝置。
全文摘要
本發(fā)明目的在于提供一種半導(dǎo)體裝置，包括一個(gè)具有以SOI結(jié)構(gòu)絕緣分離的絕緣分離層4的NchMOS晶體管(1)和一個(gè)用絕緣膜形成的電容器，減小硅襯底(B)的厚度來減小襯底電容量。NchMOS晶體管(1)具有絕緣分離區(qū)域(5a、5b)以使其成為完全耗盡型或近似的部分耗盡型。與NchMOS晶體管(1)的柵極G連接的電極(6)和雜質(zhì)擴(kuò)散層(7)，通過電容器(2)相連接。源極(S)與電源端子(3a)連接，柵極(G)與內(nèi)部信號(hào)線(S1)連接，漏極(D)與內(nèi)部信號(hào)線(S2)連接。NchMOS晶體管(1)在導(dǎo)通/截止時(shí)，通過電容器耦合來控制襯底偏置電壓。
文檔編號(hào)H01L27/12GK1825602SQ20061000858
公開日2006年8月30日 申請(qǐng)日期2006年2月17日 優(yōu)先權(quán)日2005年2月24日
發(fā)明者伊藤稔 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社