專利名稱：半導體器件、驅動電路以及半導體器件的制造方法
技術領域：
本發(fā)明涉及在依次層疊半導體襯底、絕緣膜和半導體層而成的襯底上形成有晶體管的半導體器件，具有該半導體器件的驅動電路以及該半導體器件的制造方法。
背景技術：
迄今，為了器件的高性能化，已提出在依次層疊半導體襯底、絕緣膜和半導體層而成的SOI(硅在絕緣體上)襯底上形成MOS晶體管的技術。例如，在專利文獻1中公開了利用SOI襯底實現(xiàn)可以以低電壓高速工作的具有MOS晶體管的半導體器件的技術。而且，在專利文獻2中公開了利用SOI襯底實現(xiàn)可低電壓工作且泄露電流少的具有MOS晶體管的半導體器件的技術。
<專利文獻1>日本專利申請?zhí)亻_平11-87728號公報<專利文獻2>日本專利申請?zhí)亻_2003-197919號公報發(fā)明內容現(xiàn)在，在SOI襯底上形成有p溝道型的MOS晶體管的現(xiàn)有的半導體器件中，為了使器件特性穩(wěn)定化，把在SOI襯底的半導體層上形成的MOS晶體管的漏區(qū)的電位、和SOI襯底的內面電位即SOI襯底具有的半導體襯底的電位設定成相同的電位。此時，由于SOI襯底的半導體層上隔著絕緣層施加電場，由于場板(field plate)效應該半導體層容易被耗盡化。因此，在MOS晶體管的源區(qū)和漏區(qū)之間容易產生擊穿，降低它們之間的耐壓。
另外，雖然也考慮了通過在SOI襯底的半導體層的上表面內設置雜質濃度比該半導體層高的雜質區(qū)，在該雜質區(qū)的上表面內形成源區(qū)來抑制耗盡層的延伸的方法，但此時，MOS晶體管的形成溝道層的區(qū)域中的雜質濃度上升，MOS晶體管的閾值電壓上升。
因此，本發(fā)明正是鑒于上述的問題而完成的，其目的在于提供一種在依次層疊半導體襯底、絕緣膜和半導體層而成的襯底上形成的晶體管中，可以抑制閾值電壓的上升、提高耐壓的半導體技術。
本發(fā)明的第1半導體器件，包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的MOS晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的雜質區(qū)；上述MOS晶體管具有在上述半導體層的上表面內互相分離地形成的p型的源區(qū)和漏區(qū)；上述雜質區(qū)，至少在上述源區(qū)的正下方在上述源區(qū)的底部的全部區(qū)域上形成，且在上述源區(qū)和上述漏區(qū)之間的上述半導體層的正下方形成；在上述源區(qū)和上述漏區(qū)之間的上述半導體層的上表面的正下方，上述雜質區(qū)中的雜質濃度的峰值的位置設定在上述源區(qū)的最下端的下方。
另外，本發(fā)明的第1驅動電路，具有由在第1電壓和比該第1電壓低的第2電壓之間推拉(totem pole，又稱圖騰柱)連接的兩個晶體管構成的輸出級，從該輸出級輸出驅動電壓到顯示屏，其特征在于具有上述半導體器件，上述輸出級中的上述第1電壓側的上述晶體管使用上述半導體器件中的上述MOS晶體管。
另外，本發(fā)明的第1半導體器件的制造方法，是上述半導體器件的制造方法，包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；以及(b)在上述半導體層上形成上述MOS晶體管和上述雜質區(qū)的工序，且上述工序(b)包括(b-1)通過在上述半導體層內從其上表面導入n型的雜質，使上述雜質區(qū)以不從上述半導體層露出的方式埋入其內部而形成的工序；和(b-2)在上述半導體層的上表面內形成上述MOS晶體管的上述漏區(qū)和上述源區(qū)的工序。
另外，本發(fā)明的第2半導體器件的制造方法，是上述半導體器件的制造方法，上述半導體器件還包括在上述半導體層上形成的NPN晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第2雜質區(qū)，上述NPN晶體管包括在上述半導體層的上表面內形成的p型的基區(qū)；在上述基區(qū)的上表面內形成的n型的發(fā)射區(qū)；和在上述半導體層的上表面內與上述基區(qū)分離地形成的、與集電極電連接的n型的第3雜質區(qū)，且上述第2雜質區(qū)至少設置在上述發(fā)射區(qū)和上述基區(qū)的正下方，上述制造方法包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；以及(b)同時形成上述雜質區(qū)和上述第2雜質區(qū)的工序；以及(c)形成上述MOS晶體管的上述漏區(qū)和上述源區(qū)、上述NPN晶體管的上述基區(qū)、上述發(fā)射區(qū)和上述第3雜質區(qū)的工序。
另外，本發(fā)明的第3半導體器件的制造方法，是上述半導體器件的制造方法，上述半導體器件還包括在上述半導體層上形成的PNP晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第2雜質區(qū)；上述PNP晶體管包括在上述半導體層的上表面內形成的、與基極電連接的n型的第3雜質區(qū)；在上述半導體層的上表面內形成的p型的集電區(qū)、和在上述第3雜質區(qū)和上述集電區(qū)之間的上述半導體層的上表面內形成的p型的發(fā)射區(qū)，且上述第2雜質區(qū)至少設置在上述發(fā)射區(qū)的正下方，上述制造方法包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；(b)同時形成上述雜質區(qū)和上述第2雜質區(qū)的工序；以及(c)形成上述MOS晶體管的上述漏區(qū)和上述源區(qū)、上述PNP晶體管的上述第3雜質區(qū)、上述集電區(qū)和上述發(fā)射區(qū)的工序。
另外，本發(fā)明的第2半導體器件，包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的絕緣柵型雙極晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第1雜質區(qū)；上述絕緣柵型雙極晶體管具有在上述半導體層的上表面內互相分離地形成的p型的發(fā)射區(qū)和p型的第2雜質區(qū)、以及與上述第2雜質區(qū)接觸地在上述半導體層內形成的n型的集電區(qū)；上述第1雜質區(qū)，至少在上述發(fā)射區(qū)的正下方在上述發(fā)射區(qū)的底部的全部區(qū)域上形成，且在上述發(fā)射區(qū)和上述第2雜質區(qū)之間的上述半導體層的正下方形成；在上述發(fā)射區(qū)和上述第2雜質區(qū)之間的上述半導體層的上表面的正下方，上述第1雜質區(qū)中的雜質濃度的峰值的位置設定在上述發(fā)射區(qū)的最下端的下方。
另外，本發(fā)明的第2驅動電路，具有由在第1電壓和比該第1電壓低的第2電壓之間推拉連接的兩個晶體管構成的輸出級，從該輸出級輸出驅動電壓到顯示屏，其特征在于備有上述具有絕緣柵型雙極晶體管的半導體器件，上述輸出級中的上述第1電壓側的上述晶體管使用上述半導體器件中的上述絕緣柵型雙極晶體管。
另外，本發(fā)明的第4半導體器件的制造方法，是上述具有絕緣柵型雙極晶體管的半導體器件的制造方法，包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；以及(b)在上述半導體層上形成上述絕緣柵型雙極晶體管和上述第1雜質區(qū)的工序，且上述工序(b)包括(b-1)通過在上述半導體層內從其上表面導入n型的雜質，使上述第1雜質區(qū)以不從上述半導體層露出的方式埋入其內部而形成的工序；和(b-2)在上述半導體層的上表面內形成上述絕緣柵型雙極晶體管的上述發(fā)射區(qū)、上述集電區(qū)和上述第2雜質區(qū)的工序。
另外，本發(fā)明的第5半導體器件的制造方法，是上述具有絕緣柵型雙極晶體管的半導體器件的制造方法，上述半導體器件還包括在上述半導體層上形成的NPN晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第3雜質區(qū)；上述NPN晶體管包括在上述半導體層的上表面內形成的p型的基區(qū)；在上述基區(qū)的上表面內形成的n型的發(fā)射區(qū)；和在上述半導體層的上表面內與上述基區(qū)分離地形成的、與集電極電連接的n型的第4雜質區(qū)，且上述第3雜質區(qū)至少設置在上述NPN晶體管的上述發(fā)射區(qū)和上述基區(qū)的正下方，上述制造方法包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；(b)同時形成上述第1雜質區(qū)和上述第3雜質區(qū)的工序；以及(c)形成上述絕緣柵型雙極晶體管的上述發(fā)射區(qū)、上述集電區(qū)和上述第2雜質區(qū)、上述NPN晶體管的上述基區(qū)、上述發(fā)射區(qū)和上述第4雜質區(qū)的工序。
另外，本發(fā)明的第6半導體器件的制造方法，是上述具有絕緣柵型雙極晶體管的半導體器件的制造方法，上述半導體器件還包括在上述半導體層上形成的PNP晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第3雜質區(qū)；上述PNP晶體管包括在上述半導體層的上表面內形成的、與基極電連接的n型的第4雜質區(qū)；在上述半導體層的上表面內形成的p型的集電區(qū)、和在上述第4雜質區(qū)和上述p型集電區(qū)之間的上述半導體層的上表面內形成的p型的發(fā)射區(qū)，且上述第3雜質區(qū)至少設置在上述PNP晶體管的上述發(fā)射區(qū)的正下方，上述制造方法包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；(b)同時形成上述第1雜質區(qū)和上述第3雜質區(qū)的工序；以及(c)形成上述絕緣柵型雙極晶體管的上述發(fā)射區(qū)、上述集電區(qū)和上述第2雜質區(qū)、上述PNP晶體管的上述第4雜質區(qū)、上述p型的集電區(qū)和上述發(fā)射區(qū)的工序。
根據(jù)本發(fā)明的第1半導體器件，雜質濃度比半導體層高的雜質區(qū)，在源區(qū)的正下方在該源區(qū)的底部的全部區(qū)域上形成，且在源區(qū)和漏區(qū)之間的半導體層的正下方形成。由此，即使在為了實現(xiàn)器件特性的穩(wěn)定化而把漏區(qū)的電位和半導體襯底的電位設定為相同時，耗盡層也難以延伸到源區(qū)且也難以延伸到源區(qū)和漏區(qū)之間的半導體層。因此，可以抑制源區(qū)和漏區(qū)之間的擊穿的發(fā)生，提高它們之間的耐壓。
而且，由于在源區(qū)和漏區(qū)之間的半導體層的上表面的正下方，雜質區(qū)中的雜質濃度的峰值的位置設定在源區(qū)的最下端的下方，可以抑制源區(qū)和漏區(qū)之間的形成溝道層的區(qū)域中的n型的雜質濃度的上升。因此，可以抑制MOS晶體管的閾值電壓的上升。
另外，根據(jù)本發(fā)明的第1和第2驅動電路，由于作為輸出級的高電壓側的晶體管，使用柵耐壓高且閾值電壓低的晶體管，可以在該高電壓側的晶體管上賦予高的柵電壓，且可以使該高電壓側的晶體管的輸出電流增大。因此，即使在從輸出級的前級的電路輸出高電壓的柵電壓時，也可以直接向輸出級中的高電壓側的晶體管的柵端子賦予該柵電壓，使該驅動電路的電路結構簡單化，且可以提高該高電壓側的晶體管的工作速度。
另外，根據(jù)本發(fā)明的第1半導體器件的制造方法，通過在半導體層內從其上表面導入n型的雜質，以不從半導體層露出的方式埋入其內部而形成雜質區(qū)。由此，與在半導體層的上表面內暫時形成雜質區(qū)，接著在該半導體層上再次形成半導體層，在半導體層內埋入雜質區(qū)的場合相比，還可以使制造方法簡單化，降低工藝成本。
另外，根據(jù)本發(fā)明的第2半導體器件的制造方法，由于同時形成雜質區(qū)和第2雜質區(qū)，無須增加工序數(shù)就可以形成耐壓高且閾值電壓低的MOS晶體管和具有低電阻的集電區(qū)的NPN晶體管。
另外，根據(jù)本發(fā)明的第3半導體器件的制造方法，由于同時形成雜質區(qū)和第2雜質區(qū)，無須增加工序數(shù)就可以形成耐壓高且閾值電壓低的MOS晶體管和發(fā)射極和集電極間的耐壓高的PNP晶體管。
另外，根據(jù)本發(fā)明的第2半導體器件，雜質濃度比半導體層高的第1雜質區(qū)，在發(fā)射區(qū)的正下方在該發(fā)射區(qū)的底部的全部區(qū)域上形成，且在發(fā)射區(qū)和第2雜質區(qū)之間的半導體層的正下方形成。由此，即使在為了實現(xiàn)器件特性的穩(wěn)定化而把集電區(qū)的電位和半導體襯底的電位設定為相同時，耗盡層也難以延伸到發(fā)射區(qū)且也難以延伸到發(fā)射區(qū)和第2雜質區(qū)之間的半導體層。因此，可以抑制發(fā)射區(qū)和第2雜質區(qū)之間的擊穿的發(fā)生，提高它們之間的耐壓。
而且，由于在發(fā)射區(qū)和第2雜質區(qū)之間的半導體層的上表面的正下方，第1雜質區(qū)中的雜質濃度的峰值的位置設定在發(fā)射區(qū)的最下端的下方，可以抑制發(fā)射區(qū)和第2雜質區(qū)之間的形成溝道層的區(qū)域中的n型的雜質濃度的上升。因此，可以抑制絕緣柵型雙極晶體管的閾值電壓的上升。
另外，根據(jù)本發(fā)明的第4半導體器件的制造方法，通過在半導體層內從其上表面導入n型的雜質，以不從半導體層露出的方式埋入其內部而形成第1雜質區(qū)。由此，與在半導體層的上表面內暫時形成第1雜質區(qū)，接著在該半導體層上再次形成半導體層，在半導體層內埋入第1雜質區(qū)的場合相比，還可以使制造方法簡單化，降低工藝成本。
另外，根據(jù)本發(fā)明的第5半導體器件的制造方法，由于同時形成第1雜質區(qū)和第3雜質區(qū)，無須增加工序數(shù)就可以形成耐壓高且閾值電壓低的絕緣柵型雙極晶體管和具有低電阻的集電區(qū)的NPN晶體管。
另外，根據(jù)本發(fā)明的第6半導體器件的制造方法，由于同時形成第1雜質區(qū)和第3雜質區(qū)，無須增加工序數(shù)就可以形成耐壓高且閾值電壓低的絕緣柵型雙極晶體管和發(fā)射極和集電極間的耐壓高的PNP晶體管。


圖1是部分地展示根據(jù)本發(fā)明的實施方式1的半導體器件的結構的剖面圖；圖2是以工序順序展示根據(jù)本發(fā)明的實施方式1的半導體器件的制造方法的剖面圖；圖3是以工序順序展示根據(jù)本發(fā)明的實施方式1的半導體器件的制造方法的剖面圖；圖4是以工序順序展示根據(jù)本發(fā)明的實施方式1的半導體器件的制造方法的剖面圖；圖5是以工序順序展示根據(jù)本發(fā)明的實施方式1的半導體器件的制造方法的剖面圖；圖6是以工序順序展示根據(jù)本發(fā)明的實施方式1的半導體器件的制造方法的剖面圖；圖7是以工序順序展示根據(jù)本發(fā)明的實施方式1的半導體器件的制造方法的剖面圖；圖8是以工序順序展示根據(jù)本發(fā)明的實施方式1的半導體器件的制造方法的剖面圖；
圖9是以工序順序展示根據(jù)本發(fā)明的實施方式1的半導體器件的制造方法的剖面圖；圖10是部分地展示第1比較對象器件的結構的剖面圖；圖11是部分地展示第2比較對象器件的結構的剖面圖；圖12是部分地展示第3比較對象器件的結構的剖面圖；圖13是展示根據(jù)本發(fā)明的實施方式1的半導體器件中的電位分布的圖；圖14是展示第2比較對象器件中的電位分布的圖；圖15是展示漏電位和漏電流的關系的圖；圖16是展示柵電位和漏電流的關系的圖；圖17是部分地展示根據(jù)本發(fā)明的實施方式1的半導體器件的結構的剖面圖；圖18是部分地展示根據(jù)本發(fā)明的實施方式1的半導體器件的結構的剖面圖；圖19是以工序順序展示根據(jù)本發(fā)明的實施方式2的半導體器件的制造方法的剖面圖；圖20是以工序順序展示根據(jù)本發(fā)明的實施方式2的半導體器件的制造方法的剖面圖；圖21是以工序順序展示根據(jù)本發(fā)明的實施方式2的半導體器件的制造方法的剖面圖；圖22是展示根據(jù)本發(fā)明的實施方式3的驅動電路的結構的圖；圖23是展示根據(jù)本發(fā)明的實施方式4的半導體器件的結構的剖面圖；圖24是以工序順序展示根據(jù)本發(fā)明的實施方式4的半導體器件的制造方法的剖面圖；圖25是以工序順序展示根據(jù)本發(fā)明的實施方式4的半導體器件的制造方法的剖面圖；圖26是以工序順序展示根據(jù)本發(fā)明的實施方式4的半導體器件的制造方法的剖面圖；
圖27是以工序順序展示根據(jù)本發(fā)明的實施方式4的半導體器件的制造方法的剖面圖；圖28是以工序順序展示根據(jù)本發(fā)明的實施方式4的半導體器件的制造方法的剖面圖；圖29是以工序順序展示根據(jù)本發(fā)明的實施方式4的半導體器件的制造方法的剖面圖；圖30是以工序順序展示根據(jù)本發(fā)明的實施方式4的半導體器件的制造方法的剖面圖；圖31是以工序順序展示根據(jù)本發(fā)明的實施方式4的半導體器件的制造方法的剖面圖；圖32是以工序順序展示根據(jù)本發(fā)明的實施方式4的半導體器件的制造方法的剖面圖；圖33是以工序順序展示根據(jù)本發(fā)明的實施方式4的半導體器件的制造方法的剖面圖；圖34是展示根據(jù)本發(fā)明的實施方式5的半導體器件的結構的剖面圖；圖35是展示根據(jù)本發(fā)明的實施方式5的半導體器件的變形例的結構的剖面圖；圖36是展示根據(jù)本發(fā)明的實施方式5的半導體器件的變形例的結構的剖面圖；圖37是以工序順序展示根據(jù)本發(fā)明的實施方式5的半導體器件的制造方法的剖面圖；圖38是以工序順序展示根據(jù)本發(fā)明的實施方式5的半導體器件的制造方法的剖面圖；圖39是以工序順序展示根據(jù)本發(fā)明的實施方式5的半導體器件的制造方法的剖面圖；圖40是以工序順序展示根據(jù)本發(fā)明的實施方式5的半導體器件的制造方法的剖面圖；圖41是以工序順序展示根據(jù)本發(fā)明的實施方式5的半導體器件的制造方法的剖面圖。
(附圖標記的說明)1、半導體襯底；2、絕緣膜；3、半導體層；5、源區(qū)；5a、305a、最下端；6、漏區(qū)；9、101、109、201、209、406、409、雜質區(qū)；9a、409a、濃度峰值的位置；20、MOS晶體管；103、基區(qū)；105、203、405、發(fā)射區(qū)；106、集電區(qū)；111、NPN晶體管；200、n型的雜質；206、基極；211、PNP晶體管；303、306、MOS晶體管；310、輸出級；350、驅動電路；408、集電區(qū)；420、絕緣柵型雙極晶體管。
具體實施例方式
(實施方式1)圖1是部分地展示根據(jù)本發(fā)明的實施方式1的半導體器件的結構的剖面圖。如圖1所示，根據(jù)該實施方式1的半導體器件具有SOI襯底4、在該SOI襯底4上形成的p溝道型的MOS晶體管20。SOI襯底4具有半導體襯底1、在該半導體襯底1上形成的絕緣膜2和在該絕緣膜2上形成的n-型半導體層3。半導體襯底1是例如硅襯底，絕緣膜2是例如硅氧化膜，半導體層3是例如硅層。
MOS晶體管20在SOI襯底4的半導體層3上形成，具有p型的源區(qū)5和漏區(qū)6。源區(qū)5和漏區(qū)6在半導體層3的上表面內互相分離地形成。漏區(qū)6由p型的補償區(qū)6a和p型的雜質區(qū)6b構成。雜質區(qū)6b與源區(qū)5分離地形成，補償區(qū)6a形成為從雜質區(qū)6b的源區(qū)5側的端部延伸到源區(qū)5一側。
在源區(qū)5的上表面內形成p+型的雜質區(qū)7，在漏區(qū)6中的雜質區(qū)6b的上表面內形成p+型的雜質區(qū)8。在雜質區(qū)7、8上分別同時形成未圖示的源電極和漏電極。
在半導體層3的上表面上，避開雜質區(qū)7、8的上表面，形成場氧化膜10，其中的源區(qū)5和漏區(qū)6之間的半導體層3上形成的部分用作MOS晶體管20的柵絕緣膜。然后，在用作柵絕緣膜的場氧化膜10上，從俯視圖上看，形成MOS晶體管20的柵電極11，使其覆蓋源區(qū)5的漏區(qū)6側的端部和補償區(qū)6a的源區(qū)5側的端部。場氧化膜10為例如膜厚≥200nm的硅氧化膜，柵電極11為例如摻雜的多晶硅膜和鎢硅化物膜的層疊膜。
根據(jù)本實施方式1的半導體器件還具有在半導體層3內形成的雜質濃度比該半導體層3高的n型的雜質區(qū)9。雜質區(qū)9在源區(qū)5的正下方與該源區(qū)5分離地在其底部的全部區(qū)域上形成。換言之，從仰視圖上看，雜質區(qū)9形成為覆蓋源區(qū)5的底部的全部區(qū)域。而且，雜質區(qū)9延伸到源區(qū)5和漏區(qū)6之間的半導體層3的正下方，存在于在源區(qū)5和漏區(qū)6之間形成的MOS晶體管20的溝道區(qū)的正下方。因此，在雜質區(qū)9的全部區(qū)域上，雜質濃度的峰值的位置9a(以下稱為“濃度峰位置9a”)存在于源區(qū)5的最下端5a的下方。
在具有以上的結構的根據(jù)本實施方式1的半導體器件中，在MOS晶體管20的源區(qū)5和漏區(qū)6之間施加電壓使得源區(qū)5一側為高電位，在柵電極11上施加負的柵電位。而且，為了使器件特性穩(wěn)定，把SOI襯底4的內面的電位即半導體襯底1的電位設定為與漏區(qū)6的電位相同的值。由此，在源區(qū)5和漏區(qū)6之間的半導體層3上形成溝道層，使MOS晶體管20成為接通狀態(tài)，在源區(qū)5和漏區(qū)6之間流過電流，MOS晶體管20用作半導體開關。
另外，根據(jù)本實施方式1的半導體器件中，由于用作MOS晶體管20的柵絕緣膜的場氧化膜10的膜厚設定為≥200nm，所以可以在柵電極11上施加絕對值≥100V的高電位。因此，根據(jù)本實施方式1的半導體器件可以在例如等離子體顯示屏(PDP)中的掃描驅動IC中使用。
下面，說明圖1所示的根據(jù)本實施方式1的半導體器件的制造方法。圖2～9是以工序順序展示根據(jù)本實施方式1的半導體器件的制造方法的剖面圖。如圖2所示，首先形成SOI襯底4。此時的SOI襯底4的半導體層3的厚度是完成后的半導體層3的厚度的一半。本例中，完成后的半導體層3的厚度設定為例如5μm，所以此時的半導體層3的厚度設定為2.5μm。另外，半導體層3的雜質濃度設定為例如2.0×1015個離子/cm3。
然后，如圖3所示，在半導體層3上形成具有預定的開口圖形的光刻膠100。然后用光刻膠100作為掩模，向露出的半導體層3的上表面內離子注入磷等的n型的雜質200，除去用作掩模的光刻膠100。此時，例如，注入能量設定為50keV左右，注入量設定為5.0×1012個離子/cm2左右。由此，在半導體層3的上表面內有選擇地形成雜質區(qū)9。另外，該雜質區(qū)9在后面的熱處理工序中被擴散。
然后如圖4所示，用外延生長法使半導體層3的厚度加厚到5.0μm。由此，雜質區(qū)9不從半導體層3的上表面露出而是埋入到該半導體層3中。之后，如圖5所示，在半導體層3上形成具有預定的開口圖形的光刻膠110。然后用光刻膠110作為掩模，向露出的半導體層3的上表面內離子注入硼等的p型的雜質210，除去用作掩模的光刻膠110。此時，例如，注入能量設定為100keV左右，注入量設定為3.0×1012個離子/cm2左右。由此，在半導體層3的上表面內有選擇地形成補償區(qū)6a。另外，該補償區(qū)6a在后面的熱處理工序中被擴散。
然后，如圖6所示，使半導體層3的上表面有選擇地熱氧化，在半導體層3的上表面上形成還用作MOS晶體管20的柵絕緣膜的場氧化膜10。此時，場氧化膜10的膜厚設定成例如500nm左右。另外，在此時的熱氧化中，補償區(qū)6a和雜質區(qū)9被擴散，由此完成補償區(qū)6a和雜質區(qū)9。擴散后的雜質區(qū)9的雜質濃度為5.0×1016個離子/cm3左右，比半導體層3的雜質濃度高。
然后，如圖7所示，在場氧化膜10上形成具有預定的開口圖形的光刻膠120。然后用光刻膠120作為掩模，向露出的半導體層3的上表面內離子注入硼等的p型的雜質210，除去用作掩模的光刻膠120。此時，例如，注入能量設定為300keV左右，注入量設定為2.0×1012個離子/cm2左右。由此，在半導體層3的上表面內有選擇地形成源區(qū)5和漏區(qū)6的雜質區(qū)6b。然后，通過例如800℃下30分鐘左右的熱處理，如圖8所示，擴散完成源區(qū)5的雜質區(qū)6b。
然后，如圖9所示，在場氧化膜10中的位于源區(qū)5和漏區(qū)6之間的半導體層3上的區(qū)域上有選擇地形成MOS晶體管20的柵電極11。然后在半導體層3的上表面內離子注入硼等的p型的雜質，分別在源區(qū)5的上表面內形成雜質區(qū)7，在漏區(qū)6中的雜質區(qū)6b的上表面內形成雜質區(qū)8。此時，注入能量設定為例如，50keV左右，注入量設定為例如1.0×1014個離子/cm2左右。然后，通過800℃左右的熱處理使雜質區(qū)7、8擴散，形成未圖示的層間絕緣膜、漏電極、源電極、金屬布線等。由此完成圖1所示的半導體器件。
如以上所述，根據(jù)本實施方式1的半導體器件，雜質濃度比半導體層3高的雜質區(qū)9，在源區(qū)5的正下方在該源區(qū)5的底部的全部區(qū)域上形成，且在源區(qū)5和漏區(qū)6之間的半導體層3的正下方形成。由此，即使在為了實現(xiàn)器件特性的穩(wěn)定化而把漏區(qū)6的電位和SOI襯底4的內面電位設定為相同時，耗盡層也難以延伸到源區(qū)5且也難以延伸到源區(qū)5和漏區(qū)6之間的半導體層3。因此，可以抑制MOS晶體管20的源區(qū)5和漏區(qū)6之間的擊穿的發(fā)生，提高它們之間的耐壓。
而且，在本實施方式1中，由于在源區(qū)5和漏區(qū)6之間的半導體層3的上表面的正下方，雜質區(qū)9的濃度峰值位置9a設定在源區(qū)5的最下端5a的下方，可以抑制MOS晶體管20的形成溝道層的區(qū)域中的n型的雜質濃度的上升。因此，可以抑制MOS晶體管20的閾值電壓的上升。
下面，一邊與圖10～12所示的半導體器件比較，一邊詳細說明根據(jù)本實施方式1的半導體器件的電氣特性。圖10～12所示的器件分別稱為第1、第2和第3比較對象器件。
如圖10所示，第1比較對象器件是在根據(jù)本實施方式1的半導體器件中，取代SOI襯底4而具有p-型的半導體襯底21，且未形成雜質區(qū)9，MOS晶體管20形成在半導體襯底21上。在半導體襯底21的上表面內形成n-型的雜質區(qū)23，MOS晶體管20的源區(qū)5和漏區(qū)6在該雜質區(qū)23的上表面內形成。另外，在雜質區(qū)23的底部形成n+型的埋入雜質區(qū)22。
如圖11所示，第2比較對象器件是在根據(jù)本實施方式1的半導體器件中，未形成雜質區(qū)9。
如圖12所示，第3比較對象器件是在第2比較對象器件中，還具有雜質濃度比半導體層3高的n型的雜質區(qū)19。雜質區(qū)19在半導體層3的上表面內形成，源區(qū)5在雜質區(qū)19的上表面內形成。而且，在源區(qū)5和漏區(qū)6之間的半導體層3的上表面的正下方，雜質區(qū)19中的雜質濃度的峰值的位置19a設定在源區(qū)5的最下端5a的上方。即，雜質區(qū)19中的雜質濃度的峰值存在于源區(qū)5和漏區(qū)6之間。
圖13、14是分別展示根據(jù)本實施方式1的半導體器件和第2比較對象器件中的電位分布的剖面圖。在圖13、14中展示了在MOS晶體管20的源區(qū)5和漏區(qū)6上分別施加接地電位和負的電位，并把漏區(qū)6的電位和SOI襯底4的內面電位設定成相同電位時的電位分布。在圖13、14中，示出了在圖1、11中未圖示的源電極25、漏電極26和層間絕緣膜30。另外，在圖13、14中，分別改變構成要素間的尺寸比例來展示圖1、11中所示的器件。
如圖13的等電位線50所示，在根據(jù)本實施方式1的半導體器件中，電場集中在漏區(qū)6的源區(qū)5側的端部附近。這是因為，通過設置雜質區(qū)9抑制了耗盡層的延伸，充分地確保了MOS晶體管20的源漏間的耐壓。
另一方面，在第2比較對象器件中，如圖14的等電位線51所示，在漏區(qū)6的源區(qū)5側的端部附近幾乎沒有電場的集中。這是因為，由于場板效應，源區(qū)5和漏區(qū)6之間的半導體層3被耗盡化，耗盡層到達源區(qū)5，在MOS晶體管20的源區(qū)5和漏區(qū)6之間發(fā)生擊穿。
這樣，從圖13、14所示的電位分布還可以理解，在根據(jù)本實施方式1的半導體器件中，MOS晶體管20的源漏間的耐壓提高了。
圖15是展示MOS晶體管20中的漏電位Vd和漏電流Id的關系的圖，圖16是展示MOS晶體管20中的柵電位Vg和漏電流Id的關系的圖。圖15、16中的黑圓點表示第1比較對象器件的數(shù)據(jù)，黑三角表示第2比較對象器件的數(shù)據(jù)，白圓圈表示第3比較對象器件的數(shù)據(jù)，星號表示根據(jù)本實施方式1的半導體器件的數(shù)據(jù)。
如圖15所示，MOS晶體管20的源漏間的耐壓，在第1比較對象器件中是約75V，在第2比較對象器件中是約25V，在第3比較對象器件中是約150V，在根據(jù)本實施方式1的半導體器件中是約180V。因此，從該實驗結果還可以理解，在根據(jù)本實施方式1的半導體器件中，MOS晶體管20的源漏間的耐壓提高了。
另外，如圖16所示，在第3比較對象器件中，通過設置雜質區(qū)19提高了MOS晶體管20的形成溝道層的區(qū)域的n型的雜質濃度，MOS晶體管20的閾值電壓為約30V，但根據(jù)本實施方式1的半導體器件的閾值電壓與第1和第2比較對象器件同等，為約5V。
如以上所述，在根據(jù)本實施方式1的半導體器件中，由于可以抑制MOS晶體管20的閾值電壓的上升且提高源漏間的耐壓，所以本半導體器件適合用于PDP的掃描驅動IC那樣的、源漏間要求高的耐壓、MOS晶體管的閾值電壓也要求為盡可能低的值的電路中。
另外，如圖17所示，優(yōu)選地，雜質區(qū)9不在漏區(qū)6的正下方形成。換言之，優(yōu)選地，從平面視圖上看，雜質區(qū)9不是與漏區(qū)6重合地形成。
如果在源區(qū)5上施加比漏區(qū)6高的電位，則在雜質區(qū)9上也施加比漏區(qū)6高的電位。由此，在n型的雜質區(qū)9和p型漏區(qū)6之間施加反向電壓。因此，如圖18所示，在雜質區(qū)9延伸到漏區(qū)6正下方時，雜質區(qū)9和漏區(qū)6的距離比較近，雜質區(qū)9和漏區(qū)6之間的耐壓降低。其結果，MOS晶體管20的源漏間的耐壓有可能降低。
如圖17所示，在雜質區(qū)9不在漏區(qū)6正下方形成時，可以充分確保雜質區(qū)9和漏區(qū)6的距離，可靠地抑制雜質區(qū)9和漏區(qū)6之間的耐壓降低。因此，可以可靠地抑制MOS晶體管20的源漏間的耐壓降低。
另外，在根據(jù)本實施方式1的半導體器件中，雜質區(qū)9與源區(qū)5分離而位于其最下端5a的下方，但并非一定如此。例如，即使在雜質區(qū)9位于比圖1更靠上，源區(qū)5的底部被雜質區(qū)9包圍，在源區(qū)5和漏區(qū)6之間的半導體層3上也存在雜質區(qū)9的場合，只要在源區(qū)5和漏區(qū)6之間的半導體層3的上表面的正下方，雜質區(qū)9的濃度峰值位置9a設定在源區(qū)5的最下端5a的下方，就可以比第3比較對象器件更能抑制MOS晶體管20的閾值電壓的上升。但是，像本實施方式1那樣，與源區(qū)5分離地在其最下端5a的下方形成雜質區(qū)9時，由于可以進一步抑制源區(qū)5和漏區(qū)6之間的n型的雜質濃度的上升，所以可以更加抑制MOS晶體管20的閾值電壓的上升。
(實施方式2)圖19-21是以工序順序展示根據(jù)本發(fā)明的實施方式2的半導體器件的制造方法的剖面圖。根據(jù)本實施方式2的半導體器件的制造方法，是用與根據(jù)實施方式1的制造方法不同的方法制造圖1所示的半導體器件的情形。
如圖19所示，首先形成SOI襯底4。在此，SOI襯底4的半導體層3的厚度，與實施方式1不同，設定成與完成后的半導體層3的厚度相同，設定為例如5μm。另外，與實施方式1同樣地，半導體層3的雜質濃度設定為例如2×1015個離子/cm3。
然后，如圖20所示，在半導體層3上形成具有預定的開口圖形的光刻膠150。然后用光刻膠150作為掩模，向露出的半導體層3的上表面內離子注入硼等的p型的雜質210，除去用作掩模的光刻膠150。此時，例如，注入能量設定為100keV左右，注入量設定為3.0×1012個離子/cm2左右。由此，在半導體層3的上表面內有選擇地形成補償區(qū)6a。另外，與實施方式1同樣地，該補償區(qū)6a在后面的熱處理工序中被擴散。
然后，如圖21所示，在半導體層3上形成具有預定的開口圖形的光刻膠160。然后用光刻膠160作為掩模，向露出的半導體層3的上表面內離子注入磷等的n型的雜質200，除去用作掩模的光刻膠160。此時，例如，注入能量設定為數(shù)MeV左右，注入量設定為5.0×1012個離子/cm2。由此，雜質區(qū)9以不從半導體層3露出的方式埋入到其內部地形成。另外，考慮到在后面的工序中形成的源區(qū)5的擴散深度和雜質區(qū)9的擴散量，把雜質區(qū)9的濃度峰值位置9a設定在離半導體層3的上表面深≥0.5μm的位置。
然后，與實施方式1同樣地，把半導體層3的上表面有選擇地熱氧化，在半導體層3的上表面上形成場氧化膜10。由此，補償區(qū)6a和雜質區(qū)9擴散，得到圖6所示的結構。
然后，與實施方式1同樣地，形成源區(qū)5和漏區(qū)6(參照圖7、8)，再形成柵電極11(參照圖9)。然后，通過形成雜質區(qū)7、8，層間絕緣膜和漏電極等，完成圖1所示的半導體器件。
另外，在本實施方式2中，雖然展示了在形成補償區(qū)6a后形成雜質區(qū)9的情形，但與其相反地，在形成雜質區(qū)9后形成補償區(qū)6a也是可以的。
如上所述，根據(jù)本實施方式2的半導體器件的制造方法中，通過在半導體層3內從其上表面導入n型的雜質，以不從半導體層3露出的方式埋入其內部而形成雜質區(qū)9。由此，與實施方式1的在半導體層3的上表面內暫時形成雜質區(qū)9(參照圖3)，接著在該半導體層3上再次形成半導體層3(參照圖4)，在半導體層3內埋入雜質區(qū)9的場合相比，還可以使制造方法簡單化，降低工藝成本。
(實施方式3)圖22是展示使用了根據(jù)上述實施方式1的半導體器件的驅動電路350的結構的圖。根據(jù)本實施方式3的驅動電路350，對未圖示的PDP等的顯示屏輸出驅動電壓DV，驅動該顯示屏。
如圖22所示，驅動電路350具有p溝道型的MOS晶體管301～303、n溝道型的MOS晶體管304～306、和邏輯電路307。驅動電路350具有多個圖1所示的結構，該多個結構中的多個MOS晶體管20分別使用在MOS晶體管301～303中。即，MOS晶體管301～303中的每一個都是，在上述的SOI襯底4的半導體層3上形成，且具有上述的源區(qū)5和漏區(qū)6。而且在形成MOS晶體管301～303的半導體層3內，分別與MOS晶體管301～303對應地形成上述的雜質區(qū)9。因此，MOS晶體管301～303的每一個中，即使柵耐壓高、閾值電壓也低，且可抑制源區(qū)5和漏區(qū)6之間的擊穿的發(fā)生。
另一方面，n溝道型的MOS晶體管304～306的每一個都是DMOS(雙擴散的MOS)晶體管，例如，與MOS晶體管301～303同時在SOI襯底4的半導體層3上形成。
在MOS晶體管301～303各自的源端子上施加≥60V的高電壓VH，在MOS晶體管304～306各自的源端子上施加比高電壓VH低的接地電壓GND。MOS晶體管301的漏端子、MOS晶體管302和303的柵端子、與MOS晶體管304的漏端子互相連接，MOS晶體管301的柵端子、MOS晶體管302的漏端子、與MOS晶體管305的漏端子互相連接。而且，MOS晶體管303的漏端子與MOS晶體管306的漏端子互相連接。于是，邏輯電路307向MOS晶體管304～306的柵端子分別輸出控制電壓，對MOS晶體管304～306的每一個的接通/截止單獨地控制。
在成為上述結構的驅動電路350中，由在高電壓VH和接地電壓GND之間推拉連接的MOS晶體管303、306構成輸出級310，該輸出級310中的MOS晶體管303、306的漏端子的電壓作為驅動電壓DV向顯示屏輸出，用該驅動電壓DV驅動該顯示屏。以下，詳細地說明本驅動電路350的工作。
如果從邏輯電路307分別向MOS晶體管304～306的柵端子輸入低電平、高電平、和高電平的信號，則MOS晶體管304～306分別成為截止狀態(tài)、接通狀態(tài)和接通狀態(tài)。如果這樣，MOS晶體管302、305的漏端子的電壓A成為接地電壓GND，MOS晶體管301成為接通狀態(tài)。其結果，MOS晶體管301、304的漏端子的電壓B成為高電壓VH，MOS晶體管302成為截止狀態(tài)。如果電壓B為高電壓VH，輸出級310的高電壓側的MOS晶體管303成為截止狀態(tài)。因此，MOS晶體管303、306的漏端子的電壓成為接地電壓GND，在例如PDP中的地址電極和維持放電電極上施加0V的驅動電壓DV。
另一方面，如果從邏輯電路307分別向MOS晶體管304～306的柵端子輸入高電平、低電平、和低電平的信號，則MOS晶體管304～306分別成為接通狀態(tài)、截止狀態(tài)和截止狀態(tài)。如果這樣，MOS晶體管301、304的漏端子的電壓B成為接地電壓GND，MOS晶體管302成為接通狀態(tài)。其結果，MOS晶體管302、305的漏端子的電壓A成為高電壓VH，MOS晶體管301成為截止狀態(tài)。如果電壓B為接地電壓GND，輸出級310的高電壓側的MOS晶體管303成為接通狀態(tài)。因此，MOS晶體管303、306的漏端子的電壓成為高電壓VH，在例如PDP中的地址電極和維持放電電極上施加≥60V的驅動電壓DV。
如上所述，在根據(jù)本實施方式3的驅動電路350中，輸出級310的高電壓側的MOS晶體管303使用柵耐壓高且閾值電壓低的MOS晶體管20。
另一方面，與本實施方式3不同，輸出級310的高電壓側的MOS晶體管303使用一般的柵耐壓不怎么高的DMOS晶體管時，通常，在MOS晶體管303的柵端子上不能直接施加從輸出級310的前級的電路輸出的≥60V的高電壓VH。因此，此時，必須在MOS晶體管303中的柵端子和漏端子之間插入箝位二極管，電路結構變得復雜。
另外，與本實施方式3不同，驅動電路350具有圖12所示的結構，MOS晶體管303使用圖12所示的MOS晶體管20時，MOS晶體管303的耐壓提高，同時其閾值電壓也高，所以難以增大MOS晶體管303的輸出電流。因此，圖12所示的MOS晶體管20，不適合作為向顯示屏輸出高電壓VH的輸出級310的MOS晶體管303。
在本實施方式3中，如上所述，由于作為輸出級310的高電壓側的MOS晶體管303，使用柵耐壓高且閾值電壓低的MOS晶體管20，可以在該MOS晶體管303上賦予高的柵電壓，且可以使該MOS晶體管303的輸出電流增大。因此，即使象本實施方式3那樣，在從輸出級310的前級的電路輸出高電壓VH的柵電壓時，也可以直接向MOS晶體管303的柵端子賦予該柵電壓，使該驅動電路350的電路結構簡單化，且可以提高MOS晶體管303的工作速度。
(實施方式4)圖23是展示根據(jù)本發(fā)明的實施方式4的半導體器件的結構的剖面圖。如圖23所示，根據(jù)本實施方式4的半導體器件具有上述的SOI襯底4。在SOI襯底4的半導體層3上形成上述的p溝道型的MOS晶體管20、NPN晶體管111、和PNP晶體管211。在半導體層3上形成貫通它的元件分離絕緣膜300，在半導體層3中用該元件分離絕緣膜300電氣分離成形成MOS晶體管20的區(qū)域、形成NPN晶體管111的區(qū)域和形成PNP晶體管211的區(qū)域。元件分離絕緣膜300由例如硅氧化膜構成。
與實施方式1同樣地，MOS晶體管20中，在源區(qū)5的上表面內形成p+型的雜質區(qū)7，在漏區(qū)6中的雜質區(qū)6b的上表面內形成p+型的雜質區(qū)8。根據(jù)本實施方式4的漏區(qū)6的補償區(qū)6a是p-型的雜質區(qū)。在半導體層3的上表面內與源區(qū)5鄰接地形成n型的雜質區(qū)12，在該雜質區(qū)12的上表面內形成n+型的雜質區(qū)13。在半導體層3中，在形成MOS晶體管20的區(qū)域上形成上述的雜質區(qū)9。根據(jù)本實施方式4的雜質區(qū)9，在源區(qū)5和雜質區(qū)12的正下方與它們的底部接觸且在該底部的全部區(qū)域上形成。而且，根據(jù)本實施方式4的雜質區(qū)9延伸到源區(qū)5和漏區(qū)6之間的半導體層3的正下方，存在于在源區(qū)5和漏區(qū)6之間形成的MOS晶體管20的溝道區(qū)的正下方。而且，與實施方式1同樣地，在源區(qū)5和漏區(qū)6之間的半導體層3的上表面的正下方，雜質區(qū)9中的雜質濃度的峰值的位置設定在源區(qū)5的最下端的下方。
NPN晶體管111具有與集電極106電氣連接的n型的雜質區(qū)101、p型的基區(qū)103、n+型的發(fā)射區(qū)105。雜質區(qū)101和基區(qū)103在半導體層3的上表面內相互分離地形成，發(fā)射區(qū)105在基區(qū)103的上表面內形成。在雜質區(qū)101的上表面內形成n+型的雜質區(qū)102，在基區(qū)103的上表面內與發(fā)射區(qū)105分離地形成p+型的雜質區(qū)104。在半導體層3中，在形成NPN晶體管111的區(qū)域上形成雜質濃度比半導體層3高的n型的雜質區(qū)109。雜質區(qū)109與雜質區(qū)101和基區(qū)103的底部接觸，且從雜質區(qū)101的正下方延伸到基區(qū)103的正下方，一直到達雜質區(qū)104的正下方。因此，在發(fā)射區(qū)105的正下方存在雜質區(qū)109。
PNP晶體管211具有與基極206電氣連接的n型的雜質區(qū)201、p+型的發(fā)射區(qū)203、p型的集電區(qū)204。雜質區(qū)201和集電區(qū)204在半導體層3的上表面內相互分離地形成，發(fā)射區(qū)203在雜質區(qū)201和集電區(qū)204之間與它們相互分離地在半導體層3的上表面內形成。在雜質區(qū)201的上表面內形成n+型的雜質區(qū)202，在集電區(qū)204的上表面內形成p+型的雜質區(qū)205。在半導體層3中，在形成PNP晶體管211的區(qū)域上形成雜質濃度比半導體層3高的n型的雜質區(qū)209。雜質區(qū)209與雜質區(qū)201底部接觸，且從雜質區(qū)201的正下方延伸到發(fā)射區(qū)203的正下方，且一直延伸到發(fā)射區(qū)203和集電區(qū)204之間的半導體層3的正下方。
在半導體層3的上表面上，避開雜質區(qū)7、8、13、102、104、202、205的上表面和發(fā)射區(qū)105、203的上表面，形成上述場氧化膜10，其中的源區(qū)5和漏區(qū)6之間的半導體層3上形成的部分用作MOS晶體管20的柵絕緣膜。然后，在用作柵絕緣膜的場氧化膜10上，從俯視圖上看，形成MOS晶體管20的柵電極11，使其覆蓋源區(qū)5的漏區(qū)6側的端部和補償區(qū)6a的源區(qū)5側的端部。
在半導體層3的上表面上，覆蓋場氧化膜10和元件分離絕緣膜300形成層間絕緣膜30。層間絕緣膜30為例如硅氧化膜。在層間絕緣膜30內形成到達雜質區(qū)8的漏電極26、和到達雜質區(qū)7和13這兩者的源電極25。且在層間絕緣膜30內形成到達雜質區(qū)102的集電極106、到達發(fā)射區(qū)105的發(fā)射極107、和到達雜質區(qū)104的基極108。且在層間絕緣膜30內形成到達雜質區(qū)202的基極206、到達發(fā)射區(qū)203的發(fā)射極207、到達雜質區(qū)205的集電極208。而且，源電極25、漏電極26、集電極106和208、發(fā)射極107和207、以及基極108和206的每一個，都貫通層間絕緣膜30，還設置在該層間絕緣膜30的上表面上。
在具有以上的結構的根據(jù)本實施方式4的半導體器件中，與實施方式1同樣地，在MOS晶體管20中，通過在源電極25和漏電極26之間施加預定的電壓，在源區(qū)5和漏區(qū)6之間施加電壓使得源區(qū)5一側為高電位，在柵電極11上施加負的柵電位。由此，在源區(qū)5和漏區(qū)6之間的半導體層3上形成溝道層，MOS晶體管20成為接通狀態(tài)，在源區(qū)5和漏區(qū)6之間流過電流，MOS晶體管20用作半導體開關。
另外，半導體層3中的形成NPN晶體管111的區(qū)域和雜質區(qū)101、109用作NPN晶體管111的集電區(qū)。在集電極106和發(fā)射極107之間施加電壓使得集電極106一側為高電位，在基極108上施加正的柵電位。其結果，在集電區(qū)和發(fā)射區(qū)105之間施加電壓使得該集電區(qū)一側為高電位，在基區(qū)103上施加正的基極電位。如果這樣，則如圖23中的箭頭AR所示，電子從發(fā)射區(qū)105向其正下方方向移動，通過基區(qū)103移動到該基區(qū)103的正下方，然后向雜質區(qū)101行進并到達雜質區(qū)101，到達集電極106。由此，在由雜質區(qū)101、半導體層3和雜質區(qū)109構成的集電區(qū)和發(fā)射區(qū)105之間流過電流，NPN晶體管111用作半導體開關。在本實施方式4中，由于至少在發(fā)射區(qū)105和基區(qū)103的正下方設置雜質濃度比半導體層3高的雜質區(qū)109，可以降低雜質區(qū)101和發(fā)射區(qū)105之間流過的電子通過的路徑的電阻。由此，可以實現(xiàn)具有低電阻的集電區(qū)的NPN晶體管111，可以增大該NPN晶體管111的輸出電流。
另外，半導體層3中的形成PNP晶體管211的區(qū)域和雜質區(qū)201、用作PNP晶體管211的基區(qū)。在發(fā)射極207和集電極208之間施加電壓使得發(fā)射極207一側為高電位，在基極206上施加負的基極電位。其結果，在發(fā)射區(qū)203和集電區(qū)204之間施加電壓，使得該發(fā)射區(qū)203一側為高電位，在由雜質區(qū)201和半導體層3構成的基區(qū)上施加負的基極電位。由此，在發(fā)射區(qū)203和集電區(qū)204之間流過電流，PNP晶體管211用作半導體開關。
本實施方式4中，MOS晶體管20的漏區(qū)6的電位、NPN晶體管111的發(fā)射區(qū)105的電位和PNP晶體管211的集電區(qū)204的電位設定成相同的值。而且，為了使器件特性穩(wěn)定，把SOI襯底4的內面的電位即半導體襯底1的電位設定成與漏區(qū)6、發(fā)射區(qū)105和集電區(qū)204的電位相同的值。因此，如上述那樣，雖然由于場板效應，耗盡層向源區(qū)5或源區(qū)5和漏區(qū)6之間的半導體層3延伸，但由于雜質濃度比半導體層3高的雜質區(qū)9的存在，該耗盡層難以延伸。因此，可以抑制MOS晶體管20的源區(qū)5和漏區(qū)6之間的擊穿的發(fā)生，可以提高它們之間的耐壓。另外，在PNP晶體管211中也是，雖然耗盡層向發(fā)射區(qū)203延伸，但由于在本實施方式4中，至少在發(fā)射區(qū)203的正下方設定了雜質濃度比半導體層3高的雜質區(qū)209，所以抑制了該耗盡層的延伸。因此，可以抑制發(fā)射區(qū)203和集電區(qū)204之間的擊穿的發(fā)生，可以提高它們之間的耐壓。
另外，像本實施方式4那樣，使雜質區(qū)209與雜質區(qū)201連接是優(yōu)選的。此時，雜質區(qū)204的電位與在基極206上施加的基極電位大致相等。由于通常，在PNP晶體管211為截止狀態(tài)時，基極電位和在發(fā)射極207上施加的發(fā)射極電位設定成相同的值，所以在PNP晶體管211為截止狀態(tài)時雜質區(qū)209的電位和發(fā)射區(qū)203的電位大致相等。其結果，可以進一步抑制由場板效應導致的耗盡層的延伸。
下面，說明圖23所示的半導體器件的制造方法。圖24～33是以工序順序展示根據(jù)本實施方式4的半導體器件的制造方法的剖面圖。首先，與上述的實施方式2同樣地形成SOI襯底4。然后，如圖24所示，在半導體層3上形成具有預定的開口圖形的光刻膠500。然后用光刻膠500作為掩模，向半導體層3的上表面內離子注入磷等的n型的雜質200。此時，例如，注入能量設定為數(shù)MeV左右，注入量設定為5.0×1012個離子/cm2左右。由此，n型的雜質區(qū)9、109、209同時以不從半導體層3露出的方式埋入到其內部而形成。然后除去光刻膠500。另外，雜質區(qū)9、109、209在后面的熱處理工序中被擴散。
然后如圖25所示，在半導體層3上形成具有預定的開口圖形的光刻膠510。然后用光刻膠510作為掩模，向露出的半導體層3的上表面內離子注入硼等的p型的雜質210。此時，例如，注入能量設定為100keV左右，注入量設定為3.0×1012個離子/cm2左右。由此，在半導體層3的上表面內有選擇地形成補償區(qū)6a。然后除去光刻膠510。另外，補償區(qū)6a在后面的熱處理工序中被擴散。
然后，如圖26所示，使半導體層3的上表面有選擇地熱氧化，在半導體層3的上表面上形成場氧化膜10。此時的熱氧化中，補償區(qū)6a和雜質區(qū)9、109、209被擴散。然后，如圖27所示，在半導體層3內形成把以下區(qū)域電氣分離的元件分離絕緣膜300形成MOS晶體管20的區(qū)域、形成NPN晶體管111的區(qū)域和形成PNP晶體管211的區(qū)域。
然后，如圖28所示，在半導體層3上形成具有預定的開口圖形的光刻膠520。然后用該光刻膠520作為掩模，向露出的半導體層3的上表面內離子注入磷等的n型的雜質200。此時，例如，注入能量設定為600keV左右，注入量設定為5.0×1012個離子/cm2左右。由此，在半導體層3的上表面內形成雜質區(qū)12、101、201。然后除去光刻膠520。
然后，如圖29所示，在半導體層3上形成具有預定的開口圖形的光刻膠530。然后用光刻膠530作為掩模，向露出的半導體層3的上表面內離子注入硼等的p型的雜質210。此時，例如，注入能量設定為300keV左右，注入量設定為2.0×1012個離子/cm2左右。由此，在半導體層3的上表面內形成源區(qū)5、漏區(qū)6的雜質區(qū)6b、基區(qū)103和集電區(qū)204。然后除去光刻膠530，例如在800℃下進行30分鐘左右的熱處理，使源區(qū)5、雜質區(qū)6b、基區(qū)103和集電區(qū)204擴散。
然后，如圖30所示，在場氧化膜10中的位于源區(qū)5和漏區(qū)6之間的半導體層3上的區(qū)域上有選擇地形成MOS晶體管20的柵電極11。然后，如圖31所示，在半導體層3上形成具有預定的開口圖形的光刻膠540。然后用該光刻膠540和場氧化膜10作為掩模，向半導體層3的上表面內離子注入磷等的n型的雜質200。此時，例如，注入能量設定為50keV左右，注入量設定為2.0×1015個離子/cm2左右。由此，在雜質區(qū)12、101、201的上表面內分別形成雜質區(qū)13、102、202，在基區(qū)103的上表面內形成發(fā)射區(qū)105。然后除去光刻膠540。例如在800℃下進行30分鐘左右的熱處理，使雜質區(qū)13、102、202和發(fā)射區(qū)105擴散。
然后，如圖32所示，在半導體層3上形成具有預定的開口圖形的光刻膠550。然后用該光刻膠550和場氧化膜10作為掩模，向半導體層3的上表面內離子注入硼等的p型的雜質210。此時，例如，注入能量設定為50keV左右，注入量設定為1.0×1014個離子/cm2左右。由此，在漏區(qū)6的雜質區(qū)6b的上表面內形成雜質區(qū)8，在源區(qū)5的上表面內形成雜質區(qū)7，在基區(qū)103的上表面內形成雜質區(qū)104，在半導體層3的上表面內形成發(fā)射區(qū)203，在集電區(qū)204的上表面內形成雜質區(qū)205。然后除去光刻膠550，例如在800℃下進行30分鐘左右的熱處理，使雜質區(qū)7、8、104、205和發(fā)射區(qū)203擴散。
然后，在整個表面上形成層間絕緣膜30，在該層間絕緣膜30上形成具有預定的開口圖形的未圖示的光刻膠。然后用該光刻膠作掩模蝕刻層間絕緣膜30，除去用作掩模的光刻膠。由此，如圖33所示，在層間絕緣膜30內，貫通它形成分別到達雜質區(qū)8、102、104、202、205和發(fā)射區(qū)105、203的多個接觸孔430，同時形成到達雜質區(qū)7、13這兩者的接觸孔430。然后在整個表面上形成充填多個接觸孔430的每一個的金屬膜，蝕刻該金屬膜。由此，形成源電極25、漏電極26、集電極106和208、發(fā)射極107和207、以及基極108和206，完成圖23所示的結構。
另外，也可以為了降低電極和雜質區(qū)之間的接觸電阻，使雜質區(qū)7、8、13、102、104、202、205和發(fā)射區(qū)105、203的上表面成為硅化物，在該上表面上形成鈷硅化物等的硅化物。
如上所述，在本實施方式4的半導體器件的制造方法中，由于同時形成雜質區(qū)9和雜質區(qū)109，無須增加工序數(shù)就可以形成耐壓高且閾值電壓低的MOS晶體管20和具有低電阻的集電區(qū)的NPN晶體管111。
另外，在本實施方式4中，由于同時形成雜質區(qū)9和雜質區(qū)209，無須增加工序數(shù)就可以形成耐壓高且閾值電壓低的MOS晶體管20和發(fā)射極和集電極間的耐壓高的PNP晶體管211。
另外，在本實施方式4中，與實施方式2同樣地，通過向半導體層3的比較深的位置注入n型的雜質200，在該半導體層3內形成不從半導體層3的上表面露出的雜質區(qū)9、109、209，但是，也可以象實施方式1那樣，通過在部分地形成半導體層3后，在該半導體層3的上表面附近形成雜質區(qū)9、109、209，然后用外延生長等形成半導體層3的殘余部分，而不從半導體層3的上表面露出地在該半導體層3內形成雜質區(qū)9、109、209。
(實施方式5)圖34是展示根據(jù)本發(fā)明的實施方式5的半導體器件的結構的剖面圖。根據(jù)本實施方式5的半導體器件的結構與上述圖23所示的形成MOS晶體管20的區(qū)域的結構大致相同，與圖23中的該結構的不同之處僅在于取代p+型的雜質區(qū)8而具有n+型的雜質區(qū)這一點。
如圖34所示，根據(jù)本實施方式5的半導體器件具有上述的SOI襯底4和在該SOI襯底4上形成的p溝道型的絕緣柵型雙極晶體管(以下稱為“IGBT”)420。
IGBT 420在SOI襯底4的半導體層3上形成，具有p型的發(fā)射區(qū)405、雜質區(qū)406和n+型的集電區(qū)408。發(fā)射區(qū)405和雜質區(qū)406在半導體層3的上表面內互相分離地形成。雜質區(qū)406由p型的雜質區(qū)406b和p-型的補償區(qū)406a構成。雜質區(qū)406b與發(fā)射區(qū)405相分離地形成，補償區(qū)406a形成為從雜質區(qū)406b的發(fā)射區(qū)405側的端部向發(fā)射區(qū)405一側延伸。集電區(qū)408在雜質區(qū)406b的上表面內形成。因此，集電區(qū)408和雜質區(qū)406相接觸。
在發(fā)射區(qū)405的上表面內形成p+型的雜質區(qū)407。在半導體層3的上表面內與發(fā)射區(qū)405鄰接地形成n型的雜質區(qū)412。在雜質區(qū)412的上表面內形成n+型的雜質區(qū)413。
在半導體層3的上表面上，避開集電區(qū)408和雜質區(qū)407、413的上表面，形成上述的場氧化膜10，其中的補償區(qū)406a和發(fā)射區(qū)405之間的半導體層3上形成的部分用作IGBT 420的柵絕緣膜。然后，在用作柵絕緣膜的場氧化膜10上，從俯視圖上看，形成IGBT 420的柵電極11，使其覆蓋發(fā)射區(qū)405的雜質區(qū)406側的端部和補償區(qū)406a的發(fā)射區(qū)405側的端部。柵電極411為例如摻雜的多晶硅膜和鎢硅化物膜的層疊膜。
在半導體層3的上表面上，覆蓋場氧化膜10以及柵電極411而形成有上述的層間絕緣膜30。在層間絕緣膜30內，形成有到達集電區(qū)408的集電極426、到達雜質區(qū)407、413兩者的發(fā)射極425。發(fā)射極425以及集電極426分別貫通層間絕緣膜30，也設置在該層間絕緣膜30的上表面上。
根據(jù)本實施方式5的半導體器件，與根據(jù)本實施方式1的半導體器件同樣地，還具有在半導體層3內形成的雜質濃度比該半導體層3高的n型的雜質區(qū)409。
雜質區(qū)409在發(fā)射區(qū)405的正下方與該發(fā)射區(qū)405接觸且在其底部的全部區(qū)域上形成。而且，雜質區(qū)409延伸到發(fā)射區(qū)405和雜質區(qū)406之間的半導體層3的正下方，存在于在發(fā)射區(qū)405和雜質區(qū)406之間形成的IGBT 420的溝道區(qū)的正下方。因此，在雜質區(qū)409的全部區(qū)域上，雜質濃度的峰值的位置409a存在于發(fā)射區(qū)405的最下端405a的下方。
在具有以上的結構的根據(jù)本實施方式5的半導體器件中，通過在發(fā)射極425和集電極426之間施加預定的電壓，在發(fā)射區(qū)405和集電區(qū)408之間施加電壓使得發(fā)射區(qū)405一側為高電位，在柵電極411上施加負的柵電位。而且，為了使器件特性穩(wěn)定，把SOI襯底4的內面的電位即半導體襯底1的電位設定為與集電區(qū)408的電位相同的值。由此，發(fā)射區(qū)405用作源，雜質區(qū)406用作漏，在發(fā)射區(qū)405和雜質區(qū)406之間的半導體層3上形成溝道層，IGBT 420成為接通狀態(tài)，其結果，在發(fā)射區(qū)405和集電區(qū)408之間流過電流，IGBT 420用作半導體開關。
如以上所述，根據(jù)本實施方式5的半導體器件中，雜質濃度比半導體層3高的雜質區(qū)409，在發(fā)射區(qū)405的正下方在該發(fā)射區(qū)405的底部的全部區(qū)域上形成，且在發(fā)射區(qū)405和雜質區(qū)406之間的半導體層3的正下方形成。由此，即使在為了實現(xiàn)器件特性的穩(wěn)定化而把集電區(qū)408的電位和SOI襯底4的內面電位設定為相同時，耗盡層也難以延伸到發(fā)射區(qū)405且也難以延伸到發(fā)射區(qū)405和雜質區(qū)406之間的半導體層3。因此，可以抑制用作源的發(fā)射區(qū)405和用作漏的雜質區(qū)406之間的擊穿的發(fā)生，提高它們之間的耐壓。
而且，在本實施方式5中，由于在發(fā)射區(qū)405和雜質區(qū)406之間的半導體層3的上表面的正下方，雜質區(qū)409的濃度峰值位置409a設定在發(fā)射區(qū)405的最下端405a的下方，可以抑制IGBT 420的形成溝道層的區(qū)域中的n型的雜質濃度的上升。因此，可以抑制IGBT 420的閾值電壓的上升。
另外，在本實施方式5中，雖然雜質區(qū)409形成為與發(fā)射區(qū)405的底部接觸，但優(yōu)選地，如圖35所示，與發(fā)射區(qū)405分離地在其最下端405a的下方形成雜質區(qū)409。此時，由于可以進一步抑制發(fā)射區(qū)405和雜質區(qū)406之間的n型的雜質濃度的上升，所以可以更加抑制IGBT420的閾值電壓的上升。
另外，在本實施方式5中，雖然在雜質區(qū)406的正下方也存在雜質區(qū)409，但優(yōu)選為，如圖36所示，雜質區(qū)409不在雜質區(qū)406正下方。此時，可以充分確保雜質區(qū)409和雜質區(qū)406的距離，可靠地抑制雜質區(qū)409和雜質區(qū)406之間的耐壓降低。因此，可以可靠地抑制IGBT 420的耐壓降低。
另外，在根據(jù)上述實施方式3的驅動電路350中，也可以取代使用根據(jù)實施方式1的半導體器件而使用根據(jù)本實施方式5的半導體器件。例如，驅動電路350具有多個如圖34所示的結構，在該多個結構中取代p溝道型的MOS晶體管301～303而分別使用多個p溝道型的IGBT 420也是可以的。由此，在對顯示屏輸出驅動電壓DV的輸出級310中，使用IGBT 420作為高電壓側的晶體管。
這樣，通過作為輸出級310的高電壓側的晶體管，使用柵耐壓高且閾值電壓低的IGBT 420，可以在該高電壓側的晶體管上賦予高的柵電壓，且可以使該晶體管的輸出電流增大。因此，即使像實施方式3那樣，在從輸出級310的前級的電路輸出高電壓VH的柵電壓時，也可以直接向高電壓側的晶體管的柵端子賦予該柵電壓，使該驅動電路350的電路結構簡單化，且可以提高高電壓側的晶體管的工作速度。另外，在驅動電路350中，取代n溝道型的MOS晶體管304～306而分別使用n溝道型的IGBT也是可以的。
另外，在根據(jù)上述的實施方式4的半導體器件中，也可以取代形成MOS晶體管20的區(qū)域的結構而使用根據(jù)本實施方式5的半導體器件，實現(xiàn)具有IGBT 420、NPN晶體管111和PNP晶體管211的半導體器件。這樣的半導體器件可以用與根據(jù)實施方式4的半導體器件的制造方法大致同樣的制造方法制作。以下，參照圖37～43說明該半導體器件的制造方法。
首先，與實施方式4同樣地形成SOI襯底4。然后，如圖37所示，與實施方式4中的形成雜質區(qū)9、109、209時的制造方法同樣地，向半導體層3的上表面內離子注入n型的雜質200，以不從半導體層3露出的方式埋入到該半導體層3內部的同時形成雜質區(qū)109、209、409。然后除去光刻膠500。
然后，與實施方式4中的形成補償區(qū)6a時的制造方法同樣地，向半導體層3的上表面內離子注入p型的雜質，在半導體層3的上表面內形成補償區(qū)406a。然后，與實施方式4的制造方法同樣地，形成場氧化膜10。形成場氧化膜10時的熱氧化中，如圖38所示，補償區(qū)406a和雜質區(qū)109、209、409被擴散。然后，在半導體層3內形成把以下區(qū)域電氣分離的元件分離絕緣膜300形成IGBT 420的區(qū)域、形成NPN晶體管111的區(qū)域和形成PNP晶體管211的區(qū)域。
然后，與實施方式4中的形成雜質區(qū)12、101、201時的制造方法同樣地，向半導體層3的上表面內離子注入n型的雜質，在半導體層3的上表面內形成雜質區(qū)101、201、412。然后，與實施方式4中的形成源區(qū)5、雜質區(qū)6b、基區(qū)103和集電區(qū)204時的制造方法同樣地，向半導體層3的上表面內離子注入p型的雜質，在半導體層3的上表面內形成發(fā)射區(qū)405、雜質區(qū)406b、基區(qū)103和集電區(qū)204。然后，與柵電極11同樣地形成柵電極411，得到圖39所示的結構。
然后，如圖40所示，在半導體層3上形成具有預定的開口圖形的光刻膠640。然后用該光刻膠640和場氧化膜10作為掩模，用實施方式4中的形成雜質區(qū)13、102、202以及發(fā)射區(qū)105時的離子注入條件，向半導體層3的上表面內離子注入磷等的n型的雜質200。由此，在雜質區(qū)101、201、412的上表面內分別形成雜質區(qū)102、202、413，在雜質區(qū)6b的上表面內形成集電區(qū)408，在基區(qū)103的上表面內形成發(fā)射區(qū)105。然后除去光刻膠640。例如在800℃下進行30分鐘左右的熱處理，使雜質區(qū)102、202、413、集電區(qū)408和發(fā)射區(qū)105擴散。
然后，如圖41所示，在半導體層3上形成具有預定的開口圖形的光刻膠650。然后用該光刻膠650和場氧化膜10作為掩模，用實施方式4中的形成雜質區(qū)7、8、104、205和發(fā)射區(qū)203時的離子注入條件，向半導體層3的上表面內離子注入硼等的p型的雜質210。由此，在發(fā)射區(qū)405的上表面內形成雜質區(qū)407，在基區(qū)103的上表面內形成雜質區(qū)104，在半導體層3的上表面內形成發(fā)射區(qū)203，在集電區(qū)204的上表面內形成雜質區(qū)205。然后除去光刻膠650，例如在800℃下進行30分鐘左右的熱處理，使雜質區(qū)104、205、407和發(fā)射區(qū)203擴散。
然后，形成層間絕緣膜30，在該層間絕緣膜30內形成集電極106、208和426、發(fā)射極107、207和425、以及基極108和206。
在以上的制造方法中，通過在半導體層3內從其上表面導入n型的雜質，以不從半導體層3露出的方式埋入其內部而形成雜質區(qū)409。由此，與形成實施方式1中的雜質區(qū)9時同樣地，與在半導體層3的上表面內暫時形成雜質區(qū)409，接著在該半導體層3上再次形成半導體層3，在半導體層3內埋入雜質區(qū)409的場合相比，還可以使制造方法簡單化，降低工藝成本。
另外，像上述制造方法那樣，通過同時形成雜質區(qū)409和雜質區(qū)109，無須增加工序數(shù)就可以形成耐壓高且閾值電壓低的IGBT 420和具有低電阻的集電區(qū)的NPN晶體管111。
另外，通過同時形成雜質區(qū)409和雜質區(qū)209，無須增加工序數(shù)就可以形成耐壓高且閾值電壓低的IGBT 420和發(fā)射極和集電極間的耐壓高的PNP晶體管211。
權利要求
1.一種半導體器件，包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的MOS晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的雜質區(qū)；上述MOS晶體管具有在上述半導體層的上表面內互相分離地形成的p型的源區(qū)和漏區(qū)；上述雜質區(qū)，至少在上述源區(qū)的正下方在上述源區(qū)的底部的全部區(qū)域上形成，且在上述源區(qū)和上述漏區(qū)之間的上述半導體層的正下方形成；在上述源區(qū)和上述漏區(qū)之間的上述半導體層的上表面的正下方，上述雜質區(qū)中的雜質濃度的峰值的位置設定在上述源區(qū)的最下端的下方。
2.如權利要求1所述的半導體器件，其特征在于上述雜質區(qū)與上述源區(qū)分離且位于上述最下端的下方。
3.如權利要求1或2所述的半導體器件，其特征在于上述雜質區(qū)不位于上述漏區(qū)的正下方。
4.一種驅動電路，具有由在第1電壓和比該第1電壓低的第2電壓之間推拉連接的兩個晶體管構成的輸出級，從該輸出級輸出驅動電壓到顯示屏，其特征在于具有半導體器件，該半導體器件包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的MOS晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的雜質區(qū)；上述半導體器件中的上述MOS晶體管具有在上述半導體層的上表面內互相分離地形成的p型的源區(qū)和漏區(qū)；上述雜質區(qū)，至少在上述源區(qū)的正下方在上述源區(qū)的底部的全部區(qū)域上形成，且在上述源區(qū)和上述漏區(qū)之間的上述半導體層的正下方形成；在上述源區(qū)和上述漏區(qū)之間的上述半導體層的上表面的正下方，上述雜質區(qū)中的雜質濃度的峰值的位置設定在上述源區(qū)的最下端的下方，上述輸出級中的上述第1電壓側的上述晶體管使用上述半導體器件中的上述MOS晶體管。
5.一種半導體器件的制造方法，該半導體器件包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的MOS晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的雜質區(qū)；上述MOS晶體管具有在上述半導體層的上表面內互相分離地形成的p型的源區(qū)和漏區(qū)；上述雜質區(qū)，至少在上述源區(qū)的正下方在上述源區(qū)的底部的全部區(qū)域上形成，且在上述源區(qū)和上述漏區(qū)之間的上述半導體層的正下方形成；在上述源區(qū)和上述漏區(qū)之間的上述半導體層的上表面的正下方，上述雜質區(qū)中的雜質濃度的峰值的位置設定在上述源區(qū)的最下端的下方，上述制造方法包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；以及(b)在上述半導體層上形成上述MOS晶體管和上述雜質區(qū)的工序，且上述工序(b)包括(b-1)通過在上述半導體層內從其上表面導入n型的雜質，使上述雜質區(qū)以不從上述半導體層露出的方式埋入其內部而形成的工序；和(b-2)在上述半導體層的上表面內形成上述MOS晶體管的上述漏區(qū)和上述源區(qū)的工序。
6.一種半導體器件的制造方法，該半導體器件包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的MOS晶體管；在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第1雜質區(qū)；在上述半導體層上形成的NPN晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第2雜質區(qū)；上述MOS晶體管具有在上述半導體層的上表面內互相分離地形成的p型的源區(qū)和漏區(qū)；上述第1雜質區(qū)，至少在上述源區(qū)的正下方在上述源區(qū)的底部的全部區(qū)域上形成，且在上述源區(qū)和上述漏區(qū)之間的上述半導體層的正下方形成；在上述源區(qū)和上述漏區(qū)之間的上述半導體層的上表面的正下方，上述第1雜質區(qū)中的雜質濃度的峰值的位置設定在上述源區(qū)的最下端的下方，上述NPN晶體管包括在上述半導體層的上表面內形成的p型的基區(qū)；在上述基區(qū)的上表面內形成的n型的發(fā)射區(qū)；和在上述半導體層的上表面內與上述基區(qū)分離地形成的、與集電極電連接的n型的第3雜質區(qū)，且上述第2雜質區(qū)至少設置在上述發(fā)射區(qū)和上述基區(qū)的正下方，上述制造方法包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；(b)同時形成上述第1雜質區(qū)和上述第2雜質區(qū)的工序；以及(c)形成上述MOS晶體管的上述漏區(qū)和上述源區(qū)、上述NPN晶體管的上述基區(qū)、上述發(fā)射區(qū)和上述第3雜質區(qū)的工序。
7.一種半導體器件的制造方法，該半導體器件包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的MOS晶體管；在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第1雜質區(qū)；在上述半導體層上形成的PNP晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第2雜質區(qū)；上述MOS晶體管具有在上述半導體層的上表面內互相分離地形成的p型的源區(qū)和漏區(qū)；上述第1雜質區(qū)，至少在上述源區(qū)的正下方在上述源區(qū)的底部的全部區(qū)域上形成，且在上述源區(qū)和上述漏區(qū)之間的上述半導體層的正下方形成；在上述源區(qū)和上述漏區(qū)之間的上述半導體層的上表面的正下方，上述第1雜質區(qū)中的雜質濃度的峰值的位置設定在上述源區(qū)的最下端的下方，上述PNP晶體管包括在上述半導體層的上表面內形成的、與基極電連接的n型的第3雜質區(qū)；在上述半導體層的上表面內形成的p型的集電區(qū)、和在上述第3雜質區(qū)和上述集電區(qū)之間的上述半導體層的上表面內形成的p型的發(fā)射區(qū)，且上述第2雜質區(qū)至少設置在上述發(fā)射區(qū)的正下方，上述制造方法包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；(b)同時形成上述第1雜質區(qū)和上述第2雜質區(qū)的工序；以及(c)形成上述MOS晶體管的上述漏區(qū)和上述源區(qū)、上述PNP晶體管的上述第3雜質區(qū)、上述集電區(qū)和上述發(fā)射區(qū)的工序。
8.一種半導體器件，包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的絕緣柵型雙極晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第1雜質區(qū)；上述絕緣柵型雙極晶體管具有在上述半導體層的上表面內互相分離地形成的p型的發(fā)射區(qū)和p型的第2雜質區(qū)、以及與上述第2雜質區(qū)接觸地在上述半導體層內形成的n型的集電區(qū)；上述第1雜質區(qū)，至少在上述發(fā)射區(qū)的正下方在上述發(fā)射區(qū)的底部的全部區(qū)域上形成，且在上述發(fā)射區(qū)和上述第2雜質區(qū)之間的上述半導體層的正下方形成；在上述發(fā)射區(qū)和上述第2雜質區(qū)之間的上述半導體層的上表面的正下方，上述第1雜質區(qū)中的雜質濃度的峰值的位置設定在上述發(fā)射區(qū)的最下端的下方。
9.如權利要求8所述的半導體器件，其特征在于上述第1雜質區(qū)與上述發(fā)射區(qū)分離且位于上述最下端的下方。
10.如權利要求8或9所述的半導體器件，其特征在于上述第1雜質區(qū)不位于上述第2雜質區(qū)的正下方。
11.一種驅動電路，具有由在第1電壓和比該第1電壓低的第2電壓之間推拉連接的兩個晶體管構成的輸出級，從該輸出級輸出驅動電壓到顯示屏，其特征在于具有半導體器件，該半導體器件包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的絕緣柵型雙極晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第1雜質區(qū)；上述絕緣柵型雙極晶體管具有在上述半導體層的上表面內互相分離地形成的p型的發(fā)射區(qū)和p型的第2雜質區(qū)、以及與上述第2雜質區(qū)接觸地在上述半導體層內形成的n型的集電區(qū)；上述第1雜質區(qū)，至少在上述發(fā)射區(qū)的正下方在上述發(fā)射區(qū)的底部的全部區(qū)域上形成，且在上述發(fā)射區(qū)和上述第2雜質區(qū)之間的上述半導體層的正下方形成；在上述發(fā)射區(qū)和上述第2雜質區(qū)之間的上述半導體層的上表面的正下方，上述第1雜質區(qū)中的雜質濃度的峰值的位置設定在上述發(fā)射區(qū)的最下端的下方，上述輸出級中的上述第1電壓側的上述晶體管使用上述半導體器件中的上述絕緣柵型雙極晶體管。
12.一種半導體器件的制造方法，該半導體器件包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的絕緣柵型雙極晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第1雜質區(qū)；上述絕緣柵型雙極晶體管具有在上述半導體層的上表面內互相分離地形成的p型的發(fā)射區(qū)和p型的第2雜質區(qū)、以及與上述第2雜質區(qū)接觸地在上述半導體層內形成的n型的集電區(qū)；上述第1雜質區(qū)，至少在上述發(fā)射區(qū)的正下方在上述發(fā)射區(qū)的底部的全部區(qū)域上形成，且在上述發(fā)射區(qū)和上述第2雜質區(qū)之間的上述半導體層的正下方形成；在上述發(fā)射區(qū)和上述第2雜質區(qū)之間的上述半導體層的上表面的正下方，上述第1雜質區(qū)中的雜質濃度的峰值的位置設定在上述發(fā)射區(qū)的最下端的下方，上述制造方法包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；以及(b)在上述半導體層上形成上述絕緣柵型雙極晶體管和上述第1雜質區(qū)的工序，且上述工序(b)包括(b-1)通過在上述半導體層內從其上表面導入n型的雜質，使上述第1雜質區(qū)以不從上述半導體層露出的方式埋入其內部而形成的工序；和(b-2)在上述半導體層的上表面內形成上述絕緣柵型雙極晶體管的上述發(fā)射區(qū)、上述集電區(qū)和上述第2雜質區(qū)的工序。
13.一種半導體器件的制造方法，該半導體器件包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的絕緣柵型雙極晶體管；在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第1雜質區(qū)；在上述半導體層上形成的NPN晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第2雜質區(qū)；上述絕緣柵型雙極晶體管具有在上述半導體層的上表面內互相分離地形成的p型的發(fā)射區(qū)和p型的第3雜質區(qū)、以及與上述第3雜質區(qū)接觸地在上述半導體層內形成的n型的集電區(qū)；上述第1雜質區(qū)，至少在上述發(fā)射區(qū)的正下方在上述發(fā)射區(qū)的底部的全部區(qū)域上形成，且在上述發(fā)射區(qū)和上述第3雜質區(qū)之間的上述半導體層的正下方形成；在上述發(fā)射區(qū)和上述第3雜質區(qū)之間的上述半導體層的上表面的正下方，上述第1雜質區(qū)中的雜質濃度的峰值的位置設定在上述發(fā)射區(qū)的最下端的下方，上述NPN晶體管包括在上述半導體層的上表面內形成的p型的基區(qū)；在上述基區(qū)的上表面內形成的n型的發(fā)射區(qū)；和在上述半導體層的上表面內與上述基區(qū)分離地形成的、與集電極電連接的n型的第4雜質區(qū)，且上述第2雜質區(qū)至少設置在上述NPN晶體管的上述發(fā)射區(qū)和上述基區(qū)的正下方，上述制造方法包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的S0I襯底的工序；(b)同時形成上述第1雜質區(qū)和上述第2雜質區(qū)的工序；以及(c)形成上述絕緣柵型雙極晶體管的上述發(fā)射區(qū)、上述集電區(qū)和上述第3雜質區(qū)、上述NPN晶體管的上述基區(qū)、上述發(fā)射區(qū)和上述第4雜質區(qū)的工序。
14.一種半導體器件的制造方法，該半導體器件包括半導體襯底；在上述半導體襯底上形成的絕緣膜；在上述絕緣膜上形成的n型的半導體層；在上述半導體層上形成的p溝道型的絕緣柵型雙極晶體管；在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第1雜質區(qū)；在上述半導體層上形成的PNP晶體管；以及在上述半導體層內形成的、雜質濃度比上述半導體層高的n型的第2雜質區(qū)；上述絕緣柵型雙極晶體管具有在上述半導體層的上表面內互相分離地形成的p型的發(fā)射區(qū)和p型的第3雜質區(qū)、以及與上述第3雜質區(qū)接觸地在上述半導體層內形成的n型的集電區(qū)；上述第1雜質區(qū)，至少在上述發(fā)射區(qū)的正下方在上述發(fā)射區(qū)的底部的全部區(qū)域上形成，且在上述發(fā)射區(qū)和上述第3雜質區(qū)之間的上述半導體層的正下方形成；在上述發(fā)射區(qū)和上述第3雜質區(qū)之間的上述半導體層的上表面的正下方，上述第1雜質區(qū)中的雜質濃度的峰值的位置設定在上述發(fā)射區(qū)的最下端的下方，上述PNP晶體管包括在上述半導體層的上表面內形成的、與基極電連接的n型的第4雜質區(qū)；在上述半導體層的上表面內形成的p型的集電區(qū)、和在上述第4雜質區(qū)和上述p型的集電區(qū)之間的上述半導體層的上表面內形成的p型的發(fā)射區(qū)，且上述第2雜質區(qū)至少設置在上述PNP晶體管的上述發(fā)射區(qū)的正下方，上述制造方法包括(a)準備由上述半導體襯底、上述絕緣膜和上述半導體層構成的SOI襯底的工序；(b)同時形成上述第1雜質區(qū)和上述第2雜質區(qū)的工序；以及(c)形成上述絕緣柵型雙極晶體管的上述發(fā)射區(qū)、上述集電區(qū)和上述第3雜質區(qū)、上述PNP晶體管的上述第4雜質區(qū)、上述p型的集電區(qū)和上述發(fā)射區(qū)的工序。
全文摘要
提供一種半導體器件、驅動電路以及半導體器件的制造方法，可以抑制晶體管的閾值電壓的上升且提高其耐壓。其中，在SOI襯底(4)中的n－型的半導體層(3)上形成p溝道型的MOS晶體管(20)的源區(qū)(5)和漏區(qū)(6)。在半導體層(3)內形成n型的雜質區(qū)(9)。雜質區(qū)(9)在源區(qū)(5)的正下方在其底部的全部區(qū)域上形成，且在源區(qū)(5)和漏區(qū)(6)之間的半導體層(3)的正下方形成。在源區(qū)(5)和漏區(qū)(6)之間的半導體層(3)的上表面的正下方，雜質區(qū)(9)中的雜質濃度的峰值的位置(9a)設定在源區(qū)(5)的最下端(5a)的下方。
文檔編號H01L21/336GK1822395SQ200610009028
公開日2006年8月23日 申請日期2006年2月16日 優(yōu)先權日2005年2月16日
發(fā)明者新田哲也, 山下泰典, 柳振一郎, 山本文壽 申請人:株式會社瑞薩科技