專(zhuān)利名稱(chēng)：記憶體陣列及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件的制造方法，特別是涉及一種記憶體陣列及其制造方法。
背景技術(shù)：
隨著元件尺寸的縮小及整合密度的增加，反應(yīng)性離子蝕刻(reactiveion etching；RIE)已成為半導(dǎo)體結(jié)構(gòu)的非等向性蝕刻中的關(guān)鍵制程。反應(yīng)性離子蝕刻或離子增強(qiáng)式蝕刻的作用是藉由結(jié)合物理及化學(xué)機(jī)制，來(lái)達(dá)到蝕刻的選擇性及非等向性。在某些應(yīng)用上，舉例來(lái)說(shuō)，蝕刻高深寬比(aspectratio)的結(jié)構(gòu)，如介層窗(via)時(shí)，高密度電漿(high density plasma；HDP)已漸漸被用于蝕刻高深寬比的結(jié)構(gòu)上，例如深寬比約大于3∶1的結(jié)構(gòu)。
在形成半導(dǎo)體元件的過(guò)程中，通常需要導(dǎo)電層通過(guò)內(nèi)金屬介電層(inter-metal dielectric layer；IMD)中具有高深寬比的孔洞作為內(nèi)連線(xiàn)。當(dāng)孔洞延伸穿過(guò)一絕緣層到一主動(dòng)元件區(qū)域時(shí)，此孔洞通常被稱(chēng)為接觸孔洞(contact holes)；或當(dāng)此孔洞延伸穿過(guò)介于兩個(gè)導(dǎo)電層間的一絕緣層時(shí)，則稱(chēng)為介層窗。當(dāng)在此接觸孔洞或介層窗中填充導(dǎo)電材料時(shí)，此時(shí)孔洞的形狀對(duì)于表現(xiàn)出特定的電性特征特別具有重要性。一般來(lái)說(shuō)，一個(gè)高深寬比的孔洞，其高度與寬度的比值大于3，這類(lèi)孔洞一般是藉由一反應(yīng)性離子蝕刻制程而形成。反應(yīng)性離子蝕刻制程為一復(fù)雜的化學(xué)制程，經(jīng)由離子轟擊(ion bombardment)的協(xié)助而在某一個(gè)方向上產(chǎn)生相對(duì)于其他方向而言較高的蝕刻速率，也就是習(xí)知的非等向性蝕刻(anisotropic etching)。此蝕刻制程的相對(duì)非等向性或選擇性將決定一個(gè)蝕刻孔洞的蝕刻輪廓，及隨之產(chǎn)生的深寬比。由于半導(dǎo)體結(jié)構(gòu)不可避免的將朝向更小尺寸發(fā)展，成功蝕刻出高深寬比的孔洞也變的更加困難。
在多層半導(dǎo)體元件中，一個(gè)普遍現(xiàn)象是電漿蝕刻制程中的電荷蓄積。例如，因介電質(zhì)絕緣層的缺陷所造成的局部電荷蓄積，會(huì)使得電荷與介電質(zhì)絕緣層表面結(jié)合。隨著介電質(zhì)絕緣層的介電常數(shù)下降，其增加的電性絕緣特征也促進(jìn)了多層元件的絕緣部分的局部電荷集結(jié)。此電荷集結(jié)可持續(xù)一段很長(zhǎng)時(shí)間，一般至少持續(xù)數(shù)小時(shí)。
介電質(zhì)絕緣層的局部電荷蓄積所造成的一個(gè)有害的影響為電弧(arcing)。電漿的電弧或電子釋出(electrical discharge)造成半導(dǎo)體晶圓上的局部帶電荷區(qū)域漸漸增加，已成為反應(yīng)性離子蝕刻制程中的關(guān)鍵性問(wèn)題。電弧的損害一般發(fā)生于靠近金屬線(xiàn)處，電弧被認(rèn)為是在介電質(zhì)層造成一局部帶電荷區(qū)域的途徑。此問(wèn)題的重要性是因?yàn)橛呻娀‘a(chǎn)生的損害一般都很?chē)?yán)重，且損害的范圍可達(dá)到下方區(qū)域及周?chē)膮^(qū)域，如此將不利于下一個(gè)制程的進(jìn)行。電弧損害所造成的結(jié)果，將使得晶圓在良率及可靠度上付出相當(dāng)大的代價(jià)。
在一個(gè)會(huì)產(chǎn)生電漿電弧的半導(dǎo)體區(qū)域中，制造可程式化可堆疊記憶體陣列將會(huì)是個(gè)問(wèn)題。圖1是繪示一傳統(tǒng)的中型可堆疊場(chǎng)可程式化電子可抹除可程式唯讀記憶體(stackable field programmable EPROM)，其至少包含復(fù)數(shù)個(gè)垂直的正-本-負(fù)(Positive-Intrinsic-Negative；p-i-n)多晶硅反熔絲二極管。在記憶體晶胞的第一層中，復(fù)數(shù)個(gè)傳統(tǒng)記憶體晶胞二極管108具有一薄二氧化硅或氮化物反熔絲層(antifuse layer)(未顯示于圖上)。此記憶體晶胞二極管108連結(jié)復(fù)數(shù)個(gè)位元線(xiàn)(bitline)111，此位元線(xiàn)111是位于氮化鈦?zhàn)枵蠈?09及一適當(dāng)?shù)南路綄?02之間。此記憶體晶胞二極管的相對(duì)端則連結(jié)到一鎢字元線(xiàn)(tungsten wordline)117，有另一氮化鈦?zhàn)枵蠈?18介于其間。傳統(tǒng)的堆疊可程式化電子可抹除且可程式唯讀記憶體更包括一介電層120位于鎢字元線(xiàn)117上、一第一導(dǎo)電體114及一第二導(dǎo)電體127。復(fù)數(shù)個(gè)第二記憶體晶胞二極管121位于介電層120上，其具有另一氮化鈦?zhàn)枵蠈?22及位元線(xiàn)123，基本結(jié)構(gòu)與第一記憶體晶胞相同。
在形成前述的電子可抹除且可程式唯讀記憶體結(jié)構(gòu)后，一典型的制程順序尚包含沉積一氮化鈦?zhàn)枵蠈?33，在氮化鈦?zhàn)枵蠈?33沉積完成后，可接著進(jìn)行一深介層窗蝕刻。
請(qǐng)參閱圖2所示，是繪示以電漿蝕刻形成的一介層窗134，其向下蝕刻到下方層102中的一導(dǎo)電體105適當(dāng)處。如圖2所示，介層窗134的電漿蝕刻同時(shí)讓氮化鈦層136及鎢字元線(xiàn)117暴露于電漿中。此一階段在傳統(tǒng)制程中，氮化鈦層136及鎢字元線(xiàn)117為浮動(dòng)導(dǎo)電體。因此，在利用電漿形成介層窗314時(shí)，氮化鈦層136與鎢字元線(xiàn)117之間可能會(huì)發(fā)生一電荷不平衡現(xiàn)象，而導(dǎo)致這幾層實(shí)質(zhì)上成為一帶電荷的電容器，如前所述，此會(huì)產(chǎn)生電弧。請(qǐng)參閱圖2所示，電弧可能發(fā)生于氮化鈦層136及一暴露的字元線(xiàn)的角緣139之間，因而對(duì)周?chē)慕Y(jié)構(gòu)產(chǎn)生損害。
由此可見(jiàn)，上述現(xiàn)有的半導(dǎo)體元件制程在制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決現(xiàn)有的半導(dǎo)體制程存在的問(wèn)題，相關(guān)廠商莫不費(fèi)盡心思來(lái)謀求解決之道，但長(zhǎng)久以來(lái)一直未見(jiàn)適用的設(shè)計(jì)被發(fā)展完成，而一般制造方法又沒(méi)有適切的方法能夠解決上述問(wèn)題，此顯然是相關(guān)業(yè)者急欲解決的問(wèn)題。因此如何能創(chuàng)設(shè)一種可避免電漿制程中介電層產(chǎn)生電漿電弧的方法，便成了當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。
有鑒于上述現(xiàn)有的半導(dǎo)體元件制程存在的缺陷，本發(fā)明人基于從事此類(lèi)產(chǎn)品設(shè)計(jì)制造多年豐富的實(shí)務(wù)經(jīng)驗(yàn)及專(zhuān)業(yè)知識(shí)，并配合學(xué)理的運(yùn)用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種改進(jìn)的半導(dǎo)體元件制程，能夠改進(jìn)一般現(xiàn)有的半導(dǎo)體元件制程，使其更具有實(shí)用性。經(jīng)過(guò)不斷的研究、設(shè)計(jì)，并經(jīng)反復(fù)試作及改進(jìn)后，終于創(chuàng)設(shè)出確具實(shí)用價(jià)值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于，克服現(xiàn)有的半導(dǎo)體元件制程存在的缺陷，而提供一種改良的半導(dǎo)體結(jié)構(gòu)及其制造方法，所要解決的技術(shù)問(wèn)題是使其避免在反應(yīng)性離子蝕刻制程中產(chǎn)生電漿電弧，從而更加適于實(shí)用。
本發(fā)明的目的及解決其技術(shù)問(wèn)題是采用以下技術(shù)方案來(lái)實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種記憶體陣列元件，至少包括一平行導(dǎo)電線(xiàn)的第一圖案組，位于一下方層上；一第一阻障層，位于該平行導(dǎo)電線(xiàn)的第一圖案組上；一摻雜多晶硅層，位于該第一阻障層上；一反熔絲層(antifuse)，位于該摻雜多晶硅層上；一第二阻障層，位于該反熔絲層上；一圖案化堆疊層(columnarstack)，一端接觸該平行導(dǎo)電線(xiàn)的第一圖案組，該圖案化堆疊層至少包括該第二阻障層、該反熔絲層、該摻雜多晶硅層及該第一阻障層；以及一介電層位于該圖案化堆疊層間的一凹處，其中該凹處穿過(guò)該介電層與該下方層。
本發(fā)明的目的及解決其技術(shù)問(wèn)題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
前述的記憶體陣列元件，其中所述的下方層至少包括一記憶體晶胞層。
前述的記憶體陣列元件，其中所述的下方層至少包括一基板及一讀/寫(xiě)電晶體。
前述的記憶體陣列元件，其中所述的平行導(dǎo)電線(xiàn)的第一圖案組至少包含鎢。
前述的記憶體陣列元件，其中所述的反熔絲層至少包含氧化硅。
前述的記憶體陣列元件，其更包括一內(nèi)層導(dǎo)電體于該凹處中；一平坦結(jié)構(gòu)，其中該平坦結(jié)構(gòu)至少包括平坦的一內(nèi)層導(dǎo)電體、平坦的一第一介電層及平坦的一圖案化堆疊層；一第三阻障層位于該平坦結(jié)構(gòu)之上；以及一平行導(dǎo)電線(xiàn)的第二圖案組位于該第三阻障層之上，該平行導(dǎo)電線(xiàn)的第二圖案組實(shí)質(zhì)上對(duì)準(zhǔn)于該圖案化堆疊層，且垂直于該平行導(dǎo)電線(xiàn)的第一圖案組。
前述的記憶體陣列元件，其中所述的第一阻障層、該第二阻障層、該第三阻障層分別至少包含一材料是選自于由氮化鈦(TiN)、硅化鈦(TiSix)、硅化鈷(CoSix)及其組合所組成的族群。
本發(fā)明的目的及解決其技術(shù)問(wèn)題還采用以下技術(shù)方案來(lái)實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種制造記憶體陣列的方法，該方法至少包括形成一平行導(dǎo)電線(xiàn)的第一圖案組于一基板上；形成復(fù)數(shù)個(gè)半導(dǎo)體柱于該平行導(dǎo)電線(xiàn)的第一圖案組上并自該處開(kāi)始延伸，其中一半導(dǎo)體柱至少包括一第一阻障層、一反熔絲層、一二極管及一第二阻障層，其中一電流通過(guò)該二極管，該位于該反熔絲層上的一崩潰區(qū)；沉積一介電層于該復(fù)數(shù)個(gè)半導(dǎo)體柱之間；以及在形成該復(fù)數(shù)個(gè)半導(dǎo)體柱及沉積該介電層后，以電漿蝕刻穿過(guò)該介電層及一下方層產(chǎn)生一深介層窗。
本發(fā)明的目的及解決其技術(shù)問(wèn)題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
前述的制造記憶體陣列的方法，其中所述的基板至少包括一記憶體晶胞層及介于該記憶體晶胞層與該平行導(dǎo)電線(xiàn)的第一圖案組之間的一介電層。
前述的制造記憶體陣列的方法，其中所述的基板至少包括一硅層及一讀/寫(xiě)電晶體。
前述的制造記憶體陣列的方法，其中形成該復(fù)數(shù)個(gè)半導(dǎo)體柱于該平行導(dǎo)電線(xiàn)的第一圖案組上，更包括對(duì)準(zhǔn)該半導(dǎo)體柱及一導(dǎo)電線(xiàn)。
前述的制造記憶體陣列的方法，其中對(duì)準(zhǔn)該半導(dǎo)體柱和該導(dǎo)電線(xiàn)至少包括圖案化及蝕刻該半導(dǎo)體柱。
前述的制造記憶體陣列的方法，其中所述的平行導(dǎo)電線(xiàn)的第一圖案組至少包含鎢。
前述的制造記憶體陣列的方法，其中所述的第一阻障層及該第二阻障層至少包含氮化鈦(TiN)。
前述的制造記憶體陣列的方法，其中所述的反熔絲層至少包含氧化硅。
為了達(dá)到上述目的，本發(fā)明提供了一種記憶體陣列，此記憶體陣列至少包括一平行導(dǎo)電線(xiàn)的第一圖案組位于一下方層上，此下方層可至少包括一記憶體晶胞層、一基板或一讀/寫(xiě)電晶體。依照本發(fā)明一較佳實(shí)施例，更包括一第一阻障層，位于此平行導(dǎo)電線(xiàn)的第一圖案組之上，及一摻雜多晶硅層，位于此第一阻障層之上，此平行導(dǎo)電線(xiàn)的第一圖案組可至少包含鎢。依照本發(fā)明一較佳實(shí)施例，更包括一反熔絲層位于摻雜多晶硅層上，及一第二阻障層位于此反熔絲層之上。依照本發(fā)明一較佳實(shí)施例，更包括一圖案化圓柱堆疊層，一端與平行導(dǎo)電線(xiàn)的第一圖案組接觸，此圖案化圓柱堆疊層至少包括第二阻障層、反熔絲層、摻雜多晶硅層、第一阻障層及一介電層位于圖案化圓柱堆疊層的凹處，其中此凹處穿過(guò)介電層與下方層。
依照本發(fā)明一較佳實(shí)施例，此記憶體陣列更可包含于深介層窗中的一內(nèi)層導(dǎo)電體及一平坦結(jié)構(gòu)，其中此平坦結(jié)構(gòu)至少包括平坦的內(nèi)層導(dǎo)電體、平坦的一第一介電層及平坦的一圖案化圓柱堆疊層。依照本發(fā)明一實(shí)施例，更包含于此平坦化結(jié)構(gòu)上形成一第三阻障層、于第三阻障層上形成一平行導(dǎo)電線(xiàn)的第二圖案組，平行導(dǎo)電線(xiàn)的第二圖案組實(shí)質(zhì)上對(duì)準(zhǔn)于圖案化圓柱堆疊層，且實(shí)質(zhì)垂直于平行導(dǎo)電線(xiàn)的第一圖案組。此第一、第二及第三阻障層可分別包含氮化鈦(TiN)、硅化鈦(TiSix)、硅化鈷(CoSix)或其所組成的族群，反熔絲層可至少包含氧化硅。
另外，為了達(dá)到上述目的，本發(fā)明另提供了一種制造記憶體陣列的方法。此方法至少包括于一基板上形成一平行導(dǎo)電線(xiàn)的第一圖案組，且于此平行導(dǎo)電線(xiàn)的第一圖案組上形成一復(fù)數(shù)個(gè)半導(dǎo)體柱并由此處開(kāi)始延伸，一半導(dǎo)體柱至少包括一第一阻障層、一反熔絲層、一二極管及一第二阻障層。依照本發(fā)明一較佳實(shí)施例，一電流通過(guò)位于反熔絲層的一崩潰區(qū)上的二極管。本發(fā)明一實(shí)施例更包括于復(fù)數(shù)個(gè)半導(dǎo)體柱之間沉積一介電層，在形成復(fù)數(shù)個(gè)半導(dǎo)體柱及沉積一介電層后，以電漿蝕刻產(chǎn)生穿過(guò)介電層及下方層的一深介層窗。
根據(jù)本發(fā)明所提供的制造方法的較佳實(shí)施例，基板至少包括一記憶體晶胞層，并于此記憶體晶胞層與平行導(dǎo)電線(xiàn)的第一圖案組之間形成一介電質(zhì)層，此基板可包括一硅層及一讀/寫(xiě)電晶體。本發(fā)明一較佳實(shí)施例中，于平行導(dǎo)電線(xiàn)的第一圖案組上形成復(fù)數(shù)個(gè)半導(dǎo)體柱，更包括將半導(dǎo)體柱與導(dǎo)電線(xiàn)對(duì)準(zhǔn)，較佳地，實(shí)質(zhì)對(duì)準(zhǔn)半導(dǎo)體柱以及半導(dǎo)體線(xiàn)，包括將此半導(dǎo)體柱圖案化及蝕刻。本發(fā)明的其他實(shí)施例提供另一制造記憶體陣列的方法。一實(shí)施例中至少包括形成一平行導(dǎo)電線(xiàn)的第一圖案組于一下方層之上、于此平行導(dǎo)電線(xiàn)的第一圖案組上形成一第一阻障層及于此第一阻障層上形成一摻雜多晶硅層。一較佳實(shí)施例可至少包括于此摻雜多晶硅上形成一反熔絲層、于此反熔絲層上形成一第二阻障層及形成一圖案化圓柱堆疊層，其一端與平行導(dǎo)電線(xiàn)的第一圖案組接觸。此圖案化圓柱堆疊層至少包括第二阻障層、反熔絲層、摻雜多晶硅層及第一阻障層。一實(shí)施例更可包括于圖案化圓柱堆疊層間的一凹處沉積一介電層，在形成復(fù)數(shù)個(gè)半導(dǎo)體柱及沉積此介電層后，以電漿蝕刻產(chǎn)生一深介層窗，穿過(guò)介電層及下方層。
于另一實(shí)施例中，更包括以一內(nèi)層導(dǎo)電體填充此深介層窗，將此內(nèi)層導(dǎo)電體平坦化以形成一平坦結(jié)構(gòu)、一第一介電層、一圖案化圓柱堆疊層及于此平坦結(jié)構(gòu)上形成一第三阻障層。一實(shí)施例更包括于第三阻障層上形成一平行導(dǎo)電線(xiàn)的第二圖案組，此平行導(dǎo)電線(xiàn)的第二圖案組實(shí)質(zhì)上對(duì)準(zhǔn)于圖案化圓柱堆疊層，且與平行導(dǎo)電線(xiàn)的第一圖案組成垂直。
經(jīng)由上述可知，本發(fā)明一種預(yù)防于深介層窗電漿蝕刻時(shí)產(chǎn)生電弧的方法，至少包含于基板上的一平行導(dǎo)電線(xiàn)上形成一第一圖案組，及在此平行導(dǎo)電線(xiàn)的第一圖案組上形成復(fù)數(shù)個(gè)半導(dǎo)體柱并從此延伸，其中一半導(dǎo)體柱至少包含一第一阻障層、一反熔絲層、一二極管及一第二阻障層，其中一電流可通過(guò)位于反熔絲層崩潰區(qū)上的一二極管。此方法更包含沉積一介電層于復(fù)數(shù)個(gè)半導(dǎo)體柱之間，并在形成復(fù)數(shù)個(gè)半導(dǎo)體柱與介電層沉積步驟后，以電漿蝕刻產(chǎn)生一深介層窗，穿過(guò)此介電層及下方層。一實(shí)施例中包含一記憶體陣列元件。
借由上述技術(shù)方案，本發(fā)明解決電弧問(wèn)題的方法至少具有下列優(yōu)點(diǎn)
能夠避免在反應(yīng)性離子蝕刻制程中產(chǎn)生電漿電弧，同時(shí)可避免此電弧對(duì)周?chē)慕Y(jié)構(gòu)產(chǎn)生損害。
綜上所述，本發(fā)明新穎的記憶體陣列及其制造方法，能夠避免在反應(yīng)性離子蝕刻制程中產(chǎn)生電漿電弧。本發(fā)明具有上述諸多優(yōu)點(diǎn)及實(shí)用價(jià)值，其不論在方法上或功能上皆有較大改進(jìn)，在技術(shù)上有較大進(jìn)步，并產(chǎn)生了好用及實(shí)用的效果，且較現(xiàn)有的半導(dǎo)體元件制程具有增進(jìn)的多項(xiàng)功效，從而更加適于實(shí)用，并具有產(chǎn)業(yè)的廣泛利用價(jià)值，誠(chéng)為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。
上述說(shuō)明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說(shuō)明書(shū)的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說(shuō)明如下。


圖1及圖2是依照傳統(tǒng)制程的一種中型半導(dǎo)體元件截面圖。
圖3是繪示依照本發(fā)明一較佳實(shí)施例的一種可避免電漿電弧的半導(dǎo)體元件截面圖。
圖4是繪示依照本發(fā)明另一較佳實(shí)施例的一種于制程初期階段的中型半導(dǎo)體元件截面圖。
圖5是繪示圖4所示的一具阻障層、反熔絲層及多晶硅二極管層的元件截面圖。
圖6是繪示依照本發(fā)明的一較佳實(shí)施例中，更進(jìn)一步說(shuō)明圖案化及蝕刻圖5所示元件的截面圖。
圖7是繪示依照本發(fā)明的一較佳實(shí)施例中，更進(jìn)一步在圖6所示元件上形成深介層窗的截面圖。
圖8是繪示依照本發(fā)明的一較佳實(shí)施例對(duì)圖7的元件進(jìn)行更進(jìn)一步制程的截面圖。
102下方層108記憶體晶胞二極管111位元線(xiàn)117鎢字元線(xiàn)120介電層122氮化鈦?zhàn)枵蠈?27第二導(dǎo)電體134介層窗136氮化鈦層 141介電層203位元線(xiàn)209介電層213沉積硅層 221厚氮化鈦?zhàn)枵蠈?37內(nèi)層導(dǎo)電體320介電層105導(dǎo)電體109氮化鈦?zhàn)枵蠈?
114第一導(dǎo)電體 118氮化鈦?zhàn)枵蠈?21記憶體晶胞二極管 123位元線(xiàn)133氮化鈦?zhàn)枵蠈? 135氮化鈦?zhàn)枵蠈?39角緣 201氮化鈦?zhàn)枵蠈?06導(dǎo)電內(nèi)連線(xiàn) 211氮化鈦?zhàn)枵蠈?17反熔絲層 233深介層窗317導(dǎo)電層具體實(shí)施方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的記憶體陣列及其制造方法其具體實(shí)施方式
、方法、步驟、特征及其功效，詳細(xì)說(shuō)明如后。
根據(jù)本發(fā)明的實(shí)施例，提供一于反應(yīng)性離子蝕刻過(guò)程中，避免或降低電弧放電的制程方法。雖然下文以一例示解釋多層半導(dǎo)體元件的特定層，然本發(fā)明的制程方法可在反應(yīng)性離子蝕刻制程中，對(duì)降低任何含有介電層的元件的電荷不平衡現(xiàn)象均有所助益。例如，這類(lèi)元件可包括一單次程式化(onetime program；OTP)元件或一唯讀記憶體(read only memory；ROM)元件。實(shí)施例中，本發(fā)明的制程方法對(duì)后續(xù)的電漿制程特別有幫助。
在非等向性蝕刻接觸窗或介層窗孔洞(開(kāi)口)的電漿蝕刻制程步驟中，一般以含有氟化碳或氫氟化碳及氮的電漿為佳，藉以選擇性蝕刻包含在一多層半導(dǎo)體元件中的不同材料層。例如，當(dāng)一上方的圖案化光阻層的尺寸已縮到最小時(shí)，一般需要在蝕刻穿過(guò)內(nèi)金屬介電層(inter-metaldielectric；IMD)形成接觸窗或介層窗孔洞之前，先進(jìn)行選擇性蝕刻一由金屬氮化層或碳化硅層所形成的一蝕刻終止層(etching stop layer)。例如，以含有氟化碳或氫氟化碳的電漿，如四氟化碳(CF4)或三氟甲烷(CHF3)可應(yīng)用于蝕刻穿透蝕刻終止層，及更富含碳的氫氟化碳，如六氟化四碳(C4F6)可應(yīng)用于蝕刻穿透蝕刻終止層及內(nèi)金屬介電層。當(dāng)蝕刻的上方硬罩幕(hardmask)或蝕刻終止層尺寸縮到最小時(shí)，富含碳的氫氟化碳電漿提供了選擇性蝕刻一可穿透氧化層，例如一內(nèi)金屬介電層，高深寬比接觸窗及介層窗孔洞工具。其他常見(jiàn)制造半導(dǎo)體的電漿蝕刻制程為電漿輔助化學(xué)氣相沉積(plasma assisted chemical vapor deposition；PECVD)輔助技術(shù)，包含電漿輔助化學(xué)氣相沉積及高密度電漿化學(xué)氣相沉積(high densityplasma-CVD；HDP-CVD)。特別是高密度電漿制程，如電子回旋共振(electroncyclotron resonance；ECR)制程及包含感應(yīng)耦合式電漿(induced couplingplasma；ICP)制程，已被應(yīng)用于產(chǎn)生高品質(zhì)低介電常數(shù)(例如小于3.0)的碳摻雜氧化硅。一搬來(lái)說(shuō)，與電漿輔助化學(xué)氣相沉積相較，高密度電漿化學(xué)氣相沉積可提供一高密度低能量離子，因此可形成于較低沉積溫度下的較高品質(zhì)薄膜，且由于良好的開(kāi)口填充能力，使用高密度電漿化學(xué)氣相沉積形成內(nèi)金屬介電質(zhì)絕緣氧化層特別理想。
根據(jù)本發(fā)明的一較佳實(shí)施例，是描述制造一堆疊記憶體晶胞陣列的方法，特別是包含可抹除且可程式唯讀記憶體多晶硅二極管反熔絲的一記憶體晶胞陣列。根據(jù)本發(fā)明的較佳實(shí)施例，利用電漿蝕刻，于每隔一個(gè)記憶體晶胞層之間形成一介層窗。
根據(jù)本發(fā)明的一實(shí)施例，避免電弧問(wèn)題的被描述于圖2中，形成深介層窗的電漿蝕刻操作前，利用微影制程圖案化及蝕刻形成如圖1所示的結(jié)構(gòu)，此實(shí)施例描述于圖3中。利用一傳統(tǒng)的圖案化及蝕刻制程于圖1所示的結(jié)構(gòu)，可形成如圖3所示的結(jié)構(gòu)。本發(fā)明的實(shí)施例中，利用一蝕刻制程向下蝕刻到一傳統(tǒng)的內(nèi)二極管介電層141(inter-diode dielectric)。如圖3所示，在電漿制程中，圖案化的氮化鈦?zhàn)枵蠈?35不再形成會(huì)累積電荷的一層或一薄板。然而此制程并不常被使用，因?yàn)楹茈y將一微影光罩對(duì)準(zhǔn)于記憶體晶胞二極管121上。
一實(shí)施例中，下方層102可至少包括一基板，如一記憶體晶胞層及一介電層。另一實(shí)施例中，此基板至少包括一硅層及一讀/寫(xiě)電晶體。
為了避免電漿電弧及對(duì)準(zhǔn)的問(wèn)題，本發(fā)明一實(shí)施例的結(jié)構(gòu)是從圖4所示的結(jié)構(gòu)開(kāi)始建構(gòu)，傳統(tǒng)上形成反熔絲可抹除且可程式唯讀記憶體二極管的方法細(xì)節(jié)描述于S.B.Herner等人的“Vertical p-i-n Polysilicon DiodeWith Antifuse for Stackable Field-Programmable ROM”，IEEE ElectronDevice Letters，Vol.25，No.5，May 2004，可配合作為參考。圖4是繪示依照S.B.Herner等人所述的傳統(tǒng)制程所產(chǎn)生的一復(fù)數(shù)個(gè)具有反熔絲的記憶體晶胞二極管108。為了使圖示簡(jiǎn)潔，記憶體晶胞二極管108的細(xì)節(jié)部分，例如一反熔絲層或正-本-負(fù)二極管層并未繪于圖上。
一較佳實(shí)施例中，包含如圖4所示的開(kāi)始形成一傳統(tǒng)可抹除且可程式唯讀記憶體晶胞陣列結(jié)構(gòu)的一制造過(guò)程的中間階段，利用如電漿增強(qiáng)式化學(xué)氣相沉積或高密度電漿化學(xué)氣相沉積二氧化硅，于圖4的結(jié)構(gòu)上覆蓋一適當(dāng)?shù)慕殡妼?20。
一實(shí)施例中，形成此介電質(zhì)絕緣層的材料可以為任何含有氧化硅的材料，例如二氧化硅、碳摻雜氧化層(C-oxide)、有基硅酸鹽玻璃(organo-silicate glass；OSG)、無(wú)摻雜硅玻璃(undoped silicateglass；USG)及氟化硅玻璃(fluorinated silicate glass；FSG)。另一實(shí)施例中，此介電質(zhì)絕緣層為利用一電漿輔助式化學(xué)氣相沉積制程所產(chǎn)生的一碳摻雜氧化層，例如以一有機(jī)硅烷(organosilane)作為前驅(qū)物的電漿增強(qiáng)式化學(xué)氣相沉積或高密度電漿化學(xué)氣相沉積。有機(jī)硅烷前驅(qū)物包含硅-氧官能基群(Si-O group)及硅-芳香族官能基群(Si-Rx)，其芳香族官能基(R)為一烷基或環(huán)烷基，x代表其官能基的數(shù)目。例如，芳香族官能基(R)為一甲基(CH3)官能基群。例如，前驅(qū)物包含四甲基硅烷(tetra-methyl-silane；4MS)、三甲基硅烷(tri-methyl-silane；3MS)及其他可適用化學(xué)氣相沉積制程的有機(jī)硅烷前驅(qū)物。
請(qǐng)參閱圖5所示，是繪示圖4的元件經(jīng)下一步制程后的結(jié)構(gòu)。于一介電層120上形成一厚度大約200埃的氮化鈦?zhàn)枵蠈?，其上有一厚度大約1500埃的鎢層，此氮化鈦層及鎢層同時(shí)被圖案化及蝕刻，因而沿著一導(dǎo)電內(nèi)連線(xiàn)206形成復(fù)數(shù)個(gè)各自具有一氮化鈦?zhàn)枵蠈?01的鎢線(xiàn)路的位元線(xiàn)203。經(jīng)過(guò)圖案化及蝕刻之后，這些開(kāi)口便排列于介電層209上，隨后于其上形成厚度約200埃的另一氮化鈦?zhàn)枵蠈?11。接著于此氮化鈦?zhàn)枵蠈?11之上形成一沉積硅層213，其厚度大約4300埃(包含200埃的N型摻雜加無(wú)摻雜的4100埃)，可依照傳統(tǒng)制程經(jīng)適當(dāng)?shù)呐R場(chǎng)摻雜(dope in-situ)，形成一正一本-負(fù)摻雜二極管。之后形成一厚度大約20埃的二氧化硅反熔絲層217，在其上形成一大約400埃的厚氮化鈦?zhàn)枵蠈?21，便完成如圖5所示的中間結(jié)構(gòu)。
根據(jù)本發(fā)明的實(shí)施例，此厚氮化鈦?zhàn)枵蠈?21的厚度較氮化鈦?zhàn)枵蠈?11、氮化鈦?zhàn)枵蠈?01、氮化鈦?zhàn)枵蠈?18及氮化鈦?zhàn)枵蠈?09為厚，因?yàn)楹竦佔(zhàn)枵蠈?21除了為一阻障層的外，尚可作為一蝕刻終止層。
根據(jù)本發(fā)明的較佳實(shí)施例，為了準(zhǔn)備形成一深介層窗，需對(duì)如圖5所示的結(jié)構(gòu)進(jìn)行圖案化及蝕刻，其產(chǎn)生的結(jié)構(gòu)繪示于圖6。經(jīng)過(guò)圖案化及蝕刻之后，形成一復(fù)數(shù)個(gè)記憶體晶胞二極管，至少包含位于厚氮化鈦?zhàn)枵蠈?21上的反熔絲層217。如圖6所示，于一介電層141及厚氮化鈦?zhàn)枵蠈?21進(jìn)行一平坦化制程，以產(chǎn)生如圖6所繪的結(jié)構(gòu)。
請(qǐng)參閱圖7所示，是繪示圖6的結(jié)構(gòu)經(jīng)過(guò)電漿蝕刻后形成的深介層窗233。于完成一傳統(tǒng)的微影圖案化制程后，利用一反應(yīng)性離子蝕刻制程來(lái)非等向性蝕刻出開(kāi)口，以形成深介層窗，為了使圖示簡(jiǎn)潔，反熔絲層217并未繪于圖7上。于下文中，請(qǐng)參閱圖7所示的本發(fā)明較佳實(shí)施例與圖2所示的傳統(tǒng)結(jié)構(gòu)，可更清楚本發(fā)明的優(yōu)點(diǎn)所在。
請(qǐng)參閱圖2所示，氮化鈦?zhàn)枵蠈?33構(gòu)成一電容器的上蓋，會(huì)造成電漿制程中的電荷蓄積，如前所述，此會(huì)造成電子釋出及元件的損壞。然而，依照?qǐng)D7所示的本發(fā)明較佳實(shí)施例，厚氮化鈦?zhàn)枵蠈?21并未形成此電容器的上蓋，因而有助于避免在電漿制程中的電子釋出。
接下來(lái)的制程完成第二記憶體陣列層。首先，如圖8所示，填充一內(nèi)層導(dǎo)電體237于此深介層窗233。繼續(xù)參閱圖8所示，于厚氮化鈦?zhàn)枵蠈?21及介電層141上形成一導(dǎo)電層317，一內(nèi)層記憶體陣列介電層320形成于導(dǎo)電層317上。雖然未繪于圖8，導(dǎo)電層317及介電層320可被圖案化，使導(dǎo)電層317形成一復(fù)數(shù)個(gè)平行字元線(xiàn)，并與位元線(xiàn)203垂直為更佳。
此外，可形成另一記憶體陣列層。首先，類(lèi)似于第一記憶體陣列層的一第三記憶體陣列層形成于第二記憶體陣列層之上，接著，依照較佳實(shí)施例的制造深介層窗蝕刻制程產(chǎn)生一如第二記憶體陣列層的第四記憶體陣列層，此第四記憶體陣列層是依照可形成避免電漿電弧的深介層窗的較佳實(shí)施例所形成。依此方法，一深介層窗可經(jīng)電漿蝕刻向下穿過(guò)第四及第三記憶體陣列層，到達(dá)第二記憶體陣列層。本發(fā)明的實(shí)施例包含可依需要于許多層上重復(fù)施行這些制程。
上述的實(shí)施例中，于每隔一個(gè)記憶體陣列層之間蝕刻一深介層窗。在其他實(shí)施例中，可依照需要選擇運(yùn)用此防電弧結(jié)構(gòu)于形成每一層、每一第三層或每一第四層時(shí)。另一堆疊記憶體晶胞可藉由重復(fù)上述的方法來(lái)加以形成。簡(jiǎn)言之，于任何需要蝕刻介層窗的記憶體層上，皆可依照本發(fā)明的較佳實(shí)施例形成此氮化鈦層。在其他例子中，可依照傳統(tǒng)方式形成所需的各層。
上述的實(shí)施例，可包含以一內(nèi)層導(dǎo)電體填充于深介層窗，并將內(nèi)層導(dǎo)電體、第一介電層及此圖案化圓柱堆疊層進(jìn)行平坦化。本發(fā)明的實(shí)施例可包含于此平坦化結(jié)構(gòu)上形成一第三阻障層，并于此第三阻障層上形成一平行導(dǎo)電線(xiàn)的第二圖案組，此平行導(dǎo)電線(xiàn)的第二圖案組實(shí)質(zhì)上對(duì)準(zhǔn)于圖案化圓柱堆疊層，并垂直于該平行導(dǎo)電線(xiàn)的第一圖案組。
于其他實(shí)施例中，包含利用實(shí)施例中提供的方法形成一記憶體陣列。此記憶體陣列至少包含位于一基板上的平行導(dǎo)電線(xiàn)的第一圖案組，此基板至少包含一記憶體晶胞層及一介電層，位于此記憶體晶胞層與平行導(dǎo)電線(xiàn)的第一圖案組之間。另一實(shí)施例中，此基板至少包含一硅層及一讀/寫(xiě)電晶體。一實(shí)施例中，此記憶體陣列更包含位于平行導(dǎo)電線(xiàn)的第一圖案組上的復(fù)數(shù)個(gè)半導(dǎo)體柱，半導(dǎo)體柱以包含一第一阻障層、一反熔絲層、一二極管及一第二阻障層為較佳，其中一電流通過(guò)位于反熔絲層上的一崩潰區(qū)的二極管，此反熔絲層以包含氧化硅為較佳。實(shí)施例中更包含一介電層位于復(fù)數(shù)個(gè)半導(dǎo)體柱之間、一深介層窗穿過(guò)此介電層及一下方層。此平行導(dǎo)電線(xiàn)的第一圖案組至少包含鎢，且此第一阻障層及第二阻障層至少包含氮化鈦。
本發(fā)明一實(shí)施例中，導(dǎo)電線(xiàn)可包含鎢、硅化鎢、銅或熔點(diǎn)大于700℃的一金屬。阻障層可包含氮化鈦、硅化鈦或鈷化鈦。
以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專(zhuān)業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容作出些許更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種記憶體陣列元件，其特征在于其至少包括一平行導(dǎo)電線(xiàn)的第一圖案組，位于一下方層上；一第一阻障層，位于該平行導(dǎo)電線(xiàn)的第一圖案組上；一摻雜多晶硅層，位于該第一阻障層上；一反熔絲層，位于該摻雜多晶硅層上；一第二阻障層，位于該反熔絲層上；一圖案化堆疊層，一端接觸該平行導(dǎo)電線(xiàn)的第一圖案組，該圖案化堆疊層至少包含該第二阻障層、該反熔絲層、該摻雜多晶硅層及該第一阻障層；以及一介電層位于該圖案化堆疊層間的一凹處，其中該凹處穿過(guò)該介電層與該下方層。
2.根據(jù)權(quán)利要求1所述的記憶體陣列元件，其特征在于其中所述的下方層至少包括一記憶體晶胞層。
3.根據(jù)權(quán)利要求1所述的記憶體陣列元件，其特征在于其中所述的下方層至少包括一基板及一讀/寫(xiě)電晶體。
4.根據(jù)權(quán)利要求1所述的記憶體陣列元件，其特征在于其中所述的平行導(dǎo)電線(xiàn)的第一圖案組至少包含鎢。
5.根據(jù)權(quán)利要求1所述的記憶體陣列元件，其特征在于其中所述的反熔絲層至少包含氧化硅。
6.根據(jù)權(quán)利要求1所述的記憶體陣列元件，其特征在于其更包括一內(nèi)層導(dǎo)電體于該凹處中；一平坦結(jié)構(gòu)，其中該平坦結(jié)構(gòu)至少包括平坦的一內(nèi)層導(dǎo)電體、平坦的一第一介電層及平坦的一圖案化堆疊層；一第三阻障層位于該平坦結(jié)構(gòu)之上；以及一平行導(dǎo)電線(xiàn)的第二圖案組位于該第三阻障層之上，該平行導(dǎo)電線(xiàn)的第二圖案組實(shí)質(zhì)上對(duì)準(zhǔn)于該圖案化堆疊層，且垂直于該平行導(dǎo)電線(xiàn)的第一圖案組。
7.根據(jù)權(quán)利要求6所述的記憶體陣列元件，其特征在于其中所述的第一阻障層、該第二阻障層、該第三阻障層分別至少包含一材料是選自于由氮化鈦(TiN)、硅化鈦(TiSix)、硅化鈷(CoSix)及其組合所組成的族群。
8.一種制造記憶體陣列的方法，其特征在于該方法至少包括以下步驟形成一平行導(dǎo)電線(xiàn)的第一圖案組于一基板上；形成復(fù)數(shù)個(gè)半導(dǎo)體柱于該平行導(dǎo)電線(xiàn)的第一圖案組上并自該處開(kāi)始延伸，其中一半導(dǎo)體柱至少包括一第一阻障層、一反熔絲層、一二極管及一第二阻障層，其中一電流通過(guò)該二極管，該位于該反熔絲層上的一崩潰區(qū)；沉積一介電層于該復(fù)數(shù)個(gè)半導(dǎo)體柱之間；以及在形成該復(fù)數(shù)個(gè)半導(dǎo)體柱及沉積該介電層后，以電漿蝕刻穿過(guò)該介電層及一下方層產(chǎn)生一深介層窗。
9.根據(jù)權(quán)利要求8所述制造記憶體陣列的方法，其特征在于其中所述的基板至少包括一記憶體晶胞層及介于該記憶體晶胞層與該平行導(dǎo)電線(xiàn)的第一圖案組之間的一介電層。
10.根據(jù)權(quán)利要求8所述制造記憶體陣列的方法，其特征在于其中所述的基板至少包括一硅層及一讀/寫(xiě)電晶體。
11.根據(jù)權(quán)利要求8所述制造記憶體陣列的方法，其特征在于其中形成所述的復(fù)數(shù)個(gè)半導(dǎo)體柱于該平行導(dǎo)電線(xiàn)的第一圖案組上，更包括對(duì)準(zhǔn)該半導(dǎo)體柱及一導(dǎo)電線(xiàn)。
12.根據(jù)權(quán)利要求11所述制造記憶體陣列的方法，其特征在于其中對(duì)準(zhǔn)所述的半導(dǎo)體柱和該導(dǎo)電線(xiàn)至少包括圖案化及蝕刻該半導(dǎo)體柱。
13.根據(jù)權(quán)利要求8所述制造記憶體陣列的方法，其特征在于其中所述的平行導(dǎo)電線(xiàn)的第一圖案組至少包含鎢。
14.根據(jù)權(quán)利要求8所述制造記憶體陣列的方法，其特征在于其中所述的第一阻障層及該第二阻障層至少包含氮化鈦(TiN)。
15.根據(jù)權(quán)利要求8所述制造記憶體陣列的方法，其特征在于其中所述的反熔絲層至少包含氧化硅。
全文摘要
一種記憶體陣列及其制造方法，可預(yù)防于深介層窗電漿蝕刻時(shí)產(chǎn)生電弧，至少包括于基板上的一平行導(dǎo)電線(xiàn)上形成一第一圖案組，及在此平行導(dǎo)電線(xiàn)的第一圖案組上形成復(fù)數(shù)個(gè)半導(dǎo)體柱并從此延伸，其中一半導(dǎo)體柱至少包括一第一阻障層、一反熔絲層、一二極管及一第二阻障層，其中一電流可通過(guò)位于反熔絲層崩潰區(qū)上的一二極管。此方法更包括沉積一介電層于復(fù)數(shù)個(gè)半導(dǎo)體柱之間，并在形成復(fù)數(shù)個(gè)半導(dǎo)體柱與介電層沉積步驟后，以電漿蝕刻產(chǎn)生一深介層窗，穿過(guò)此介電層及下方層。一實(shí)施例中包括一記憶體陣列元件，可在介電層非等向性蝕刻過(guò)程中降低電漿電弧，以避免對(duì)元件周?chē)慕Y(jié)構(gòu)產(chǎn)生損害。
文檔編號(hào)H01L21/768GK1858903SQ20061005814
公開(kāi)日2006年11月8日 申請(qǐng)日期2006年3月6日 優(yōu)先權(quán)日2005年5月6日
發(fā)明者郭秀蘭, 汪坤發(fā) 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司