專利名稱：Mos型半導體器件及其制造方法
相關申請的交叉參考本申請基于并要求2005年2月4日提交的在先日本專利申請No.2005-28963的優(yōu)先權，在此引用其全部內(nèi)容作為參考。
背景技術：
1.發(fā)明領域本發(fā)明涉及一種MOS型半導體器件，其中MOSFET形成在以類似薄壁的形式設置在絕緣膜上的半導體層上。更具體地，本發(fā)明涉及薄板型雙柵結構的場效應型晶體管(以下縮寫為Fin-MOSFET)，以及制造該晶體管的方法。
2.相關技術描述近年來，F(xiàn)in-MOSFETs已經(jīng)成為關注的焦點，在Fin-MOSFET中，將SOI晶片上的硅層垂直地加工成薄板并且在該硅層上形成MOSFET。(參見X.Huang等人的，IEEE ED vol.48，p880(2001))。
在元件由極薄的硅層制成的情況下，諸如在Fin-MOSFET中的情況，必須減小源-漏區(qū)的電阻。為了達到這個目的，提出了例如通過使源-漏區(qū)的一部分與金屬物質(zhì)反應形成硅化物的方法。這里，必要的是將硅和金屬硅化物之間的界面處產(chǎn)生的接觸電阻減小到一個充分的水平。
硅和金屬硅化物之間的界面處產(chǎn)生的接觸電阻是由它們之間形成的肖特基勢壘產(chǎn)生的。存在的特性是電子的肖特基勢壘φn和空穴的肖特基勢壘φp的總和總是等于帶隙Eg＝1.1eV(在Si的情況下)。因此，在CMOS電路制造中，當設計成減小一種極性的元件的接觸電阻時，增加了另一種極性的另一元件的肖特基勢壘。
在CMOS電路的情況下，如果增加了一種極性的元件的接觸電阻并且這個元件的操作減慢，不管另一極性的元件的操作保持得多高，整個電路的信號處理速度也會受限于該極性的較慢元件的操作。在這些情況下，通常除了選擇φn和φp基本上處于相同水平的材料作為硅化材料外沒有別的選擇。結果，對于兩種極性的MOSFET形成了基本上是Eg的一半的肖特基勢壘。
這里應該注意的是接觸電阻非常強烈地受肖特基勢壘大小的影響。例如在具有大約1020cm-3的雜質(zhì)濃度的高濃度擴散層中形成硅化物層的情況下，如果肖特基勢壘減小0.1eV，則接觸電阻幾乎減小一個數(shù)量級。由于這個原因，對于n和p兩種極性的MOSFET不可避免地產(chǎn)生的大約0.5eV的肖特基勢壘對于CMOS電路的接觸電阻的減小或者高速操作的實現(xiàn)都是一個很大的阻礙。
如上所述，對于常規(guī)的Fin-MOSFET來說減小形成源-漏區(qū)的半導體層和金屬-半導體合金層之間的接觸電阻是必要的。然而，在CMOS電路的制造中，當進行設計以減小一種極性的元件的接觸電阻時，增加了另一種極性的另一個元件的肖特基勢壘，導致接觸電阻增加。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供了一種MOS型半導體器件，包括在絕緣膜上形成的壁狀的單晶半導體層；絕緣地設置在半導體層的兩個側壁表面中的每一個上的柵電極；形成在半導體層上的源和漏區(qū)；形成在半導體層的側壁表面中的一個表面上的第一金屬-半導體化合物層，以在第一金屬-半導體化合物層和源和漏區(qū)中的每一個之間形成肖特基結；以及具有與第一金屬-半導體化合物層不同組成物、且形成在半導體層的另一側壁表面上的第二金屬-半導體化合物層，以在第二金屬-半導體化合物層和源和漏區(qū)中的每一個之間形成肖特基結。
根據(jù)本發(fā)明的另一個方面，提供了一種MOS型半導體器件，包括多個第一單晶半導體層，每個以壁狀形成在絕緣膜上，并且設置成以第一距離的間隔彼此平行；多個第二單晶半導體層，每個以壁狀形成在絕緣膜上，并且設置成以比第一距離長的第二距離的間隔彼此平行，且平行于第一單晶半導體層；絕緣地設置在第一和第二單晶半導體層中的每一個的兩個側壁表面中的每個表面上的柵電極；形成在第一和第二單晶半導體層中的每一個上的源和漏區(qū)；形成在第一單晶半導體層的每個側壁表面上的第一金屬-半導體化合物層，以在第一金屬-半導體化合物層和所述第一單晶半導體層中相應的一個第一單晶半導體層的源和漏區(qū)中的每一個之間形成肖特基結；以及具有與第一個金屬-半導體化合物層不同組成物，且形成在第二單晶半導體層的每個側壁表面上的第二金屬-半導體化合物層，以在第二金屬-半導體化合物層和所述第二單晶半導體層中相應的一個第二單晶半導體層的源和漏區(qū)之間形成肖特基結。
根據(jù)本發(fā)明的再一個方面，提供了一種MOS型半導體器件，包括以壁狀形成在絕緣膜上的第一單晶半導體層；以壁狀形成在絕緣膜上的第二單晶半導體層，且設置在與第一單晶半導體層的方向不同的方向上；絕緣地設置在第一和第二單晶半導體層中的每一個的兩個側壁表面中的每個表面上的柵電極；形成在第一單晶半導體層和第二單晶半導體層中的每一個上的源和漏區(qū)；形成在第一單晶半導體層的每個側壁表面上的第一金屬-半導體化合物層，以在第一金屬-半導體化合物層和形成在第一單晶半導體層上的源和漏區(qū)中的每一個之間形成肖特基結；以及具有與第一金屬-半導體化合物層不同組成物、且形成在第二單晶半導體層的每個側壁表面上的第二金屬-半導體化合物層，以在第二金屬-半導體化合物層和形成在第二單晶半導體層上的源和漏區(qū)中的每一個之間形成肖特基結。
附圖簡述

圖1示出了根據(jù)第一實施例的Fin-MOSFET的簡要結構的透視圖；圖2是示出圖1中所示的Fin-MOSFET的源-漏區(qū)的結構的剖面圖；圖3是示出圖1中所示的Fin-MOSFET的柵區(qū)的結構的剖面圖；圖4A到4F是設計成說明根據(jù)第一實施例的Fin-MOSFET的制造的處理步驟的剖面圖；圖5A到5P是設計成說明根據(jù)第二實施例的Fin-MOSFET的制造的處理步驟的剖面圖；圖6是示出了在圖5D中所示的結構的透視圖；圖7A到7I是設計成說明根據(jù)第三實施例的Fin-MOSFET的制造的處理步驟的剖面圖；圖8A到8F是設計成說明根據(jù)第四實施例的Fin-MOSFET的制造的處理步驟的剖面圖。
發(fā)明詳述為了避免常規(guī)技術的上述缺點，為n溝道MOSFET和p溝道MOSFET分別制備不同類型的硅化物材料是有利的。例如，如果n溝道MOSFET(其中電子移動)使用具有小的0.28eV的φn值的Er硅化物，且p溝道MOSFET(其中空穴移動)使用具有小的0.20eV的φp值的Pt硅化物則滿足。
使用這些材料，與僅使用一種類型的硅化物材料的情況的值相比，對于每種極性產(chǎn)生的接觸電阻減小了接近六個數(shù)量級。這是因為，與僅使用一種硅化物材料的情況中的總的肖特基勢壘相比，使用不同類型的硅化物材料的情況中總的肖特基勢壘減小了0.62eV(＝1.1eV-0.20eV-0.28eV)。
然而，實際上以簡單的方式分別地形成不同類型硅化物的n溝道MOSFET和p溝道MOSFET是非常困難的。當在n溝道MOSFET中形成硅化物(第一硅化物層)時，必須用抗熱絕緣材料覆蓋p溝道MOSFET。另一方面，當在p溝道MOSFET中形成硅化物(第二硅化物層)時，必須用抗熱絕緣材料覆蓋n溝道MOSFET。自然地，必須用光刻處理每個絕緣材料以便僅覆蓋目標元件區(qū)。
在形成第一硅化物層之后形成第二硅化物層時，必須選擇性地去除作為用于形成第一硅化物層的掩模的第一絕緣材料，同時保留第一硅化物層。另外，必須在不熱損壞第一硅化物層的這種低溫下形成用于形成第二硅化物層的第二絕緣材料，因此均勻且一致地保持膜的質(zhì)量是困難的。另外，在結構包括多個薄壁形狀的硅層的情況下，所述硅層在結構中建立上部和下部，諸如Fin-MOSFET的情況，需要極其嚴格的工藝控制以能夠通過光刻為不同極性的元件分離地形成不同類型的硅化物材料。從而，在同一襯底上分離地形成不同類型的硅化物層被迫需要大量的處理步驟。由此導致生產(chǎn)成本增加。
如上所述，為了控制由Fin-MOSFET結構帶來的短溝道效應并進一步通過利用溝道遷移率的增加而形成超高速MOSFET，分別在n溝道MOSFET和p溝道MOSFET的源漏區(qū)中分離地形成不同類型的硅化物材料是有效的。然而，在n溝道MOSFET和p溝道MOSFET中分離地形成不同類型的硅化物材料伴隨著使制造工藝極其復雜化的缺點。
這里應該注意到上述缺點并不僅限于使用硅作為單晶半導體層的情況，而是在使用鍺或其他的半導體材料替代硅的情況中也是如此。
下面提供的實施例的特征是可以分別在n溝道MOSFET和p溝道MOSFET的源-漏區(qū)中分離地形成不同材料的金屬-半導體化合物層，并且由此在通過Fin-MOSFET結構獲得遷移率增加的同時避免了制造成本的增加。
現(xiàn)在參考附圖描述本發(fā)明的實施例。
第一實施例圖1是示出根據(jù)本發(fā)明第一實施例的Fin-MOSFET的簡單結構的透視圖。圖2是示出圖1中所示的Fin-MOSFET的源-漏部分的結構的剖面圖，且圖3是示出圖1中所示的Fin-MOSFET的柵極部分的結構的剖面圖。
如所示的，在單晶硅襯底100上形成由氧化膜或類似物制成的絕緣膜101，并且在其上垂直地形成薄板硅層(單晶半導體層)102。在硅層102上形成絕緣膜103。在硅層102的每個側表面上通過柵絕緣膜104形成柵電極105。在絕緣膜103的側表面和上表面上都形成柵電極105，從而柵電極105橋接在硅層102的側表面之間。
將雜質(zhì)引入到硅層102的其間插入柵電極105的兩個部分，以形成源區(qū)和漏區(qū)(源-漏區(qū))。在其上形成有源-漏區(qū)的硅層102的一個側壁表面上形成第一硅化物層112，而在另一個側壁表面上形成第二硅化物層122。
接著，參考圖4A至4F說明根據(jù)本實施例的Fin-MOSFET的制造方法。
圖4A示出了在硅襯底100的絕緣膜101上形成薄板狀硅層102的步驟。在硅層102的蝕刻中用作掩膜的絕緣膜103保留在硅層102上。這里所示出的步驟示出了在形成柵電極105之后的狀態(tài)。
在這個狀態(tài)下，將碳(C)原子傾斜地注入到將要形成為源-漏區(qū)的硅層102，并且由此將C原子僅引入到一個表面，即源-漏區(qū)的表面120。
接著，熱氧化硅層102，并且將形成的氧化膜浸入到200∶1的稀釋HF溶液中。然后，在已經(jīng)被熱氧化的含碳硅層部分中，在稀釋的HF溶液中從某點(氧化膜的剩余厚度為1至2nm的地方)基本上不再進行蝕刻。(參見，例如USP 6,051,509)。由于這個原因，如圖4B所示，僅在一個側壁表面上，即源-漏區(qū)的表面120上形成抗HF氧化膜(側壁保護絕緣膜)121，而在源-漏區(qū)的另一側壁表面110上暴露硅。
這里應當補充說一下，具有帶抗HF特性的薄膜是很重要的。試驗已經(jīng)證明例如通過CVD(化學氣相沉積)方法形成的如1到2nm薄的氮化硅膜不能保持足夠的抗HF特性。另一方面，為了獲得良好的硅化作用，HF處理是必須的預處理，其包括去除自然氧化膜。由此，需要用作硅化物掩膜的薄膜具有優(yōu)良的抗HF特性。
接著，如圖4C中所示，通過在襯底的整個表面上沉積來形成例如由Pt制成的第一金屬膜131。接著，對所獲得的結構進行熱處理，從而在暴露出硅的側壁表面110中進行硅化反應。另一方面，抗HF氧化膜110用作掩膜，并且因此在側壁表面120中不進行硅化。
隨后，如圖4D中所示，僅在側壁表面110上形成第一硅化物層112。
隨后，如圖4E中所示，以傾斜的角度向所獲得的結構施加具有蝕刻特性的粒子，例如Ar。以這種方式，去除了抗HF氧化膜121而不影響第一硅化物層112。應該注意抗HF氧化膜121是1到2nm薄的，因此其易于被去除。
此后，如圖4F中所示，通過在襯底的整個表面上沉積來形成例如由Er制成的第二金屬膜132。接著，對所獲得的結構進行熱處理，并由此在暴露出硅的側壁表面120中進行硅化反應。另一方面，第一硅化物層112用作掩膜，并且因此在側壁表面110中不進行硅化。
接著，如圖2中所示，僅在側壁表面120上形成第二硅化物層122。
如上所述，在本實施例中，在Fin-MOSFET的制造期間，以傾斜的角度向在絕緣膜101上形成為薄壁的硅層102注入碳(C)原子。以這種方式，僅在側壁表面120上形成抗HF氧化膜121，該側壁表面120為Fin型源-漏區(qū)的側壁表面中的一個。因此，在另一側壁表面，即側壁表面110上形成第一硅化物層112，而不需要對垂直豎立的Fin結構進行光刻工藝。另外，以傾斜的角度施加蝕刻粒子，由此可以去除抗HF氧化膜121而不負面地影響第一硅化物層112。因此，在側壁表面120上形成第二硅化物層112，而不需要對垂直豎立的Fin結構進行光刻工藝。
另外，在該Fin-MOSFET的源-漏區(qū)的側表面110和120中分別形成具有小φp的第一硅化物層112和具有小φp的第二硅化物層122。采用這種結構，為任一極性的元件總是提供了具有小的肖特基勢壘的硅化物層。因此，如果在硅層102上形成p溝道和n溝道中的任一種的MOSFET，可以獲得減小接觸電阻的效果。此外，如果形成CMOS電路，則p溝道和n溝道型MOSFET都可得到接觸電阻減小的效果。
如上所述，本實施例對垂直豎立的Fin結構不需要光刻工藝且易于如期望地在不同表面上分離地形成不同類型的硅化物層。因此，可以在不增加制造成本的情況下實現(xiàn)沒有短溝道效應但具有高遷移率的超高速CMOS電路。由此，本實施例在實踐中是非常有用的。
第二實施例圖5A到5P是示出了根據(jù)本發(fā)明的第二實施例的Fin-MOSFET的制造中的步驟的剖面圖。本實施例涉及通過簡單的制造工藝實現(xiàn)包括Fin結構的超高速雙極性MOSFET(C-MOSFET)的方法，所述Fin結構形成得彼此接近，并且每個Fin結構在SOI襯底上具有不同硅化物層。
圖5A示出包括硅襯底200、氧化硅膜201和單晶硅層202的SOI襯底；例如，通過CVD(化學氣相沉積)方法或類似方法形成在該SOI襯底上的氮化硅膜203；以及通過諸如光刻的常規(guī)技術在其上進一步形成的蝕刻掩膜，例如光刻膠209。
從上述情形，使用光刻膠209作為蝕刻掩膜，用RIE(反應離子蝕刻)方法或類似方法選擇性蝕刻該氮化硅膜203和該單晶硅層202，如圖5B中所示。之后，去除作為蝕刻掩膜的光刻膠209。由此，獲得垂直的硅壁(Fin)210和220。
接著，如圖5C所示，例如，在Fin 210和220的兩個側表面中的每個側表面上形成作為柵絕緣膜的熱氧化膜204，以具有例如2nm的厚度。隨后，通過例如CVD方法沉積多晶硅膜205和氮化硅膜206。此后，通過CMP(化學機械拋光)方法使氮化硅膜206的表面平坦化。
接著，在氮化硅膜206上以與Fin 210和220的縱向方向垂直的方向形成蝕刻掩膜，其沒有在圖中示出。此時，已經(jīng)使多晶硅膜205和氮化硅膜206平坦化，因此可以相對容易地執(zhí)行光刻工藝。一段時間后，利用該掩膜，通過RIE方法選擇性蝕刻多晶硅膜205和氮化硅膜206。此后，去除蝕刻掩膜，并且由此由多晶硅膜205制成的柵電極形成為插入到Fin 210和220之間。
形成柵電極之前，可以通過諸如光刻或離子注入的方法，將不同極性的導電雜質(zhì)引入到多晶硅膜205的接近Fin 210和220的部分。
隨后，例如，通過例如CVD方法將氮化硅膜207沉積在整個表面上。此后，對氮化硅膜207進行諸如RIE方法的各向異性蝕刻，從而致使氮化硅膜207在柵電極的側部保留作為側壁絕緣膜。這里，充分地進行各向異性蝕刻，以從除了靠近柵極的部分之外的Fin 210和220的側部完全去除氮化硅膜207。另外，用例如HF溶液去除暴露到Fin 210和220的側部的柵絕緣膜204。
圖5D是在這個階段的結構在其剖面方向上的投影圖。用于參考，圖6是示出了在這個階段的結構的透視圖，用箭頭標明投影方向P，在該方向上獲得圖5D的圖示。從現(xiàn)在開始，在實施例的說明中介紹的從水平方向或上面的垂直方向得到的投影、剖面、示意圖是基于如上所述的這種Fin-MOSFET結構。
隨后，如圖5E所示，以傾斜的角度進行離子注入，以將例如n型雜質(zhì)As的導電雜質(zhì)僅引入到Fin 220。應該注意到，僅在柵電極之下保留且不分散地存在于源和漏區(qū)上的柵絕緣膜204不直接與自此以后的處理步驟相關。因此，為了防止錯誤的理解且為了簡化說明，從這個步驟以后將不示出柵絕緣膜204。
As入射方向位于垂直于方向P的平面內(nèi)，且如果入射角φb滿足在下面關于如圖5E所示的氮化硅膜203的厚度Hm和Fin 210和220之間的間距Df定義的關系式(A-1)，則As入射方向位于垂直于方向P的平面內(nèi)這個條件就能得到滿足。應該注意到[arctan]表示[tan-1]，其是[tan]的反函數(shù)。
φb＝＜arctan(Hm/Df)...(A-1)另外，如圖5F所示，應該清楚可以通過相對于圖5E的圖示對稱地進行類似的離子注入來將例如p型雜質(zhì)B的導電雜質(zhì)僅僅引入到Fin 210。在這種情況下，入射方向位于垂直于方向P的平面內(nèi)。類似地，如果入射角φa滿足在下面關于如圖5E所示的氮化硅膜203的厚度Hm和Fin 210和220之間的間距Df定義的關系式(A-2)，則該條件滿足。
φa＜arctan(Hm/Df)...(A-2)通過上述方式，可以容易地將不同極性的導電雜質(zhì)如期望地分別引入分離的Fin，而不需要對直上升起的該Fin結構通常進行的光刻工藝。因此，可以降低該CMOS電路的制造成本。
隨后，利用熱處理，在每個Fin的厚度方向上可以均勻地分散且同時激活這些雜質(zhì)，并且由此Fin 210和220可以分別形成p-MOSFET和n-MOSFET。這里，顯而易見的是在圖5B示出的階段中形成柵電極之前，可以通過應用在此描述的方法預先將不同導電性的雜質(zhì)分別引入到Fin 210和220。
接著，以與圖5E中示出的類似的方式，以傾斜的角度注入C原子，如圖5G所示。該傾斜方向位于垂直于方向P的平面內(nèi)，且如果入射角φc1滿足在下面關于如圖5G所示的氮化硅膜203的厚度Hm和Fin 210和220之間的間距Df定義的關系式(C-1)，則該條件滿足。
φc1＜arctan(Hm/Df)...(C-1)當控制注入的加速能量不超過1kV，則注入的C原子位于Fin的側表面部分直到幾nm深。結果，形成了含碳的硅側表面221b。如果含碳的硅側表面221b的碳含量為大約5原子％則滿足。
另外，如圖5H中所示，從與圖5G(g)對稱的方向注入C原子。入射方向位于垂直于方向P的平面內(nèi)，且如果入射角φc2滿足在下面關于如圖5H所示的氮化硅膜203的厚度和Fin的高度的總和，即HT和Fin 210和220之間的間距Df定義的關系式(C-2)，則該條件滿足。
φc2＞arctan(HT/Df)...(C-2)當控制注入的加速能量不超過1kV，則注入的C原子位于每個Fin的側表面部分直到幾nm深。結果，形成了含碳的硅側表面211a和221a。如果含碳的硅側表面211a和221a的碳含量為大約5原子％則滿足。
應該注意到，可以在同一個處理設備中連續(xù)地進行上述一系列C原子注入工藝。
接著，以與圖5H中示出的類似的方式，如圖5I所示注入當應當進行濺射蝕刻時具有蝕刻能力的原子，例如Ar原子。這里，關于入射方向，如果入射角φc3滿足在下面關于如圖5H所示的氮化硅膜203的厚度Hm和Fin 210和220之間的間距Df定義的關系式(C-3)，則該條件滿足。
φc3＜arctan(Hm/Df)...(C-3)結果，去除了含碳的硅側表面211a，并且僅在Fin 220的兩個側表面上保留含碳的硅側表面221a和221b。以這種方式，在Fin 220的兩個側表面上選擇性地形成含碳的硅層而根本不使用光刻工藝，這點是很不平凡的。
此后，對該結構進行熱處理，并且接著用HF溶液來進行處理。由此，僅在Fin 220的兩個側表面上形成抗HF氧化膜222(222a和222b)。另一方面，從Fin 210的兩個側表面暴露出硅層。
隨后，通過適合有效的包括濺射方法的常規(guī)技術方法在該結構的整個表面上沉積作為第一硅化金屬的Pt膜231。根據(jù)Fin 210的膜厚來調(diào)整Pt膜231的厚度，從而通過硅化工藝僅可以硅化該膜的一部分。為了簡明起見，圖5K示出了沉積的Pt膜231的源和漏部分的剖面，以及疊加在其上的投影圖。
接著在例如氮氣氛中在500℃的溫度下對該結構進行熱處理，并且由此允許該硅化反應在暴露硅的Fin 210的兩個側表面部分中選擇性地進行。接著，將未反應的Pt短時間地浸入王水以選擇性地去除它。從而，如圖5L所示，僅在Fin 210的側部獲得用作第一硅化物層的PtSi層213。另一方面，在Fin 220的側部，保留抗HF氧化膜222。
接著，以滿足上面圖5G中所示的入射角的條件的方式來進行使用Ar原子的濺射蝕刻。從而，如圖5M所示，去除了該抗HF氧化膜222b，且僅保留該抗HF氧化膜222a。
另外，以滿足上面圖5H中所示的入射角的條件的方式來進行使用Ar原子的濺射蝕刻。從而，如圖5N所示，去除了該抗HF氧化膜222a。這里，作為第一硅化物層的PtSi層213暴露于Ar原子。然而，由于抗HF氧化物膜222a極薄大約為1nm，因此在保持該PtSi層213的同時可選擇性去除該抗HF氧化物膜222a。
通過這種方式，從Fin 220的兩個側表面暴露出硅層而根本不使用光刻工藝，這點是很不平凡的。
接著，例如，通過濺射方法在該結構的整個表面上沉積Er膜232作為第二硅化金屬。根據(jù)Fin 210的膜厚來調(diào)整Er膜232的厚度，從而通過硅化工藝僅可以硅化該膜的一部分。為了簡明起見，圖5O示出了沉積的Er膜232的源和漏部分的剖面，以及疊加在其上的投影圖。
接著在例如氮氣氛中在300℃的溫度下對該結構進行熱處理，并且由此允許該硅化反應在暴露硅的Fin 220的兩個側表面部分中選擇性地進行。接著，將未反應的Er短時間的浸入硫酸和過氧化氫的混合溶液中以選擇性地去除它。由此，如圖5P所示，僅在Fin 220的兩個側部形成作為第二硅化物層的ErSi層223。應該注意到，利用這個溫度，獲得的層更確切地具有約ErSi1.7的組成比，但是為了簡明起見，這里簡單地表示為ErSi。
另一方面，在Fin 210的側部上，保留作為第一硅化物層的PtSi層213，且因此在這些側部上不形成ErSi膜223。該PtSi膜213是熱穩(wěn)定的，且在300℃下根本不發(fā)生變化。因此，在300℃下進行的硅化反應期間，該膜作為良好的抗硅化膜。
如所述的，根據(jù)本實施例，可在Fin 210和220中的每一個的兩個側表面上分別地形成第一硅化物層213和第二硅化物層223，而不需要通常對垂直豎立的該Fin結構進行的光刻工藝。由此，該Fin 210和220可分別形成p-MOSFET和n-MOSFET。因此，通過使用具有小φp值的PtSi層作為第一硅化物層213和具有小φn值的ErSi層作為第二硅化物層223，在每個MOSFET中顯著地減小了相對于硅化物層的接觸電阻。因此，在不增加制造成本的情況下就可以實現(xiàn)具有短溝道效應的高遷移率和超高速CMOS電路。
換句話說，分離地提供p溝道和n溝道型的薄壁形單晶半導體層，并且在所述半導體層上分別形成不同組成物的金屬半導體化合物層。由此，可以選擇適合于p溝道的金屬材料和適合于n溝道的另一種金屬材料。另外，通過利用能夠通過C的合適的入射角選擇性地形成氧化膜的優(yōu)點，可以在不需要光刻工藝的情況下形成不同的金屬-半導體化合物層。因此，對于兩種極性的元件，即使它們處于CMOS結構也可以減小接觸電阻。因此，在通過Fin-MOSFET結構獲得了遷移率的提高的同時，避免了生產(chǎn)成本的增加。
接著上述步驟，通過例如CVD方法沉積具有低介電常數(shù)的絕緣膜作為層間膜，然后通過例如RIE方法形成到源和漏電極部分的接觸孔。另外，沉積諸如Cu的引線材料，并且通過RIE方法或類似方法將該材料成型為所需的形狀以形成引線層。接著通過常規(guī)技術對所得到的結構進行布線步驟、安裝步驟等，由此完成了半導體器件。
在本實施例中，多晶硅用作柵電極；然而，顯而易見的是除此之外也可使用其它的金屬材料?；蛘撸梢匀コ挥诙嗑Ч钖烹姌O上的氮化物膜的必要部分，并且對多晶硅柵電極上的部分或整個膜進行硅化。另外，該硅化工藝可以與源和漏區(qū)的硅化工藝單獨地進行或與之同時進行。此外，本發(fā)明也可應用于源和漏區(qū)都被硅化且具有不同極性的Fin結構的肖特基晶體管形成在同一襯底上的情況。
另外，在對源和漏區(qū)進行硅化之前，可以在源和漏區(qū)上選擇性生長另外的硅層以便增加源和漏區(qū)的厚度。此外，不但可對Fin結構進行源和漏區(qū)的硅化，而且同時也可對常規(guī)平面結構的MOSFET進行源和漏區(qū)的硅化。
最后，在本實施例中，使用Ar作為蝕刻粒子；然而，作為可替換的方案，在以傾斜入射角進行的注入中顯然可以使用例如F的具有化學蝕刻特性的元素。
第三實施例圖7A到7I是示出根據(jù)第三實施例的Fin-MOSFET的制造的處理步驟的剖面圖。本實施例是形成Fin結構的超高速雙極性MOSFET(C-MOSFET)的方法，該Fin結構形成在SOI襯底上，并且包括多個根據(jù)極性的類型具有不同F(xiàn)in間隔和不同硅化物層的Fin。
通過與用于形成圖5D和6中示出的結構類似的處理步驟，制備形成p-MOSFET所需的一組Fin 310(Fin 311到314)，使其在每對相鄰的Fin之間的內(nèi)部間隔為Dfa，并且制備形成n-MOSFET所需的另一組Fin 320(Fin 321到324)，使其在每對相鄰的Fin之間的內(nèi)部間隔為Dfb。應該注意到，附圖示出了硅襯底300、氧化硅膜301和單晶硅層(單晶半導體層)302，其形成SOI襯底。圖7A到7I是與自圖5E起的附圖類似的方式繪制的簡化的投影圖。
進一步，這里有Dfa＜Dfb的關系，并且可以建立提供的式(A-3)。此后，在獲得的結構的整個表面上沉積含B的氧化硅膜，即例如BSG膜，進一步對所述結構進行熱處理。由此，B擴散到Fin 310和320中。此后，例如將BSG膜浸入HF溶液中以被去除。
接著，如圖7B中所示，利用傾斜的離子注入，將導電雜質(zhì)例如n型雜質(zhì)As僅注入到Fin 314和321到324。入射方向位于垂直于方向P的平面內(nèi)(即圖中示出的平面)。如果入射角φb滿足下面關于如圖7B中所示的氮化硅膜303的厚度Hm、氮化硅膜303的厚度和Fin的高度的總和(即HT)、和Fin組的Fin之間的內(nèi)部距離Dfa和Dfb定義的關系式(A-3)，則該條件滿足。應該注意到，As的注入量應該超過B的注入量且足以使注入As的Fin的極性為n型。
arctan(HT/Dfb)＜φb＝＜arctan(Hm/Dfa)...(A-3)隨后，對所獲得的結構進行熱處理，以在Fin的厚度方向均勻地分散這些雜質(zhì)且同時激活這些雜質(zhì)，從而可以使Fin311到313展現(xiàn)出p型極性，且使Fin314和321到324展現(xiàn)出n型極性。作為可替換的方案，顯而易見的是可以在圖5B中示出的階段形成柵電極之前應用上述技術以預先將不同導電類型的雜質(zhì)注入到Fin。
如上所述，在不需要對垂直豎立的Fin結構通常進行的光刻工藝的情況下，可以容易地將不同極性的雜質(zhì)如期望地分別引入到分離的Fin。因此，可以減小CMOS電路的制造成本。
接著，以與圖7B中示出的類似的方式，以傾斜的角度注入C原子，如圖7C所示。該入射方向位于垂直于方向P的平面內(nèi)，且如果入射角φc4滿足下面關于如圖7C所示的氮化硅膜303的厚度Hm、氮化硅膜303的厚度和Fin的高度的總和(即HT)、和Fin組的Fin之間的內(nèi)部距離Dfa和Dfb定義的關系式(C-4)，則該條件滿足。
arctan(HT/Dfb)＜φc4＜arctan(Hm/Dfa)...(C-4)當控制注入的加速能量不超過1kV時，則注入的C原子位于每個Fin的側表面部分直到幾nm深。結果，在每個Fin上形成含碳的硅側表面330b。如果含碳的硅側表面330b的碳含量為大約5原子％則滿足。
另外，如圖7D中所示，從與圖7D中對稱的方向注入C原子。入射方向位于垂直于方向P的平面內(nèi)，且如果入射角φc5滿足下面定義的關系式(C-5)則滿足，如上述關系式(C-4)的情況。
arctan(HT/Dfb)＜φc5＜arctan(Hm/Dfa)...(C-5)當控制注入的加速能量不超過1kV時，則注入的C原子位于每個Fin的側表面部分直到幾nm深。結果，在每個Fin上形成了含碳的硅側表面330。如果每個Fin中含碳的硅側表面330a的碳含量為大約5原子％則滿足。應該注意到，可以在同一處理設備中連續(xù)地進行上述一系列C原子注入工藝。
此后，對該結構進行熱處理，接著用HF溶液來處理。由此，僅在Fin311和314中的每一個的一個側表面上和在Fin321到324中的每一個的兩側表面上形成抗HF氧化膜340。另一方面，從Fin312和313中的每一個的兩側表面暴露硅層。
隨后，通過例如濺射方法在該結構的整個表面上沉積作為第一硅化金屬的理想厚度的Pt膜。根據(jù)Fin210的膜厚來調(diào)整Pt膜的厚度，從而通過硅化工藝僅可以硅化該膜的一部分。接著，在例如氮氣氛中在500℃的溫度下對該結構進行熱處理，并且由此允許該硅化反應在暴露硅的各個Fin的兩個側表面部分中選擇性地進行。接著，將未反應的Pt短時間地浸入王水以選擇性地去除它。由此，如圖7F中所示，僅在Fin311和314中的每一個的一個側表面上和Fin312和313中的每一個的兩側表面上獲得作為第一硅化物層的PtSi層351。另一方面，在Fin321到324中的每一個的側部上，保留抗HF氧化膜340。
接著，如圖7G和7H中所示，如果要進行濺射蝕刻，則以滿足上述圖7C和圖7D示出的入射角條件的方式注入具有蝕刻特性的元素，例如Ar原子。由此，從各個Fin去除抗HF氧化膜340。另一方面，在各個Fin上的作為第一硅化物層的PtSi層351不暴露于Ar原子。
通過這種方式，在根本不使用光刻工藝的情況下，從Fin321到324中的每一個的兩個側表面暴露出硅層。
接著，例如，通過例如濺射方法在該結構的整個表面上沉積理想厚度的Er膜作為第二硅化金屬。根據(jù)Fin的膜厚來調(diào)整Er膜的厚度，從而通過硅化工藝僅可以硅化每個膜的一部分。接著，在例如氮氣氛中在300℃的溫度下對該結構進行熱處理，并且由此允許該硅化反應在暴露硅的Fin321到324中的每一個的兩側表面部分中選擇性地進行。接著，將未反應的Er短時間地浸入硫酸和過氧化氫的混合溶液中以選擇性地去除它。
由此，如圖7I所示，僅在Fin321到324中的每一個的兩側部分上和Fin311與314中的每一個的一個側部(外側)上形成作為第二硅化物層的ErSi層352。(應該注意到，采用這個溫度，所獲得的層更確切地具有約ErSi1.7的組成比，但是為了簡明起見，這里簡單地表示為ErSi。)另一方面，在Fin311和314中的每一個的另一側部(內(nèi)側)上，和Fin312和313中的每一個的兩側上，保留作為第一硅化物層的PtSi膜315，且因此在這些側部上不形成ErSi膜。該PtSi膜是熱穩(wěn)定的，且在300℃下根本不發(fā)生變化。因此，在300℃下進行的硅化反應期間，該膜作為良好的防硅化膜。
如所述的，在根本不需要進行光刻工藝的情況下，可在Fin312和313中的每一個的兩側表面上和Fin321和324中的每一個的兩側表面上，分別形成第一硅化物層315和第二硅化物層352。由此，F(xiàn)in312和313與Fin321到324可以分別形成p-MOSFET和n-MOSFET，以制備CMOS電路。注意到，F(xiàn)in311和314是虛設的，其不用作元件。
通過使用具有小φp值的PtSi層作為第一硅化物層351和使用具有小φn值的ErSi層作為第二硅化物層352，在每個MOSFET中顯著地減小了相對于硅化物層的接觸電阻。
在本實施例中，虛設的Fin 311和314(兩個足夠了)和p-MOSFET使用的Fin 312和313有相同的數(shù)量。然而，顯而易見的是使用虛設Fin時，p-MOSFET使用的Fin的數(shù)量可隨著需要增加以保證驅(qū)動功率。
接著上述步驟，通過例如CVD方法沉積具有低介電常數(shù)的絕緣膜作為層間膜，然后通過例如RIE方法形成到源和漏電極部分的接觸孔。另外，沉積諸如Cu的引線材料，并且通過RIE或類似方法將該材料成型為所需的形狀以形成引線層。接著通過常規(guī)技術對得到的結構進行引線步驟、安裝步驟等，由此完成了半導體器件。
如上所述，使用根據(jù)極性以不同間隔形成的多個Fin，在不需要對該Fin結構通常進行的光刻工藝的情況下，可以以容易的方式在各自的表面如期望的分離地形成不同類型的硅化物層。因此，在不增加制造成本的情況下，可實現(xiàn)具有短溝道效應的高遷移率和超高速CMOS電路。
在本實施例中，根據(jù)需要，F(xiàn)in的數(shù)量是可變的。另外，在相鄰Fin對之間的間隔不必為常數(shù)。換句話說，當在p-MOSFET中將Dfa設定為最大值且在n-MOSFET中將Dfb設定為最小值時，可以以類似的方式應用上述技術。另外，如結合第二實施例所述的，可以以各種方式改變柵電極材料、硅化源和漏區(qū)的方法和蝕刻粒子的類型等。
如上所述，在本實施例中制備了多個Fin以制造Fin-MOSFET結構的CMOS電路。
同時，通過在p-MOSFET和n-MOSFET之間以不同的間隔設置Fin和進行傾斜的離子注入，在不需要通常對垂直豎立的Fin結構進行的光刻工藝的情況下，在p-MOSFET和n-MOSFET的每一個中，可以將不同極性的導電雜質(zhì)引入到分離的Fin。由此，在不需要通常對于垂直豎立的Fin結構進行的光刻工藝的情況下，可以容易地將不同極性的導電雜質(zhì)如所需的分別引入到分離的Fin。
此外，通過在p-MOSFET和n-MOSFET之間以不同的間隔設置Fin、進行傾斜的碳(C)原子注入且以傾斜的入射角施加蝕刻粒子，在不需要通常對于垂直豎立的Fin結構進行的光刻工藝的情況下，可以在p-MOSFET和n-MOSFET中分別形成不同類型的硅化物層。因此，在不需要通常對于垂直豎立的Fin結構進行的光刻工藝的情況下，可以如所期望的分別地在分離的表面上容易地形成不同類型的硅化物層。
因此，可以在不增加制造成本的情況下，實現(xiàn)具有短溝道效應的高遷移率和超高速CMOS電路。
特別地，在本實施例中，在n-MOSFET和p-MOSFET的源和漏區(qū)中分別形成具有小φn和φp值的不同類型的硅化物層。利用這種結構，在任一極性類型的元件中總是存在具有小的肖特基勢壘值的硅化物層，因此可以實現(xiàn)CMOS電路接觸電阻的減小，且可以實現(xiàn)高速操作。
第四實施例圖8A到8F是示出根據(jù)本發(fā)明第四實施例的Fin-MOSFET的制造的處理步驟的剖面圖。本實施例涉及在SOI襯底上形成Fin結構的超高速雙極性MOSFET(C-MOSFET)的方法，其包括根據(jù)極性具有不同取向的不同類型的硅化物層。
首先，通過與上述用于形成圖5D和圖6所示出的結構的那些類似的處理步驟，形成Fin-MOSFET結構。這里，如圖8A中所示，其中該結構是從正上方所看到的，在垂直于晶向[110]和[100]的方向上分別形成Fin 410和Fin 420，其中Fin 410形成p-MOSFET而Fin 420形成n-MOSFET。為了簡化，圖8A顯示了包括柵電極、氮化硅膜(Cap)和柵側壁的柵結構部分，由參考數(shù)字412和422表示。另外，在硅襯底上形成的氧化硅膜象征性地用框430來表示。
公知的是，當對于p-MOSFET的操作有貢獻的空穴在垂直于晶向[110]的方向上流動時，空穴增加了它們的遷移率。另一方面，當允許電子在垂直于晶向[100]的方向上流動時，n-MOSFET可以展現(xiàn)最好的特性。因此，如圖8A中所示，通過在p-MOSFET和n-MOSFET之間不同地確定Fin的方向，可以在每個不同極性的MOSFET中確保最高的驅(qū)動功率，這點是很不平凡的。
接著，在獲得的結構的整個表面上沉積含B的氧化硅膜，即例如BSG膜，然后對其進一步進行熱處理。由此，B擴散到Fin 410和420中。此后，例如將BSG膜浸入到HF溶液中，以被去除。接著，如圖8B中所示，利用以垂直于晶向[110]的方向進行的傾斜離子注入，例如，n型雜質(zhì)As注入到Fin 410和420。隨后，對所獲得的結構進行熱處理，以在Fin的厚度方向(即[100]方向)上均勻地擴散這些雜質(zhì)，且同時激活這些雜質(zhì)。應該注意到，As的注入量應該超過B的注入量，且足以使Fin 420的極性為n型。另一方面，As擴散的距離約等于Fin的厚度，因此，僅在其端部注入了As的Fin，除了端部之外保持它的p型極性。
如上所述，在不需要通常對垂直豎立的Fin結構進行的光刻工藝的情況下，可以容易地將不同極性的導電雜質(zhì)如期望的分別引入到分離的Fin。因此，可以減小CMOS電路的制造成本。
接著，以與圖8B中示出的類似的方式，以入射方向垂直于晶向[110]的傾斜角注入C原子，如圖8C所示。當控制注入的加速能量不超過1kV時，注入的C原子位于每個Fin的側表面部分直到幾nm深。結果，在每個Fin上形成了含碳的硅側表面。此后，對獲得的結構進行熱氧化處理且用HF溶液來處理，由此在Fin 410的端部和Fin 420的周邊上形成抗HF氧化膜440。
隨后，通過例如濺射方法在該結構的整個表面上沉積作為第一硅化金屬的理想厚度的Pt膜。根據(jù)Fin的膜厚來調(diào)整Pt膜的厚度，從而通過硅化工藝僅可以硅化該膜的一部分。接著在例如氮氣氛中在500℃的溫度下對該結構進行熱處理，并且由此允許該硅化反應在暴露硅的Fin的側表面部分中選擇性地進行。接著，將未反應的Pt短時間地浸入王水，以選擇性地去除它。由此，如圖8D中所示，僅在Fin410的除端部之外的兩側表面上獲得作為第一硅化物層的PtSi層451。
接著，如圖8E中所示，如果要進行濺射蝕刻，則以如圖8C中所示的入射方向垂直于晶向[110]的傾斜角注入具有蝕刻特性的元素，例如Ar原子。由此，從各個Fin去除該抗HF氧化膜。另一方面，在各個Fin上的作為第一硅化物層的PtSi層415不暴露于Ar原子。
通過這種方式，在根本不使用光刻工藝的情況下，從Fin 410的端部和Fin 420的周邊暴露出硅層。
接著，例如，通過例如濺射方法在該結構的整個表面上沉積作為第二硅化金屬的理想厚度的Er膜。根據(jù)Fin的膜厚來調(diào)整Er膜的厚度，從而通過硅化工藝僅可以硅化每個膜的一部分。接著在例如氮氣氛中在300℃的溫度下對該結構進行熱處理，并由此允許該硅化反應在暴露硅的每一個Fin的兩個側表面部分中選擇性地進行。接著，將未反應的Er短時間地浸入硫酸和過氧化氫的混合溶液中，以選擇性地去除它。
由此，如圖8F所示，僅在Fin 410的端部和Fin 420的周邊上形成作為第二硅化物層的ErSi層452。(應該注意到，采用該溫度，所獲得的層更確切地具有約ErSi1.7的組成比，但是為了簡明起見，這里簡單地表示為ErSi。)另一方面，在Fin 410除端部之外的兩個側部上保留作為第一硅化物層的PtSi膜451，因此在這些部分上不形成ErSi膜。該PtSi膜是熱穩(wěn)定的且在300℃下根本不發(fā)生變化。因此，在300℃下進行的硅化反應期間，該膜作為良好的防硅化膜。
如所述的，在根本不需要進行光刻工藝的情況下，可在Fin 410和420中的每一個的兩個側表面上分別分離地形成第一硅化物層451和第二硅化物層452。由此，F(xiàn)in 410和420可分別形成p-MOSFET和n-MOSFET。因此，通過使用具有小φp值的PtSi層作為第一硅化物層451和使用具有小φn值的ErSi層作為第二硅化物層452，在每個MOSFET中顯著地減小了相對于硅化物層的接觸電阻。
另外，顯而易見的是利用在p-MOSFET和n-MOSFET之間不同地設置的Fin的取向，在兩種極性的MOSFET中可以得到最高驅(qū)動功率。
接著上述步驟，通過例如CVD方法沉積具有低介電常數(shù)的絕緣膜作為層間膜，并且接著通過例如RIE方法形成到源和漏電極部分的接觸孔。另外，沉積諸如Cu的引線材料，并且通過RIE方法或類似方法將該材料成型為所需的形狀以形成引線層。接著通過常規(guī)技術對得到的結構進行引線步驟、安裝步驟等，從而完成了半導體器件。
如上所述，利用根據(jù)極性在不同取向上定向的Fin，在不需要通常對該Fin結構進行的光刻工藝的情況下，可以容易地在各自的表面上如期望的分離形成不同類型的硅化物層。因此，在不增加制造成本的情況下，可以實現(xiàn)具有短溝道效應的高遷移率和超高速CMOS電路。
在本實施例中，通過使層間絕緣膜保持一定的應力并將該應力傳給Fin，可以調(diào)節(jié)或增加Fin-MOSFET的遷移率。另外，如第二實施例的情況那樣，可以以各種方式改變柵電極材料、硅化源和漏區(qū)的方法和蝕刻粒子的類型等。
如上所述，在本實施例中在p-MOSFET和n-MOSFET之間不同地設置Fin的取向來制造Fin-MOSFET結構的CMOS電路。由此，在兩種極性的MOSFET中可以得到最高驅(qū)動功率。同時，通過傾斜的離子注入，在不需要通常對于垂直豎立的Fin結構進行的光刻工藝的情況下，可以分別地將不同極性的導電雜質(zhì)引入到p-MOSFET和n-MOSFET中的分離的Fin。
因此，可以獲得與結合上述第三實施例所述的類似效果。此外，通過在p-MOSFET和n-MOSFET中分別設置不同取向的Fin以選擇對于每個MOSFET的最合適角度，可以進一步增強MOSFET的特性。
修改版應該注意到，本發(fā)明不限于上面提供的那些實施例。例如，結合了硅用作單晶半導體層的情況介紹了每個實施例，但是可替換地，可以使用鍺(Ge)或其他的半導體材料來代替硅。在這種情況下，通過肖特基鍵合與源和漏區(qū)鍵合的材料不是硅化物層而是金屬-半導體化合物層。另外，在這些實施例中，在p-溝道側形成含Pt的硅化物層，而在n-溝道側形成含Er硅化物層。然而，只要金屬具有足夠小的φp或φn值，則它就可以用作本發(fā)明中的硅化金屬。
本領域的技術人員可以容易地想到另外的優(yōu)點和修改。因此，本發(fā)明就其最廣的方案來說不限于這里示出和介紹的具體細節(jié)和有代表性的實施例。因此，在不脫離由附屬的權利要求和它們的等價物所限定的總的發(fā)明概念的精神或范圍的情況下，可以進行各種修改。
權利要求
1.一種MOS型半導體器件，包括在絕緣膜上以壁狀形成的單晶半導體層；絕緣地設置在該半導體層的兩個側壁表面中的每一個上的柵電極；形成在所述半導體層上的源和漏區(qū)；形成在所述半導體層的所述側壁表面之一上的第一金屬-半導體化合物層，以在所述第一金屬-半導體化合物層和所述源和漏區(qū)中的每一個之間形成肖特基結；以及具有與所述第一金屬-半導體化合物層不同的組成物、且形成在所述半導體層的另一側壁表面上的第二金屬-半導體化合物層，以在所述第二金屬-半導體化合物層和所述源和漏區(qū)中的每一個之間形成肖特基結。
2.根據(jù)權利要求1所述的MOS型半導體器件，其中所述半導體層由硅制成，并且所述第一和第二金屬-半導體化合物層由硅化物制成。
3.根據(jù)權利要求2所述的MOS型半導體器件，其中所述第一金屬-半導體化合物層和所述第二金屬-半導體化合物層中的一個包含Pt，而它們中的另一個包含Er。
4.一種MOS型半導體器件，包括多個第一單晶半導體層，各自以壁狀形成在絕緣膜上，并且被設置成以第一距離的間隔彼此平行；多個第二單晶半導體層，各自以壁狀形成在該絕緣膜上，并且被設置成以比所述第一距離長的第二距離的間隔彼此平行，并且平行于所述第一單晶半導體層；絕緣地設置在所述第一和第二單晶半導體層中的每一個的兩個側壁表面中的每個表面上的柵電極；形成在所述第一和第二單晶半導體層中的每一個上的源和漏區(qū)；形成在所述第一單晶半導體層的每個所述側壁表面上的第一金屬-半導體化合物層，以在所述第一金屬-半導體化合物層和所述第一單晶半導體層中的相應一個的源和漏區(qū)中的每一個之間形成肖特基結；以及具有與所述第一金屬-半導體化合物層不同的組成物、且形成在所述第二單晶半導體層的每個所述側壁表面上的第二金屬-半導體化合物層，以在所述第二金屬-半導體化合物層和所述第二單晶半導體層中的相應一個的所述源和漏區(qū)之間形成肖特基結。
5.根據(jù)權利要求4所述的MOS型半導體器件，其中在所述第一金屬-半導體化合物層中的每一個中制造p溝道MOSFET，而在所述第二金屬-半導體化合物層中的每一個中制造n溝道MOSFET，或在所述第一金屬-半導體化合物層中的每一個中制造n溝道MOSFET，而在所述第二金屬-半導體化合物層中的每一個中制造p溝道MOSFET。
6.根據(jù)權利要求4所述的MOS型半導體器件，其中所述第一和第二金屬-半導體化合物層中的每一個由硅制成，并且所述第一和第二金屬-半導體化合物層由硅化物制成。
7.根據(jù)權利要求6所述的MOS型半導體器件，其中所述第一和第二金屬-半導體化合物層中的一個包含Pt，而它們中的另一個包含Er。
8.一種MOS型半導體器件，包括在絕緣膜上以壁狀形成的第一單晶半導體層；在該絕緣膜上以壁狀形成的、且設置在不同于所述第一單晶半導體層的方向上的第二單晶半導體層；絕緣地設置在所述第一和第二單晶半導體層中的每一個的兩個側壁表面中的每個上的柵電極；形成在所述第一單晶半導體層和所述第二單晶半導體層中的每一個上的源和漏區(qū)；形成在所述第一單晶半導體層的每個所述側壁表面上的第一金屬-半導體化合物層，以在所述第一金屬-半導體化合物層和形成在所述第一單晶半導體層上的所述源和漏區(qū)中的每一個之間形成肖特基結；以及具有與所述第一金屬-半導體化合物層不同的組成物、且形成在所述第二單晶半導體層的每個所述側壁表面上的第二金屬-半導體化合物層，以在所述第二金屬-半導體化合物層和形成在所述第二單晶半導體層上的所述源和漏區(qū)中的每一個之間形成肖特基結。
9.根據(jù)權利要求8所述的MOS型半導體器件，其中所述第一單晶半導體層和所述第二單晶半導體層中的每一個由硅制成，將所述第一單晶半導體層的所述側壁表面定向為基本上垂直于[110]方向或與其等效的晶向，而將所述第二單晶半導體層的所述側壁表面定向為垂直于[100]方向或與其等效的晶向，并且在所述第一單晶半導體化合物層中制造p溝道MOSFET，而在所述第二單晶半導體化合物層中制造n溝道MOSFET。
10.根據(jù)權利要求9所述的MOS型半導體器件，其中所述第一金屬-半導體化合物層包含Pt，而所述第二金屬-半導體化合物層包含Er。
11.一種MOS型半導體器件的制造方法，該方法包括在絕緣膜上以壁狀形成單晶半導體層；在該半導體層的第一側壁表面和其第二側壁表面中的每一個上絕緣地形成柵電極；使用該柵電極作為掩膜在所述半導體層上形成源和漏區(qū)；以傾斜的角度將碳(C)施加到第一側壁表面和第二側壁表面中的第二側壁表面，其分別對應于所述源和漏區(qū)；熱氧化所述半導體層的所述第一側壁表面和第二側壁表面，接著將它們浸入到HF溶液中，以在施加了C的所述第二側壁表面上形成側壁保護絕緣膜；在所述半導體層的所述第一側壁表面上形成第一金屬-半導體化合物層，以在所述第一金屬-半導體化合物層和所述源和漏區(qū)中的每一個之間形成肖特基結，同時保持所述側壁保護絕緣膜；并且在所述第二側壁表面上形成具有與所述第一金屬-半導體化合物層不同的組成物的第二金屬-半導體化合物層，以在去除所述側壁保護絕緣膜之后在所述第二金屬-半導體化合物層和所述源和漏區(qū)中的每一個之間形成肖特基結。
12.根據(jù)權利要求11所述的方法，其中通過以傾斜的角度向所述側壁保護絕緣膜施加離子來將其去除。
13.一種MOS型半導體器件的制造方法，該方法包括在絕緣膜上以壁狀形成第一和第二單晶半導體層，其被設置成彼此平行；在所述第一和第二單晶半導體層中的每一個的兩個側壁表面中的每個表面上絕緣地形成柵電極；使用該柵電極作為掩膜在所述第一和第二單晶半導體層中的每一個上形成源和漏區(qū)；以傾斜的角度將碳(C)施加到所述第二單晶半導體層的兩個側壁表面；熱氧化所述第一和第二單晶半導體層中的每一個的兩個側壁表面，且接著將它們浸入到HF溶液，以在施加了C的所述第二單晶半導體層的每個所述側壁表面上形成側壁保護絕緣膜；在所述第一單晶半導體層的兩個側壁表面上形成第一金屬-半導體化合物層，以在所述第一金屬-半導體化合物層和所述源和漏區(qū)中的每一個之間形成肖特基結，同時保持所述側壁保護絕緣膜；并且在所述第二單晶半導體層的兩個側壁表面上形成具有與所述第一金屬-半導體化合物層不同的組成物的第二金屬-半導體化合物層，以在去除所述側壁保護絕緣膜之后在所述第二金屬-半導體化合物層和所述源和漏區(qū)中的每一個之間形成肖特基結。
14.根據(jù)權利要求13所述的方法，其中所述第一和第二單晶半導體層分別由不同導電類型的硅材料制成，所述第一和第二金屬-半導體化合物層都由硅化物制成，并且所述第一和第二金屬-半導體化合物層中的一個包含Pt，而它們中的另一個包含Er。
15.根據(jù)權利要求13所述的方法，為了將C引入到所述第二單晶半導體層的兩個側壁表面，進一步包括為所述第一和第二單晶半導體層中的每一個提供具有預定高度的掩膜部件；通過以第一傾斜角，從與所述第一單晶半導體層相對的一側將C施加到所述第二單晶半導體層來將C注入到所述第二單晶半導體層的與所述第一單晶半導體層的一側相對的一個側壁表面，其中該第一傾斜角是相對于垂直于所述第二單晶半導體層的所述側壁表面的方向形成的角度中較小的一個；通過以第二傾斜角，從所述第一單晶半導體層的一側將C施加到所述第二單晶半導體層，來將C注入到所述第二單晶半導體層在所述第一單晶半導體層側的一個側壁表面和所述第一單晶半導體層的與所述第二單晶半導體層側面相對的一個側壁表面，其中該第二傾斜角是相對于垂直于所述第二單晶半導體層的所述側壁表面的方向形成的角度中較大的一個；并且通過以第三傾斜角，從與所述第二單晶半導體層相對的一側將C施加到所述第一單晶半導體層，來去除注入到所述第一單晶半導體層的與所述第二單晶半導體層側面相對的所述一個側壁表面中的C，其中該第三傾斜角是相對于垂直于所述第一單晶半導體層的所述側壁表面的方向形成的角度中較小的一個。
16.根據(jù)權利要求15所述的方法，其中所述第一傾斜角是當所述第一單晶半導體層的所述一個側壁表面被所述掩膜部件隱藏時使得C不能到達該表面的角度，所述第二傾斜角是盡管存在所述掩膜部件也使得C能夠到達所述第二單晶半導體層的所述一個側壁表面的角度，并且所述第三傾斜角是當所述第二單晶半導體層的所述一個側壁表面被所述掩膜部件隱藏時使得C不能到達該表面的角度。
17.根據(jù)權利要求15所述的方法，其中，所述掩膜部件是當處理所述第一和第二單晶半導體層時用作掩膜的絕緣膜。
18.一種MOS型半導體器件的制造方法，該方法包括在絕緣膜上以壁狀形成第一單晶半導體層，所述第一單晶半導體層被設置成以第一距離的間隔彼此平行；在該絕緣膜上以壁狀形成第二單晶半導體層，所述第二單晶半導體層被設置成以大于該第一距離的第二距離的間隔彼此平行，且平行于所述第一單晶半導體層；在所述第一和第二單晶半導體層中的每一個的每個側壁表面上絕緣地形成柵電極；使用該柵電極作為掩膜在所述第一和第二單晶半導體層中的每一個上形成源和漏區(qū)；通過以傾斜的角度施加C，將C注入到所述第二單晶半導體層中的每一個的兩個側表面；熱氧化所述第一和第二單晶半導體層中的每一個的兩個側壁表面，接著將它們浸入到HF溶液，以在施加了C的所述第二單晶半導體層中的每一個的兩個側壁表面上形成側壁保護絕緣膜；在所述第一單晶半導體層中的每一個的每個側壁表面上形成第一金屬-半導體化合物層，以在所述第一金屬-半導體化合物層和所述第一單晶半導體層中的相應一個的所述源和漏區(qū)中的每一個之間形成肖特基結，同時保持所述側壁保護絕緣膜；并且在所述第二單晶半導體層中的每一個的每個側壁表面上形成具有與所述第一金屬-半導體化合物層不同的組成物的第二金屬-半導體化合物層，以在去除所述側壁保護絕緣膜之后在所述第二金屬-半導體化合物層和所述第二單晶半導體層中的相應一個的所述源和漏區(qū)中的每一個之間形成肖特基結。
19.根據(jù)權利要求18所述的方法，為了將C引入到所述第二單晶半導體層中的每一個的兩個側壁表面，進一步包括為所述第一和第二單晶半導體層中的每一個提供具有預定高度的掩膜部件；并且設置C的傾斜入射角，使得所述第一單晶半導體層以所述設定的間隔排列時C不到達所述第一單晶半導體層的所述側壁表面，但是所述第二單晶半導體層以所述設定的間隔排列時C到達所述第二單晶半導體層的所述側壁表面。
20.根據(jù)權利要求19所述的方法，其中，所述掩膜部件由當處理所述第一和第二單晶半導體層時用作掩膜的絕緣膜形成。
21.根據(jù)權利要求18所述的方法，其中所述第一和第二單晶半導體層分別由不同導電類型的硅材料制成，所述第一和第二金屬-半導體化合物層都由硅化物制成，并且第一組所述第一金屬-半導體化合物層和第二組所述第二金屬-半導體化合物層之一的每個所述金屬-半導體化合物層包含Pt，而所述第一組和所述第二組中另外一組的每個所述金屬-半導體化合物層包含Er。
22.根據(jù)權利要求21所述的方法，進一步包括為所述第一和第二單晶半導體層中的每一個提供具有預定高度的掩膜；并且設定雜質(zhì)離子的傾斜入射角，以使得所述第一單晶半導體層以所述設定的間隔排列時所述雜質(zhì)離子不能到達所述第一單晶半導體層的所述側壁表面，但是當所述第二單晶半導體層以所述設定的間隔排列時所述雜質(zhì)離子能到達所述第二單晶半導體層的所述側壁表面，由此通過所述雜質(zhì)離子的傾斜入射將所述雜質(zhì)選擇性地注入到所述第二單晶半導體層。
23.一種MOS型半導體器件的制造方法，該方法包括在絕緣膜上形成各自為薄壁狀的第一和第二單晶半導體層，且被設置成定向在彼此不同的排列方向上；在所述第一和第二單晶半導體層中的每一個的兩側壁表面中的每個表面上絕緣地形成柵電極；使用該柵電極作為掩膜在所述第一和第二單晶半導體層中的每一個上形成源和漏區(qū)；在平行于所述第一單晶半導體層的兩個側壁表面的方向上施加碳(C)，以在不將C注入到所述第一單晶半導體層的兩個側壁表面的情況下將C注入到所述第二單晶半導體層的兩個側壁表面；熱氧化所述第一和第二單晶半導體層中的每一個的所述兩個側壁表面，接著將它們浸入到HF溶液，以在施加了C的所述第二單晶半導體層的每個所述側壁表面上形成側壁保護絕緣膜；在所述第一單晶半導體層中的每一個的每個側壁表面上形成第一金屬-半導體化合物層，以在所述第一金屬-半導體化合物層和所述第一單晶半導體層的所述源和漏區(qū)中的每一個之間形成肖特基結，同時保持所述側壁保護絕緣膜；并且在所述第二單晶半導體層的每個側壁表面上形成具有與所述第一金屬-半導體化合物層不同的組成物的第二金屬-半導體化合物層，以在去除所述側壁保護絕緣膜之后在所述第二金屬-半導體化合物層和所述第二單晶半導體層的所述源和漏區(qū)中的每一個之間形成肖特基結。
24.根據(jù)權利要求23所述的方法，為了形成所述第一和第二單晶半導體層，進一步包括形成n型第一單晶硅層，使得將其側壁表面定向為垂直于[110]方向或與其等效的晶向，并且形成p型第二單晶硅層，使得將其側壁表面定向為垂直于[100]方向或與其等效的晶向。
25.根據(jù)權利要求24所述的方法，其中所述第一金屬-半導體化合物層是包含Pt的硅化物，而所述第二金屬-半導體化合物層是包含Er的硅化物。
全文摘要
一種MOS型半導體器件包括在絕緣膜上以薄壁狀形成的單晶半導體層；通過柵絕緣膜形成在半導體層的兩個側壁表面中的每一個上的柵電極；形成在半導體層上以對應于柵電極的的源和漏區(qū)；在半導體層的一個側壁表面上形成的第一金屬－半導體化合物層，以與源和漏區(qū)形成肖特基結；以及具有與第一金屬－半導體化合物層不同組成物、且形成在半導體層的另一側壁表面上的第二金屬－半導體化合物層，以與源和漏區(qū)形成肖特基結。
文檔編號H01L29/49GK1881614SQ200610059230
公開日2006年12月20日 申請日期2006年1月27日 優(yōu)先權日2005年2月4日
發(fā)明者土明正勝 申請人:株式會社東芝