專利名稱：固體攝像裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種放大型固體攝像裝置。更詳細地，涉及一種采用N/P+襯底的CMOS(互補金屬氧化物半導體，Complementary Metal OxideSemiconductor)型固體攝像裝置、所謂CMOS圖像傳感器。
背景技術(shù)：
過去以來，作為固體攝像裝置，眾所周知一種電荷耦合元件型的固體攝像裝置(以下，稱為CCD(電荷耦合器件，Charge Coupled Device)圖像傳感器)。通常采用N型襯底來形成CCD圖像傳感器。此外，CCD圖像傳感器為了它的驅(qū)動，就需要電壓值彼此不同的3個電源。例如，驅(qū)動CCD圖像傳感器，就需要5V(伏)、8V及15V的3個電源。這種CCD圖像傳感器的情況下，其功耗為大約500mW(毫瓦)。
此外，最近，作為固體攝像裝置，提出了一種采用P/P+襯底的CMOS圖像傳感器，并正在被商品化。這種CMOS圖像傳感器具有與CCD圖像傳感器不同的工作原理(特征)。具體地，CMOS圖像傳感器具有單一電源、低電壓驅(qū)動及低功耗等的特征。例如，驅(qū)動CMOS圖像傳感器，有1個3V電源即可。這種CMOS圖像傳感器的功耗為大約50mW。
近年來，CMOS圖像傳感器與CCD圖像傳感器的情況一樣，很明顯正在不斷地推進多像素化(高像素化)。如果不改變傳感器的尺寸而增加像素(攝像元件)數(shù)量，當然此時就會使每一個的像素微細化。于是，隨著像素的微細化，使各個像素中的光電二極管的受光面積縮小。由此，就會降低光電二極管的感光度。
CCD圖像傳感器的情況下，通過擴展光電二極管的耗盡層，就能夠提高光電二極管的感光度。但是，如上所述，CMOS圖像傳感器的結(jié)構(gòu)為由比CCD圖像傳感器更低的電壓來驅(qū)動。由此，與CCD圖像傳感器相比，就難以擴展光電二極管的耗盡層。即，在CMOS圖像傳感器的情況下，很難通過擴展光電二極管的耗盡層來提高光電二極管的感光度并由此來修正精微細化引起的光電二極管的感光度的下降。因此，對于CMOS圖像傳感器，開發(fā)一種用與CCD圖像傳感器不同的方法來提高光電二極管的感光度的技術(shù)成為今后的面向進一步高像素化的重要技術(shù)課題(例如，參照特開2001-160620號公報及特開2001-223351號公報)。此外，希望開發(fā)出一種不僅能夠提高光電二極管的感光度，而且還能夠抑制圖像浮散及混色等的畫質(zhì)劣化的技術(shù)。
作為這種問題的一種解決方案，例如，正在研討一種采用N/P+襯底的方法。采用N/P+襯底是了將通過光電轉(zhuǎn)換產(chǎn)生的電子高效地聚集在光電二極管中。即，N/P+襯底與P/P+襯底的情況相同，結(jié)構(gòu)為在成為襯底本體的P+型襯底上，層疊外延生長的N型半導體層(N型外延層)。在此N/P+襯底的N型外延層中，利用加速器，離子注入例如P(磷)等的N型雜質(zhì)，形成光電二極管(N型半導體層)。如此形成的光電二極管與比P/P+襯底的情況相比耗盡層的擴展變得更加容易。因此，不提高CMOS圖像傳感器的驅(qū)動電壓，就能夠提高光電二極管的感光度。與此同時，由于能夠利用載流子的壽命的縮短，所以就能夠抑制圖像浮散及混色等的畫質(zhì)劣化的產(chǎn)生。因此，通過采用N/P+襯底制造CMOS圖像傳感器，就能夠解決上述課題。
可是，與采用P/P+襯底制造CMOS圖像傳感器的情況不同，在采用N/P+襯底制造CMOS圖像傳感器的情況下，發(fā)生N/P+襯底引起的幾個特有問題。
第一是有關(guān)光電二極管間的隔離問題。在P/P+襯底中，在P型外延層上形成多個光電二極管(N型半導體層)。由此，就能夠通過作為P型外延層的P型半導體層使光電二極管之間可靠地元件隔離。即，光電二極管彼此就不會電連接。相對于此，在N/P+襯底中，在N型外延層上形成多個光電二極管(N型半導體層)。由此，光電二極管彼此沒有元件隔離，就會產(chǎn)生光電二極管彼此電連接的問題。
第二，是關(guān)于漏電電流的問題。在P/P+襯底的情況下，通過從一片Si(硅)晶片切割成多個單獨的半導體芯片的劃片工序，就能在各芯片的切斷面上呈現(xiàn)出P型半導體層。相對于此，在N/P+襯底的情況下，利用劃片工序，就能在各芯片的切斷面上呈現(xiàn)出作為P+型襯底本體和N型外延層的界面的PN結(jié)。當在芯片切斷面上呈現(xiàn)出PN結(jié)時，其切斷面的表面就成為產(chǎn)生漏電電流的原因，或者就會成為漏電電流的電流通路。即，很有可能導致漏電流增大。
第三，是有關(guān)在攝像區(qū)域的周邊設(shè)置的電路的問題。CMOS圖像傳感器的特征之一，可列舉能夠?qū)⒏鞣N信號處理電路(周邊電路)與攝像元件一起進行單片化。即，與CCD圖像傳感器不同，由于CMOS圖像傳感器的制造工序接近于邏輯電路的制造工序，所以就能夠在同一生產(chǎn)線上進行制造。此外，如上所述，由于CMOS圖像傳感器可以通過單一電源低電壓進行驅(qū)動，所以作為其驅(qū)動電源，就可以使用邏輯電路的電源。像這樣，在能進行單片化的CMOS圖像傳感器中，在使用P/P+襯底的情況下，通過P+型襯底本體，就能夠使形成周邊電路的P-well(P阱)接地。由此，就能夠使由周邊電路、特別是邏輯電路和模擬電路所生成的脈沖信號成為波形穩(wěn)定的良好的信號。即，在使用P/P+襯底的情況下，就能夠使CMOS圖像傳感器多像素化或高速化。
相對于此，在使用N/P+襯底的情況下，就利用N型外延層來隔離形成周邊電路的P-well和P+型襯底本體。因此，就不能通過P+型襯底本體使P-well接地。即，由于僅能從P-well取接地電位(Vss)，所以不能接地的P-well的零電位就不穩(wěn)定。因此，在周邊電路特別是模擬電路中，脈沖的上升沿/下降沿產(chǎn)生延遲等，由此就會產(chǎn)生只能產(chǎn)生波形不穩(wěn)定的非矩形脈沖，或者脈沖生成的定時偏移的問題。這些，在例如像素數(shù)量為2M(兆)比特以上的攝像裝置和每1秒的攝像彗形像差數(shù)為30幀以上的高速攝像裝置中，會成為呈現(xiàn)縱條紋及橫條紋等的像素特性不良的主要原因。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供一種固體攝像裝置，該固體攝像裝置包括(對應于權(quán)利要求1)半導體襯底，上述半導體襯底由含有P型雜質(zhì)的襯底本體和在上述襯底本體上設(shè)置的第一N型半導體層構(gòu)成；含有多個光電轉(zhuǎn)換部的攝像區(qū)域，上述多個光電轉(zhuǎn)換部由在上述第一N型半導體層的表面部上彼此獨立設(shè)置的第二N型半導體層構(gòu)成；第一周邊電路區(qū)域，上述第一周邊電路區(qū)域由在上述第一N型半導體層上形成的第一P型半導體層構(gòu)成；以及第二周邊電路區(qū)域，上述第二周邊電路區(qū)域由在上述第一N型半導體層上以連接上述襯底本體的方式形成的第二P型半導體層構(gòu)成。


圖1是表示根據(jù)本發(fā)明的第一實施方式的采用N/P+襯底的CMOS圖像傳感器的一個實例的結(jié)構(gòu)圖。
圖2是表示圖1中所示的CMOS圖像傳感器的結(jié)構(gòu)實例的剖面圖。
圖3是表示沿著圖2中所示的CMOS圖像傳感器的III-III線的部分的特性曲線的附圖。
圖4是表示圖2中所示的CMOS圖像傳感器的攝像區(qū)域的一部分的平面圖。
圖5是簡要示出的圖2中所示的CMOS圖像傳感器的主要結(jié)構(gòu)的電路圖。
圖6是表示沿著圖2中所示的CMOS圖像傳感器的VI-VI線的部分的特性曲線的附圖。
圖7是表示根據(jù)本發(fā)明的第二實施方式的采用N/P+襯底的CMOS圖像傳感器的結(jié)構(gòu)實例的剖面圖。
圖8是表示沿著圖7中所示的CMOS圖像傳感器的VIII-VIII線的部分的特性曲線的附圖。
優(yōu)選實施方式將參照附圖描述本發(fā)明的各實施例。應當注意，附圖是示意性的，且在此所示出的尺寸比例不同于實際的尺寸。各附圖的尺寸各不相同，尺寸比例也各不相同。以下的各實施例提供一種器件和一種方法，用于實施本發(fā)明的技術(shù)構(gòu)思，并且技術(shù)構(gòu)思不特別限定本發(fā)明的材料、形狀、結(jié)構(gòu)或元件的結(jié)構(gòu)。在不脫離本發(fā)明所要求的范圍之內(nèi)，可以對技術(shù)構(gòu)思進行各種改變和修改。
第一實施方式圖1示出了根據(jù)本發(fā)明的第一實施方式的采用N/P+襯底的CMOS圖像傳感器(放大型的圖像傳感器)的基本結(jié)構(gòu)。再有，在本實施方式中，舉例說明單片化的CMOS圖像傳感器。
如圖1所示，在單片化的CMOS圖像傳感器中，設(shè)置有攝像區(qū)域(或像素部)11。此外，在此CMOS圖像傳感器中，設(shè)置有周邊電路(或周邊處理電路)12。作為周邊電路12，例如，裝配有模擬/數(shù)字·轉(zhuǎn)換器(ADC)12a、數(shù)字/模擬·轉(zhuǎn)換器(DAC)12b、定時控制電路12c、定時發(fā)生器(TG/SG)12d、DSP(數(shù)字信號處理器，Digital Signal Processor)12e、編碼電路12f、AGC(自動增益控制，Automatic Gain Control)電路12g、CLP(箝位，Clamp)電路12h和輸出電路12i。配置上述周邊電路12，以便分別包圍上述攝像區(qū)域11的周邊。此外，在上述周邊電路12之中，僅ADC12a是模擬類的周邊電路，其它為邏輯類的周邊電路。在由2層結(jié)構(gòu)形成的半導體襯底(后述的)之上，形成這些攝像區(qū)域11和周邊電路12。
圖2示出了圖1中所示的CMOS圖像傳感器的剖面結(jié)構(gòu)。在本實施方式中，舉例示出了例如沿圖1的II-II線的剖面。在本上述方式的情況下，半導體襯底21為2層結(jié)構(gòu)。即，此半導體襯底21其下側(cè)的部分(下層部分)為含有P型雜質(zhì)的襯底本體22。此外，半導體襯底21其上側(cè)的部分(上層部分)為含有N型雜質(zhì)的第一N型半導體層23。
例如，在由Si形成的襯底本體22中，含有作為P型雜質(zhì)的硼(B)。因此，襯底本體22也可以稱為P型半導體襯底。襯底本體22中的硼濃度(P型雜質(zhì)濃度)設(shè)定為例如大約2×1018cm-3(2E18cm-3)。
另一方面，通過在襯底本體22的表面上進行外延生長來形成第一N型半導體層23。在本實施方式中，圖2中用實線箭頭標記T1表示的厚度在成為約5.0μm之前，是通過外延生長方法在襯底本體22的表面上淀積第一N型半導體層23。作為外延生長層的第一N型半導體層23中含有作為N型雜質(zhì)的磷。因此，第一N型半導體層也還和以稱為N型外延層。第一N型半導體層23中的磷濃度(N型雜質(zhì)濃度)例如可以設(shè)定為大約2×1015cm-3。
像這樣，半導體襯底21就成為在P型半導體襯底22的上面層疊N型外延層23的2層結(jié)構(gòu)。在下面的說明中，稱此半導體襯底21為N/P+襯底。
通常，在制作此N/P+襯底21時，N型外延層23的生長速度設(shè)定在約為1μm/分，在P型半導體襯底22上外延長N型外延層23。這種設(shè)定(成膜條件)的情況下，從作為N/P+型襯底21的深位置(深層部)的P型半導體襯底22側(cè)向作為N/P+型襯底21的淺位置處(表層部)的N型外延層23，作為P型雜質(zhì)的硼幾乎沒有擴散(移動)。因此，在P型半導體襯底22和N型外延層23的交界面，如后所述，硼濃度的曲線輪廓變得陡峭。此外，在原有制作的狀態(tài)的N/P+型襯底21中，其PN結(jié)(24)相當于P型襯底22和N型外延層23的交界面。即，在貯備狀態(tài)的N/P+型襯底21中，如上所述，PN結(jié)(24)位于距N/P+型襯底21的表面約5.0μm的深度處。
在實際制造CMOS圖像傳感器時，預先對N/P+型襯底21實施加熱處理。由此，使P型半導體22中的硼擴散到N型外延層23中。例如，在約1150℃下通過1.5小時執(zhí)行此加熱處理。此加熱處理的結(jié)果，從P型半導體襯底22中向N型外延層23中滲出作為P型雜質(zhì)的硼，在P型半導體襯底22的上面，形成作為第三P型半導體層的P型阱(P-well)25。在實施加熱處理后的N/P+型襯底21中，此PN結(jié)24相當于P型阱25和N型外延層23的交界面。此外，圖2中實線箭頭標記T2所表示的、形成P型阱25后的N型外延層23的厚度約為2.5～3.5μm。即，在實施加熱處理后的N/P+型襯底21中，PN結(jié)24位于距N/P+型襯底21的表面約2.5～3.5μm的深度處。而且，在P型阱25的PN結(jié)24附近的硼濃度成為約2×1015cm-3。
像這樣，利用在其PN結(jié)24附近的硼濃度，將在P型半導體襯底22上形成的P型阱25的P型雜質(zhì)的濃度設(shè)定為約2×1015cm-3。相對于此，如上所述，將作為P型半導體襯底22的P型雜質(zhì)濃度的硼濃度設(shè)定為約2×1018cm-3。即，N/P+型襯底21中，將深度距其表面約大于5.0μm的深層部的P型雜質(zhì)的濃度設(shè)定為高于作為其正上方的深度約從2.5～3.5μm到5.0μm的淺位置的P型雜質(zhì)的濃度。
通常，在P型雜質(zhì)的濃度高的區(qū)域中，作為載流子的電子的壽命短，電子迅速與空穴再結(jié)合。因此，即使N/P+型襯底21中生成的電子從N/P+型襯底21的表面擴散到比約5.0μm更下方的深層部，此電子也迅速與空穴再結(jié)合。此外，在距N/P+型襯底21的表面約5.0μm的淺位置處生成的電子即使要擴散到N/P+型襯底21的深層部，也會在P型雜質(zhì)的濃度急劇變化的P型阱25和N型外延層23的交界面附近向N/P+型襯底21的表面?zhèn)确祷剀S遷。具體地，即使在距N/P+型襯底21的表面約5.0μm的淺位置處生成的電子向N/P+型襯底21的深層部擴散，也會因為在PN結(jié)24附近存在的勢壘壁而向N/P+型襯底21的表面?zhèn)确祷亍?br> 在此，在使用這種結(jié)構(gòu)的N/P+型襯底21制造的CMOS圖像傳感器中，在每一芯片中設(shè)置攝像區(qū)域11，周邊電路模擬區(qū)域(第2周邊電路區(qū)域)13，周邊電路邏輯區(qū)域(第1周邊電路區(qū)域)14及芯片切斷部15。而且，分別在周邊電路13中形成P型阱(第二P型半導體層)13′，在周邊電路邏輯區(qū)域14中形成P型阱(第一P型半導體層)14′。在此情況下，P型阱13′、14′都具有從N/P+型襯底21的表層部(N型外延層23的表面部)到達P型半導體襯底22(或P型阱25)的深度，且被連續(xù)地形成。芯片切斷部15稱為劃片線部分分。
然后，在對應攝像區(qū)域11的N型外延層23的表面27部附近，通過常規(guī)(現(xiàn)有)的加工形成讀出晶體管的柵極26及作為檢測部27的漏極等。與此同時，在N型外延層23的表面部附近，雖然沒有圖示，但通過常規(guī)的加工形成有電容器及柵極布線等。
此外，在對應攝像區(qū)域11的N型外延層23的表面部中，在其多個部位，通過常規(guī)的加工彼此獨立地設(shè)置作為光電轉(zhuǎn)換部的光電二極管(Photo Diode)(PD)28。具體地，在N型外延層23的表面上，圖案形成未圖示的抗蝕劑膜以使其成為規(guī)定的圖形。此后，向N型外延層23的表面部離子注入作為N型雜質(zhì)的磷。此時，作為N型雜質(zhì)的濃度的磷濃度(P濃度)的峰值的深度主要由注入P離子時的能量的大小來決定。在本實施方式中，作為P離子的注入條件，利用約300KeV(千電子伏特)的注入能量，將P離子的劑量設(shè)定在1.2×1012cm-2。由此，在N型外延層23的表面部的多個部位形成由第二N型半導體層構(gòu)成的光電二極管28。即，具有磷濃度的峰值位于距N型外延層23的表面約0.4μm的深度這樣的磷濃度曲線輪廓，在N型外延層23的表面部設(shè)置多個光電二極管28。
此外，在對應攝像區(qū)域11的N型外延層23的表面部中，形成作為元件隔離區(qū)域的、例如由氧化膜構(gòu)成的多個STI(淺溝槽隔離，hallow Trench Isolation)29。使這些STI29距N型外延層23的表面的深度約為0.3～0.35μm。
并且，在對應攝像區(qū)域11的N型外延層23中，用單獨圍繞光電二極管28的圖形設(shè)置由多層構(gòu)成的第四P型半導體層30。分別從N型外延層23的表面附近向P型阱25側(cè)設(shè)置有第四P型半導體層30。具體地，在各STI29及檢測部27的下側(cè)分別設(shè)置第四P型半導體層30。通過對N型外延層23多次離子注入作為P型雜質(zhì)的例如硼，分別形成第四P型半導體層30。第四P型半導體層30中，各層的中央部30a的硼濃度比其周邊部的硼濃度更高。
本實施形態(tài)的情況，形成由5層構(gòu)成的第四P型半導體層30。因此，為了形成這些由5層構(gòu)成的第四P型半導體層30，進行5次硼的離子注入。這些5次離子注入中的注入能量及B離子的劑量，從第1次開始依次設(shè)定為約200KeV下約7×1012cm-2，約400 KeV下約5×1011cm-2，約650 KeV下約5×1011cm-2，約1100KeV下約5×1011cm-2，以及約1700KeV下約5×1011cm-2。在這種設(shè)定(注入條件)之下，在結(jié)束5次的離子注入的時刻，分別用由5層構(gòu)成的第四P型半導體層30無間隙地填埋在各STI29及檢測部27和P型阱25的表面部之間。即，在結(jié)束5次離子注入的時刻，各STI29及檢測部27和P型阱25的表面部之間的N型外延層23，通過由5層構(gòu)成的第四P型半導體層30進行實質(zhì)上的P型半導體層化。再有，分別設(shè)置在檢測部27的下側(cè)的第四P型半導體層30中，檢測部27的正下方的第四P型半導體層30、即最上層的第四P型半導體層30還作為所謂的擊穿停止層起作用。
在上述的離子注入工序中，通過熱擴散，使P型半導體襯底22中的硼從P型半導體襯底22中向N型外延層23側(cè)滲出。由此，與進行離子注入前相比，作為N型外延層23和P型阱25的結(jié)合交界面的PN結(jié)24就會進一步地向N/P+型襯底21側(cè)上升。具體地，在結(jié)束5次離子注入的時刻的N型外延層23的厚度約為2.0μm。即，在結(jié)束5次離子注入的時刻的PN結(jié)24位于距N/P+型襯底21的表面約2.0μm的深度處。因此，從N/P+型襯底21的表面到PN結(jié)24的厚度約為2.0μm的N型外延層23能夠通過由5層構(gòu)成的第四P型半導體層30進行實質(zhì)上的P型半導體層化。
像這樣，沿STI29及檢測部27分別設(shè)置且具有從STI29及檢測部27的正下方到達P型阱25的深度，不中斷地、連續(xù)地設(shè)置由5層構(gòu)成的第四P型半導體層30。由此，使光電二極管28與彼此鄰接的其它的光電二極管28在電方面元件隔離。即，以分別單獨圍繞光電二極管28的方式設(shè)置的第四P型半導體層30就與P型阱25一起，作為將光電二極管28之間電隔離的阻擋層起作用。
此外，本實施形態(tài)的情況下，即使在將晶片狀的N/P+型襯底21切割成多個芯片的芯片切斷部15，也同樣地設(shè)置由5層構(gòu)成的第四P型半導體層30。此芯片切斷部15的第四P型半導體層30與設(shè)置在STI29及檢測部27的下側(cè)的第四P型半導體層30同時形成。即在本實施方式中，在STI29及檢測部27的下側(cè)分別設(shè)置由成為阻擋層的由5層構(gòu)成的第四P型半導體層30時，還同時對對應劃片線部分分的、N型外延層23離子注入硼。由此，與設(shè)置在各STI29及檢測部27的下側(cè)的各第四P型半導體層30相同，在芯片切斷部15中不中斷地連續(xù)設(shè)置具有從N型外延層23的表面部到達P型阱25的深度的、由5層構(gòu)成的第四P型半導體層30。像這樣，即使在N/P+型襯底21的芯片切斷部15中，從N/P+型襯底21的表面到PN結(jié)24的厚度約2.0μm的N型外延層23也能夠通過由5層構(gòu)成的第四P型半導體層30進行實質(zhì)上的P型半導體層化。
在這種結(jié)構(gòu)的情況下，不增加工序數(shù)量同時進行就能夠容易地形成作為阻擋層的第四P型半導體層30和芯片切斷部15的第四P型半導體層30。
此外，N/P+型襯底21，在后工序中，沿芯片切斷部15分割成多個芯片。在芯片部15中，從N/P+型襯底21的表面至背面由第四P型半導體層30，P型阱25及P型半導體襯底22構(gòu)成。因此，在芯片切斷部15中，即使切斷N/P+型襯底21，在此切斷面也不會呈現(xiàn)出PN結(jié)24。
并且，為了使光電二極管28成為S3(表面屏蔽傳感器)結(jié)構(gòu)，在光電二極管28的表面部分別設(shè)置屏蔽(shield)層(PD-p層)32。具體地，首先，在除光電二極管28以外的N型外延層23的表面上，圖案形成未圖示的抗蝕劑膜以使其成為規(guī)定的圖形。此后，在光電二極管28的表面部中離子注入作為P型雜質(zhì)的硼。此時，注入能量及B離子的劑量設(shè)定為在約10KeV下1×1013cm-2。由此，通過由硼形成的作為P型半導體層的屏蔽層32分別覆蓋作為N型半導體層的光電二極管28的表面部(表面能級)來進行屏蔽。即，通過在光電二極管28的表面部形成屏蔽層32，就能夠?qū)嵸|(zhì)上執(zhí)行光電轉(zhuǎn)換的N型半導體層(28)埋入N型外延層23的表層部。通過這樣，用由硼形成的P型半導體層(32)來屏蔽N型半導體層(28)的表面，形成S3結(jié)構(gòu)的光電二極管28。
在這種結(jié)構(gòu)的情況下，在光電二極管28的表面附近，再次提高作為P型雜質(zhì)的硼的濃度。具體地，光電二極管28的表面附近的硼的濃度成為約1×1019cm-3。
另一方面，如上所述，在對應周邊電路模擬區(qū)域13及周邊電路邏輯區(qū)域14的部分中，分別形成P型阱13′、14。以鄰接攝像區(qū)域11的方式形成P型阱13′、14′。具體地，在N型外延層23的表面上，圖案形成未圖示的抗蝕劑膜以使其成為規(guī)定的圖形。此后，向N型外延層23的表面部離子注入作為P型雜質(zhì)的硼。此時，作為P型雜質(zhì)的濃度的硼濃度的峰值的深度主要由注入B離子時的能量的大小來決定。
在本實施方式中，作為B離子的注入條件，注入能量及B離子的劑量設(shè)定為在約800KeV下約1×1013cm-2以及約1500KeV下約5×1011cm-2。在這種設(shè)定(注入條件)之下，在N型外延層23的表面部2次離子注入硼。由此，在距N型外延層23的表面約2.0μm的深度處，分別形成由具有硼濃度曲線輪廓的第1、第2半導體層構(gòu)成的P型阱13′、14′。即，在N/P+型襯底21的表層部，隔著P型阱25，設(shè)置連接在P型半導體襯底22的P型阱13′、14′。P型阱13′、14′中的硼濃度設(shè)定為約2×1015cm-3。
然后，在用于形成模擬類的周邊電路12的周邊電路模擬區(qū)域13中，利用常規(guī)的加工形成ADC12a。雖然為了簡便在附圖中沒有詳細地示出，但在對應周邊電路模擬區(qū)域13的P型阱13′的表面附近，例如分別形成用于形成N型MOS晶體管的P型阱12-1及用于形成P型MOS晶體管的N型阱12-2。即，在P型阱12-1中形成N型MOS晶體管，在N型阱12-2中形成P型MOS晶體管，實現(xiàn)ADC12a的裝配。
此外，在用于形成邏輯類的周邊電路12的周邊電路模擬區(qū)域14中，利用常規(guī)的加工形成DAC12b、定時控制電路12c、TG/SG 12d、DSP12e、編碼電路12f、AGC電路12g、CLP電路12h及輸出電路12i。雖然為了簡便在附圖中沒有詳細地示出，但在對應周邊電路的邏輯區(qū)域14的P型阱14′的表面附近，例如分別形成用于形成N型MOS晶體管的P型阱12-1及用于形成P型MOS晶體管的N型阱12-2。即，在P型阱12-1中形成N型MOS晶體管，在N型阱12-2中形成P型MOS晶體管，實現(xiàn)DAC12b、定時控制電路12c、TG/SG 12d、DSP12e、編碼電路12f、AGC電路12g、CLP電路12h及輸出電路12i的裝配。
最終，在經(jīng)過利用常規(guī)的加工形成鋁(Al)布線等規(guī)定的工序后，沿芯片切斷部15劃片N/P+型襯底21，按芯片單位分別進行分割。由此，完成根據(jù)本實施形態(tài)的CMOS圖像傳感器。其結(jié)果，得到了如上所述的由所希望的結(jié)構(gòu)形成的CMOS圖像傳感器。即，在使用N/P+型襯底21的CMOS圖像傳感器中，光電二極管28被P型阱25及第四P型半導體層30單獨地圍起來，彼此電隔離，并且能夠阻止在芯片的切斷面出現(xiàn)PN結(jié)24。與此同時，能夠獲得，形成模擬類的周邊電路12的P型阱13′及形成邏輯類的周邊電路12的P型阱14′通過P型阱25與P型半導體襯底22連接的CMOS圖像傳感器。
圖3是表示在上述結(jié)構(gòu)的CMOS圖像傳感器中，沿N/P+型襯底21的厚度方向的雜質(zhì)濃度曲線輪廓的圖。在此，示出了圖2中用III-III線表示的、對應周邊電路模擬區(qū)域13(特別是P型阱12-1)的部分的、相對于深度方向的硼濃度。
即對對應周邊電路模擬區(qū)域13的部分進行設(shè)定，以使P型阱12-1，P型阱13′，P型阱25及P型半導體襯底22的各自的硼濃度如此圖所示。再有，即使對于對應周邊電路邏輯區(qū)域14(特別是P型阱12-1)的部分的、相對于深度方向的硼濃度而言，也幾乎同樣地進行設(shè)定。
圖4是表示上述CMOS圖像傳感器的攝像區(qū)域11的一部分的平面圖。如圖4所表明的，光電二極管28其周邊被第四P型半導體層30所包圍。由此，每一個光電二極管28通過設(shè)置在其周圍的各第四P型半導體層30，與鄰接的其它光電二極管28電隔離、絕緣。
圖5簡要示出了上述CMOS圖像傳感器中的像素的結(jié)構(gòu)。CMOS圖像傳感器的各像素結(jié)構(gòu)為具有復位晶體管1、讀出晶體管2、放大晶體管3、地址晶體管4及光電二極管28。復位晶體管1及讀出晶體管2的源極·漏極間直接連接。同樣地，放大晶體管3及地址晶體管4的源極·漏極間直接連接。此外，放大晶體管3的柵極連接在復位晶體管1及讀出晶體管2的源極·漏極間的連接點上。并且，光電二極管28其順方向側(cè)的端子連接到讀出晶體管2的源極(或漏極)。
接著，參照圖6，說明本實施方式的CMOS圖像傳感器的沿N/P+型襯底的厚度方向的雜質(zhì)濃度、電子分布及電勢。圖6分別表示沿著圖2中所示的CMOS圖像傳感器的VI-VI線的雜質(zhì)濃度、電子分布及電勢。
首先，說明圖6的上段側(cè)的曲線圖。在圖6上段側(cè)的曲線圖中，圖中用“B”表示的區(qū)域代表由P型半導體層構(gòu)成的屏蔽層32中的雜質(zhì)濃度。此外，圖中用“C”表示的區(qū)域代表由N型半導體層構(gòu)成的光電二極管28中的雜質(zhì)濃度。此外，圖中用“D”表示的區(qū)域代表N型外延層23中的雜質(zhì)濃度。此外，圖中用“E”表示的區(qū)域代表P型阱25中的雜質(zhì)濃度。再有，圖中用“F”表示的區(qū)域代表P型半導體襯底22中的雜質(zhì)濃度。
如圖6的上段側(cè)的曲線圖所表明的，從P型半導體襯底22的深層部到P型阱25的表面，作為P型雜質(zhì)濃度的硼濃度慢慢地降下來。而且，在位于深度約2.0μm的位置的P型阱25和N型外延層23的交界面(24)處，由于雜質(zhì)的導電類型互不相同，所以雜質(zhì)濃度急劇變化，成為陡峭的曲線輪廓。此外，在N型外延層23和由N型半導體層構(gòu)成的光電二極管28的交界面，由于雜質(zhì)相同，所以雜質(zhì)濃度平緩地變化。并且，在光電二極管28中，在深度約0.4μm處，作為N型雜質(zhì)的磷濃度達到峰值。還有，在光電二極管28和由P型半導體層構(gòu)成的屏蔽層32的交界面，由于雜質(zhì)互不相同，雜質(zhì)濃度暫時降下來。并且，在屏蔽層32中，在其表面附近，作為P型雜質(zhì)濃度的硼濃度達到峰值。此外，如圖6的上段側(cè)的曲線圖所表明的，N/P+型襯底21中的電子(載流子)的分布的峰值(極大)與光電二極管28中的N型雜質(zhì)濃度(磷濃度)的峰值(極大)基本上一致。
接著，說明圖6下段側(cè)的曲線圖。圖6的下段側(cè)的曲線圖示出了N/P+型襯底21中的電勢的分布。如圖6下段側(cè)的曲線圖及圖6上段側(cè)的曲線圖所表明的，N/P+型襯底21中的電勢為極小(最小)的位置與光電二極管28中的N型雜質(zhì)濃度(磷濃度)的峰值(極大)及N/P+型襯底21中的電子分布的峰值(極大)的位置基本上一致。
N/P+型襯底21中的電子的運動(動作)與通常所知的物理現(xiàn)象非常匹配。即，通過光電二極管28的光電作用，即使在N/P+型襯底21內(nèi)產(chǎn)生的電子從光電二極管28泄漏而擴散到作為N/P+型襯底21的深層部側(cè)的P型半導體襯底22側(cè)，也會因為勢壘壁而返回躍遷至N/P+型襯底21的表層部側(cè)。而且，從光電二極管28泄漏出去的電子最終通過擴散等，再次聚集在N/P+型襯底21中的電勢變低的光電二極管28中。特別是，從光電二極管28中泄漏出去的電子再次聚集到N/P+型襯底21中的電勢成為極小(最小)的光電二極管28中的雜質(zhì)濃度為峰值的位置。其結(jié)果，在使用N/P+型襯底21的本實施方式的CMOS圖像傳感器中，能夠提高光電二極管28的感光度。
如上所述，根據(jù)此第1實施方式，能夠使形成模擬類周邊電路12的P型阱13′及形成邏輯類周邊電路12的P型阱14′，通過P型半導體襯底22接地。因此，能夠使由邏輯電路及模擬電路產(chǎn)生的脈沖信號成為波形穩(wěn)定的良好的信號，能夠解決所謂的脈沖產(chǎn)生的定時移位的問題。而且，在使用N/P+型襯底21的CMOS圖像傳感器中，通過P型阱25及第四P型半導體層30，能夠電隔離光電二極管28，同時能夠阻止在芯片的切斷面出現(xiàn)PN結(jié)24。因此，就能夠獲得可以抑制因在鄰接的像素(光電二極管)中漏進電子而產(chǎn)生的混色、感光度下降、圖像浮散的CMOS圖像傳感器。其結(jié)果，在使用N/P+型襯底的CMOS圖像傳感器中，在能夠構(gòu)成在混色·感光皮·圖像浮散特性上優(yōu)良的結(jié)構(gòu)的同時，還能夠維持周邊電路高的頻率特性等，能夠構(gòu)成更加適合多像素化或高速化的結(jié)構(gòu)。
(第2實施方式)
圖7表示根據(jù)本發(fā)明的第二實施方式的采用N/P+襯底的CMOS圖像傳感器(放大型固體攝像器件)的基本結(jié)構(gòu)。本實施方式中，以單片化的CMOS圖像傳感器為例進行說明。此外，說明分別在對應周邊電路模擬區(qū)域13的N/P+型襯底21的表層部形成深的P型阱(第二P型半導體層)′，在對應周邊電路邏輯區(qū)域14的N/P+型襯底21的表層部形成比P型阱13′淺的P型阱(第一P型半導體層)14″的情況。再有，對與圖2相同的部分賦予相同的符號，在此省略其詳細的說明。
即，此第2實施方式與上述第1實施方式不同點在于，在周邊電路模擬區(qū)域13及周邊電路邏輯區(qū)域14中，僅周邊電路模擬區(qū)域13的P型阱13′結(jié)構(gòu)為通過P型阱25連接到P型半導體襯底22。
此外，圖8示出根據(jù)本實施方式的CMOS圖像傳感器的、沿N/P+型襯底的厚度方向的雜質(zhì)濃度曲線輪廓。在此，示出了圖7中由VIII-VIII線表示的、對應周邊電路邏輯區(qū)域14(特別是P型阱12-1)的部分的、相對于深度方向的硼濃度。如此圖所表明的，在N型外延層23和P型阱14″的交界面，及N型外延層23和P型阱25的交界面，各自的濃度變化變得急劇。這是因為，在對應周邊電路邏輯區(qū)域14的P型阱14″和P型阱25的相互間存在相反導電類型的N型外延層23。
在本實施方式的情況下，例如如圖7所示，P型阱13′，連續(xù)形成在對應周邊電路模擬區(qū)域13′的區(qū)域，具有從N/P+型襯底21的表層部到達P型阱25(或P型半導體襯底22)的深度。相對于此，P型阱14″形成在對應周邊電路邏輯區(qū)域14的區(qū)域，例如具有距N/P+型襯底21的表層部1μm左右的深度。
即，在對應周邊電路模擬區(qū)域13的N/P+型襯底21的表層部中以鄰接攝像區(qū)域11的方式形成P型阱13′。P型阱13′一直形成到深的位置(約2.0μm)，與P型阱25接觸。另一方面，在對應周邊電路14的N/P+型襯底21的表層部中，以與攝像區(qū)域11鄰接的方式形成P型阱14″。P型阱14″沒有形成到深的位置，不與P型阱25接觸。具體地，在N型外延層23的表面上，圖案形成未圖示的抗蝕劑膜，成為規(guī)定的圖形。此后，向N型外延層23的表面部中離子注入作為P型雜質(zhì)的硼。此時，作為P型雜質(zhì)的濃度的硼濃度的峰值的深度主要由注入B離子時的能量的大小決定。
作為B離子的注入條件，第1次的注入能量及B離子的劑量分別設(shè)定為在約800KeV下約1×1013cm-2，第2次的注入能量及B離子的劑量分別設(shè)定為在1500KeV下約5×1011cm-2。在此設(shè)定(注入條件)下，在重復進行規(guī)定圖形的抗蝕劑膜的形成和剝離的同時，還在對應周邊電路模擬區(qū)域13的部分中進行2次(第1次和第2次)的離子注入，形成深的P型阱13′。另一方面，在對應周邊電路邏輯區(qū)域14的部分中進行1次(僅第1次或第2次的任何1次)離子注入，形成比P型阱13′淺的P型阱14″。由此，在對應周邊電路模擬區(qū)域13的N/P+型襯底21的表層部中，形成距N型外延層23的表面約2.0μm的深度的、由具有硼濃度曲線輪廓的第二P型半導體層構(gòu)成的P型阱13′。相對于此，在對應周邊電路邏輯區(qū)域14的N/P+型襯底21的表層部中，形成距N型外延層23的表面約1.0μm的深度的、由具有硼濃度曲線輪廓的第一P型半導體層構(gòu)成的P型阱14″。
像這樣，分別在N/P+型襯底21的表層部中，隔著P型阱25，設(shè)置連接在P型半導體襯底22的P型阱13′，和因在與P型阱25之間殘留N型外延層23而不與P型半導體襯底22相連的P型阱14″。P型阱13′、14″中的硼濃度(P型雜質(zhì)濃度)例如設(shè)定為約2×1015cm-3。
然后，在用于形成模擬類的周邊電路12的周邊電路模擬區(qū)域13中，利用常規(guī)的加工形成ADC12a。此外，在用于形成邏輯類的周邊電路12的周邊電路模擬區(qū)域14中，利用常規(guī)的加工形成DAC12b、定時控制電路12c、TG/SG12d、DSP12e、編碼電路12f、AGC電路12g、CLP電路12h及輸出電路12i。雖然為了簡便在附圖中沒有詳細地示出，但在對應周邊電路模擬區(qū)域13的P型阱13′的表面附近及對應周邊電路的邏輯區(qū)域14的P型阱14″的表面附近，例如分別形成用于形成N型MOS晶體管的P型阱12-1及用于形成P型MOS晶體管的N型阱12-2。
再有，在對應周邊電路邏輯區(qū)域14的N型外延層23的表面部(P型阱14″的表面附近)中，還以例如注入能量及劑量約1500KeV及約5×1013cm-2離子注入磷。由此，能夠提高原本薄的N型外延層23的濃度(約2×1015cm-3)，能夠保持阱(12-1、12-2)間的隔離耐壓。但是，此工序也可以根據(jù)設(shè)計標準而省略。
如上所述，本實施方式這種結(jié)構(gòu)的情況，關(guān)于模擬類的周邊電路12，由于P型阱13′連接到P型半導體層底22，所以能夠獲得穩(wěn)定的零電位。關(guān)于邏輯類周邊電路12，P型阱14″沒有連接在P型半導體襯底22。因此，能夠解決因由邏輯類的周邊電路12產(chǎn)生的噪音飛進攝像區(qū)域11內(nèi)及周邊電路模擬區(qū)域13內(nèi)而引起的所謂縱條紋和橫條紋等圖像特性的劣化的問題。再有，邏輯類的周邊電路12的情況，像模擬類的周邊電路12那樣，不會由于稍微的脈沖波形的變形及定時的延遲而使特性劣化，所以零電位的一些波動不影響圖像特性。
即，在使用N/P+型襯底21的CMOS圖像傳感器中，在使形成邏輯類周邊電路12的P型阱13′連接到P型半導體襯底22的情況下，能夠獲得穩(wěn)定的零電位。因此，能夠使由模擬類的周邊電路12形成的脈沖信號成為穩(wěn)定的良好的波形，不產(chǎn)生定時的延遲。此外，在使用N/P+型襯底21的CMOS圖像傳感器中，由于N/P+型襯底21中產(chǎn)生的載流子會迅速再結(jié)合，因此能夠抑制因電子泄漏到鄰接的像素(28)內(nèi)而產(chǎn)生的所謂混色·圖像浮散的畫質(zhì)劣化。而且，在使用P+型襯底21的CMOS圖像傳感器中，在使周邊電路邏輯區(qū)域14中的P型阱14″與P型半導體襯底22隔離的情況下，能夠阻止由邏輯類周邊電路12產(chǎn)生的噪音通過P型半導體襯底22及P型阱25飛入到周邊電路模擬區(qū)域13內(nèi)和攝像區(qū)域11內(nèi)。由此，能夠抑制縱條紋和橫條紋的圖像特性不良的發(fā)生。
本領(lǐng)域普通技術(shù)人員容易理解附加的優(yōu)點并進行修改。因此，在本發(fā)明的更寬范圍方面的本發(fā)明不限于在此展示并描述的具體詳細和表述的各實施例。因此，在不脫離附加權(quán)利要求及其等同含義所限定的本發(fā)明的基本概念的精神和范圍之內(nèi)，可以進行各種修改。
權(quán)利要求
1.一種固體攝像裝置，包括半導體襯底，上述半導體襯底由含有P型雜質(zhì)的襯底本體和在上述襯底本體上設(shè)置的第一N型半導體層構(gòu)成；含有多個光電轉(zhuǎn)換部的攝像區(qū)域，上述多個光電轉(zhuǎn)換部由在上述第一N型半導體層的表面部上彼此獨立設(shè)置的第二N型半導體層構(gòu)成；第一周邊電路區(qū)域，上述第一周邊電路區(qū)域由在上述第一N型半導體層上形成的第一P型半導體層構(gòu)成；以及第二周邊電路區(qū)域，上述第二周邊電路區(qū)域由在上述第一N型半導體層上以連接上述襯底本體的方式形成的第二P型半導體層構(gòu)成。
2.根據(jù)權(quán)利1所述的固體攝像裝置，上述第二P型半導體層具有從上述第一N型半導體層的表面部到達上述襯底本體的深度，并被連續(xù)地形成。
3.根據(jù)權(quán)利1所述的固體攝像裝置，在上述第1周邊電路區(qū)域中設(shè)置有邏輯類的周邊電路。
4.根據(jù)權(quán)利1所述的固體攝像裝置，在上述第2周邊電路區(qū)域中設(shè)置有模擬類的周邊電路。
5.根據(jù)權(quán)利1所述的固體攝像裝置，在上述襯底本體和上述第一N型半導體層之間，還設(shè)置有第三P型半導體層；上述第二P型半導體層通過上述第三P型半導體層與上述襯底本體連接。
6.根據(jù)權(quán)利1所述的固體攝像裝置，上述第一N型半導體層是外延生長層。
7.根據(jù)權(quán)利1所述的固體攝像裝置，在上述攝像區(qū)域中，還設(shè)置有多個第四P型半導體層，以便使上述多個光電轉(zhuǎn)換部相互隔離。
8.根據(jù)權(quán)利7所述的固體攝像裝置，分別層疊多個雜質(zhì)層來構(gòu)成上述多個第四P型半導體層。
9.根據(jù)權(quán)利1所述的固體攝像裝置，將上述第一P型半導體層形成為具有從上述第一N型半導體層的表面部到達上述襯底本體的深度。
10.根據(jù)權(quán)利1所述的固體攝像裝置，將上述第一P型半導體層形成為具有從上述第一N型半導體層的表面部沒有到達上述襯底本體的深度。
11.根據(jù)權(quán)利10所述的固體攝像裝置，在上述第一P型半導體層和上述第一N型半導體層之間，及上述第一N型半導體層和上述襯底本體之間分別具有急劇的濃度變化。
12.根據(jù)權(quán)利1所述的固體攝像裝置，上述襯底本體中的電子的分布的峰值大致與上述第二N型半導體層中的雜質(zhì)濃度的峰值一致。
13.根據(jù)權(quán)利1所述的固體攝像裝置，上述襯底本體中的電勢成為極小的位置大致與上述第二N型半導體層中的雜質(zhì)濃度的峰值及上述襯底本體中的電子的分布的峰值一致。
14.根據(jù)權(quán)利1所述的固體攝像裝置，上述襯底本體從其深層部到表層部，雜質(zhì)濃度逐漸變小。
15.根據(jù)權(quán)利1所述的固體攝像裝置，上述第一N型半導體層和上述襯底本體之間雜質(zhì)濃度急劇地變化。
16.根據(jù)權(quán)利1所述的固體攝像裝置，上述第一N型半導體層和上述第二N型半導體層之間雜質(zhì)濃度平緩地變化。
全文摘要
一種固體攝像裝置，包括半導體襯底，上述半導體襯底由含有P型雜質(zhì)的襯底本體和在上述襯底本體上設(shè)置的第一N型半導體層構(gòu)成；含有多個光電轉(zhuǎn)換部的攝像區(qū)域，上述多個光電轉(zhuǎn)換部由在上述第一N型半導體層的表面部上彼此獨立設(shè)置的第二N型半導體層構(gòu)成；以及第一周邊電路區(qū)域，上述第一周邊電路區(qū)域由在上述第一N型半導體層上形成的第一P型半導體層構(gòu)成。此固體攝像裝置還包括第二周邊電路區(qū)域，上述第二周邊電路區(qū)域由在上述第一N型半導體層上以連接上述襯底本體的方式形成的第二P型半導體層構(gòu)成。
文檔編號H01L27/146GK101017837SQ20061006448
公開日2007年8月15日 申請日期2006年11月10日 優(yōu)先權(quán)日2005年11月11日
發(fā)明者井上郁子, 后藤浩成, 山下浩史, 井原久典, 田中長孝, 山口鐵也 申請人:株式會社東芝