專利名稱：具有高源極耦合比的快閃記憶晶胞系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，特別是涉及一種可增加集成記憶體電路源極耦合比的具有高源極耦合比的快閃記憶晶胞系統(tǒng)。
背景技術(shù)：
電子擦除式可編程只讀記憶體(electrically erasable programmableread only memory；EEPROM)并不是速度最快的記憶體，但其儲存的資料可保持一段很長的時(shí)間。一個(gè)電子擦除式可編程只讀記憶體或快閃電子擦除式可編程只讀記憶體(flash EEPROM)的程式寫入(programming)伴隨著浮動閘極上的電荷改變。在一定程度的電壓下，浮動閘極上的電荷來自于金氧半導(dǎo)體(metal oxide semiconductor；MOS)的通道。此電壓強(qiáng)力反轉(zhuǎn)源極或汲極接合面(junction)的偏壓(bias)。在此條件下，到達(dá)此接合面的通道電流大部分為高能量或熱電流載子，較佳地為電子。部分熱電子橫越一靠近基板表面的接合面，被注入此基板的一上方氧化層，且進(jìn)一步進(jìn)入一鄰近的結(jié)構(gòu)，例如一浮動或隔離的多晶硅閘極。熱電子注入浮動閘極的充電效率決定了源極耦合比(source-coupling ratio)。如果閘極接受了從任何其他源極而來的訊號，被收集在閘極中的電荷就會觸發(fā)閘極。如此，金氧半導(dǎo)體電晶體可被誘導(dǎo)轉(zhuǎn)換狀態(tài)，并在新的狀態(tài)下保持穩(wěn)定。金氧半導(dǎo)體電晶體的編程即是利用不同狀態(tài)的轉(zhuǎn)換來達(dá)到記憶體的功能。
一般的快閃電子擦除式可編程只讀記憶晶胞構(gòu)造可為下列兩者之一以一分閘(split gate)方式排列，其浮動閘極(floating gate)及字元線(wordline)或控制閘極(control gate)皆位于金氧半導(dǎo)體通道之上，可連續(xù)性的控制通道電流；或以一堆疊閘極(stack gate)方式排列，浮動閘極位于金氧半導(dǎo)體通道之上，且控制閘極位于此浮動閘極之上。堆疊閘極的排列方式只需占用極小部份的空間，而分閘式的排列方式則對于連續(xù)性控制具有很大的優(yōu)勢，其中此控制閘極可完全關(guān)閉通道的電流，且不須依賴浮動閘極的帶電狀態(tài)。
接合面的邊緣充分?jǐn)U散到浮動閘極下方，可達(dá)到最大的重疊區(qū)域以收集電荷。然而，隨著半導(dǎo)體元件的幾何尺寸縮小，通道長度變得更短，因而增加金氧半導(dǎo)體穿透(punch through)的可能性。就其本身而言，金氧半導(dǎo)體的通道長度必須重新設(shè)計(jì)而不利用到源極接合面，一般是避開源極接合面邊緣。然而，避開浮動閘極下方的源極接合面邊緣而回到接近浮動閘極邊緣，源極耦合比可能降低。當(dāng)源極耦合比降低，金氧半導(dǎo)體電晶體的程式寫入能力會變得更低也更困難。
由此可見，上述現(xiàn)有的電子擦除式可編程只讀記憶體的設(shè)計(jì)在使用上顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決具有高源極耦合比的快閃記憶晶胞系統(tǒng)的設(shè)計(jì)存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計(jì)被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的具有高源極耦合比的快閃記憶晶胞系統(tǒng)的設(shè)計(jì)，便成了當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。
有鑒于上述現(xiàn)有的電子擦除式可編程只讀記憶體的設(shè)計(jì)存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計(jì)制造多年豐富的實(shí)務(wù)經(jīng)驗(yàn)及專業(yè)知識，并配合學(xué)理的運(yùn)用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新的具有高源極耦合比的可微縮化分閘式快閃記憶晶胞，能夠改進(jìn)一般現(xiàn)有的電子擦除式可編程只讀記憶體的設(shè)計(jì)，使其更具有實(shí)用性。經(jīng)過不斷的研究、設(shè)計(jì)，并經(jīng)反復(fù)試作樣品及改進(jìn)后，終于創(chuàng)設(shè)出確具實(shí)用價(jià)值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于，克服現(xiàn)有的電子擦除式可編程只讀記憶體的設(shè)計(jì)存在的缺陷，而提供一種新的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，所要解決的技術(shù)問題是提升金氧半導(dǎo)體電晶體的程式寫入能力，從而更加適于實(shí)用。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其包括一浮動閘極元件具有一浮動閘極、一源極及一汲極；以及至少一第一多晶硅層沉積于該浮動閘極上，并藉由沉積于該浮動閘極上的至少一第一介電層與該浮動閘極分離，該第一介電層形成的一接合面以電子穿隧使該浮動閘極充電。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其中所述的第一多晶硅層電性連結(jié)至該源極。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其中所述的浮動閘極形成配置于該接合面與一另一接合面的一第二多晶硅層，且該浮動閘極元件至少包括一分閘式記憶晶胞。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其中所述的另一接合面為一氧化層、一氧化-氮化-氧化層或一納米結(jié)晶薄膜。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其中所述的浮動閘極形成于一基板上，該第一多晶硅層電性耦合于該源極，該源極與該汲極分別形成于該基板上，及一另一接合面介于該浮動閘極與一通道間，且該通道形成于該基板上介于該汲極與該源極之間。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其中所述的介于該通道與該源極間的一內(nèi)區(qū)段，配置于該浮動閘極的一橫向邊緣下方。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其中所述的第一介電層為一氧化層。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其中所述的第一多晶硅層的接觸部分包括一硅化金屬形成于其上。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其中所述的浮動閘極為儲存電荷的一第二多晶硅層，及該第一多晶硅層電性連結(jié)至該源極，且更包括一第二介電層配置于該浮動閘極之下，并覆蓋在該源極與該汲極間的一通道上，該第二介電層形成一另一接合面提供電子由該源極注入，以為該浮動閘極充電。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其中所述的第一多晶硅層為一源極。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其中所述的通道形成于一基板上，一內(nèi)區(qū)段介于該源極與該通道之間，該通道配置于該浮動閘極的一邊緣之下。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其包括一第三多晶硅層鄰接于該浮動閘極，作為一控制閘極以控制該浮動閘極使之充電，該第三多晶硅層利用一介電層電性隔離該浮動閘極。
前述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其包括一四乙基正硅酸鹽(tetra-ethylorthosilane；TEOS)氧化層配置于該第一多晶硅層之上；一或一以上的導(dǎo)電介層插塞連接一自對準(zhǔn)硅化金屬配置于該汲極或該源極上，以連結(jié)其他電子電路；以及一或一以上的側(cè)壁間隙壁配置于該至少一導(dǎo)電介層插塞與該第三多晶硅層之間。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。由以上可知，為了達(dá)到上述目的，本發(fā)明提供了一種可改良快閃記憶晶胞的源極耦合比的系統(tǒng)。根據(jù)本發(fā)明的一實(shí)施例，一具有高源極耦合比的快閃記憶晶胞系統(tǒng)包括有一傳統(tǒng)的浮動閘極元件，其具有一浮動閘極、一源極及一汲極。此浮動閘極形成于一第一接合面之上，利用由源極向浮動閘極注入電子的方式為此浮動閘極充電，且至少一第一介電層被沉積于此浮動閘極的頂部，以形成一第二接合面。此外，至少一第一多晶硅層被沉積于此第一介電層頂部，此第一多晶硅層是用以電性連接源極，其中電子穿隧(electrontunneling)穿過第二接合面到浮動閘極以為此浮動閘極充電，因而增加了此浮動閘極的源極耦合比，并因此增加了電荷的儲存效率。
借由上述技術(shù)方案，本發(fā)明具有高源極耦合比的快閃記憶晶胞系統(tǒng)至少具有下列優(yōu)點(diǎn)本發(fā)明利用轉(zhuǎn)移至少一部份的程式寫入功能到閘對閘間穿隧，提高了集成電路記憶體的源極耦合比。熱電子穿隧從源極線多晶硅層產(chǎn)生，穿過一薄的中間氧化層到浮動閘極多晶硅，可以于一般程式寫入電壓下進(jìn)行程式寫入。已知抹除則發(fā)生于一般抹除電壓反轉(zhuǎn)的情況下。
綜上所述，本發(fā)明具有上述諸多優(yōu)點(diǎn)及實(shí)用價(jià)值，其在功能上皆有較大改進(jìn)，在技術(shù)上有較大進(jìn)步，并產(chǎn)生了好用及實(shí)用的效果，且較現(xiàn)有的電子擦除式可編程只讀記憶體的設(shè)計(jì)具有增進(jìn)的多項(xiàng)功效，從而更加適于實(shí)用，并具有產(chǎn)業(yè)的廣泛利用價(jià)值，誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖1到圖5是依照本發(fā)明一較佳實(shí)施例的建立電子擦除式可編程只讀記憶晶胞的一系列流程的截面圖。
圖6是依照本發(fā)明一較佳實(shí)施例的一種具有高源極耦合比的電子擦除式可編程只讀記憶晶胞的截面圖。
圖7是依照本發(fā)明一較佳實(shí)施例的一種具有高源極耦合比的電子擦除式可編程只讀記憶晶胞連結(jié)到一第一金屬層的截面圖。
圖8A是依照本發(fā)明一較佳實(shí)施例的一種制造流程圖。
圖8B到圖8G是依照本發(fā)明一較佳實(shí)施例的一種制程中各個(gè)細(xì)節(jié)的流程圖。
100截面104浮動閘極氧化層108源極閘氧化層112四乙基正硅酸鹽氧化層200截面204堆疊結(jié)構(gòu)302底部抗反射涂層 306晶胞裕度圖案400截面500截面504插塞602源極線多晶硅層606氧化層側(cè)壁間隙壁612自動對準(zhǔn)硅化金屬表面616自動對準(zhǔn)硅化金屬表面702介電層706介層插塞800制程步驟流程圖804步驟808步驟812步驟102基板
106浮動閘極多晶硅層110源極閘多晶硅層114光阻202高溫氧化層300截面304光阻層308間隔402金氧半導(dǎo)體源極502晶胞多晶硅層600截面604控制閘極610金氧半導(dǎo)體汲極614自動對準(zhǔn)硅化金屬表面700截面704平面708溝渠802步驟806步驟810步驟814步驟具體實(shí)施方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對依據(jù)本發(fā)明提出的具有高源極耦合比的可微縮化分閘式快閃記憶晶胞其具體實(shí)施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細(xì)說明如后。
通過
具體實(shí)施例方式
的說明，當(dāng)可對本發(fā)明為達(dá)成預(yù)定目的所采取的技術(shù)手段及功效得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發(fā)明加以限制。
電子擦除式可編程只讀記憶體或快閃電子擦除式可編程只讀記憶體可被構(gòu)筑于現(xiàn)今元件幾何尺寸持續(xù)微縮的記憶體上，但其并未具有一高源極耦合比。其中至少一部份的程式寫入功能，包括抹除功能，由熱電子注入轉(zhuǎn)移到電子穿隧。由于源極接合面變得較淺，以致于此接合面移到靠近浮動閘極多晶硅下，因而產(chǎn)生可適合一般金氧半導(dǎo)體功能而不會造成穿透的通道長度。此結(jié)構(gòu)特征的實(shí)施例圖示如下。
圖1到圖5是依照本發(fā)明一較佳實(shí)施例的建立電子擦除式可編程只讀記憶晶胞的一系列流程的截面圖。請參閱圖1所示，截面100為本發(fā)明的具有高源極耦合比的可微縮化分閘式記憶晶胞的初期階段，首先一犧牲氧化層成長于一半導(dǎo)體基板102上，接著再蝕刻除去。一多重自動對準(zhǔn)(self-aligned)制程可允許配合一些其他的步驟以形成后續(xù)的復(fù)數(shù)個(gè)材料層。一浮動閘極氧化層104于基板102上成長，此浮動閘極以氧化層-氮化層-氧化層方式、一納米結(jié)晶材料或類似的可適用的薄膜來代替熱氧化層成長，隨后一浮動閘極多晶硅層106被沉積于浮動閘極氧化層104上。
首先完成一標(biāo)準(zhǔn)的淺溝渠隔離(shallow trench isolation；STI)制程，其步驟順序在此不多做贅述。接著一源極閘氧化層108被沉積于此浮動閘極多晶硅層106上，一源極閘多晶硅層110被沉積于此源極閘氧化層108上，一四乙基正硅酸鹽(tetra-ethylorthosilane；TEOS)氧化層112或其他沉積氧化層接著被沉積于此源極閘多晶硅層110上。接著形成一具有不同浮動閘極圖案的光阻114，隨后進(jìn)行曝光、顯影及烘烤。
請參閱圖2所示，為根據(jù)本發(fā)明一實(shí)施例的第一結(jié)構(gòu)的截面圖。利用如圖1所示的不同圖案的光阻114，將光阻114未覆蓋的部分向下蝕刻至基板102處，包括一部份四乙基正硅酸鹽氧化層112、一部份源極閘多晶硅層110、一部份源極閘氧化層108、一部份浮動閘極多晶硅層106及一部份浮動閘極氧化層104，接著移除此光阻114以形成分離的堆疊結(jié)構(gòu)204。此分離的堆疊結(jié)構(gòu)204包括最上方的四乙基正硅酸鹽氧化層112、源極閘多晶硅層110、源極閘氧化層108、浮動閘極多晶硅層106及浮動閘極氧化層104。一高溫氧化層202隨后被沉積于各個(gè)堆疊結(jié)構(gòu)204的頂部、側(cè)邊及基板102上。
請參閱圖3所示，截面300為延續(xù)前文所述的更進(jìn)一步的結(jié)構(gòu)。首先可選擇沉積一涂層，例如一底部抗反射涂層(bottom antireflectivecoating；BARC)302。此底部抗反射涂層302經(jīng)回蝕后可提供位于各元件間的高溫氧化層202一被覆層，并間隔各堆疊結(jié)構(gòu)204。此底部抗反射涂層302可改善轉(zhuǎn)印在光阻上的圖案清晰度。在堆疊結(jié)構(gòu)204中心部分及各堆疊結(jié)構(gòu)204的間隔308上，沉積一層用來定義晶胞裕度圖案306的光阻層304，并進(jìn)行曝光、顯影及烘烤。
請參閱圖4所示，截面400為延續(xù)前文所述的更進(jìn)一步的結(jié)構(gòu)。此光阻層304可適用于蝕刻部分的高溫氧化層202、四乙基正硅酸鹽氧化層112及底部抗反射涂層302(如圖3所示的介于堆疊結(jié)構(gòu)204間的底部抗反射涂層302部分)。此蝕刻操作穿過位于堆疊結(jié)構(gòu)204上的源極閘多晶硅層110的晶胞裕度圖案306的曝光部分，并暴露出基板102的一部份，剛好是介于各個(gè)堆疊結(jié)構(gòu)204間的間隔308的底部。一源極摻雜布植此源極閘多晶硅層110的曝露部分，并藉由在基板102上的間隔308的底部進(jìn)行布植，制造出一金氧半導(dǎo)體源極402。接著依其特性，分別將光阻層304及底部抗反射涂層302以一蝕刻制程移除。
請參閱圖5所示，截面500為延續(xù)前文所述的更進(jìn)一步的結(jié)構(gòu)。首先沉積一半導(dǎo)體材料，例如晶胞多晶硅層502，當(dāng)多晶硅沉積時(shí)，此晶胞多晶硅層502覆蓋于基板102上的各個(gè)元件間的高溫氧化層202上，并完全包圍覆蓋堆疊結(jié)構(gòu)204。此時(shí)圖4所示的間隔308則被填滿，而成為一源極多晶硅插塞504，與基板102上的金氧半導(dǎo)體源極402接觸，并與堆疊結(jié)構(gòu)204的一側(cè)的源極閘多晶硅層110接觸。此外，此源極閘多晶硅層110覆蓋于浮動閘極多晶硅層106之上，其間并以源極閘氧化層108將兩者隔離。此金氧半導(dǎo)體源極402經(jīng)由布植擴(kuò)散而變得深且夠?qū)?，以延伸到浮動閘極晶硅層106的邊緣。本發(fā)明一實(shí)施例中，此介于金氧半導(dǎo)體源極402及形成于金氧半導(dǎo)體源極402與金氧半導(dǎo)體汲極610(如圖6所示)間的通道的內(nèi)區(qū)段(intersection)，配置于此浮動閘極多晶硅層106的邊緣之下。
請參閱圖6所示，截面600為延續(xù)前文所述的更進(jìn)一步的結(jié)構(gòu)。此為于金屬制程前，一完成的分閘式記憶晶胞前段結(jié)構(gòu)。利用非等向性干蝕刻移除一部份的晶胞多晶硅層502(如先前圖5所示)。此步驟可于之前的晶胞多晶硅層502的水平區(qū)域留下一源極線多晶硅層602，亦留下一多晶硅側(cè)壁間隙壁與字元線連結(jié)，可視為控制閘極604，且以一垂直的高溫氧化層202部分與浮動閘極多晶硅層106隔絕，此時(shí)位于堆疊結(jié)構(gòu)204頂部的高溫氧化層202已暴露出來。
利用沉積一第一氧化層可制造出氧化層側(cè)壁間隙壁606，接著利用非等向性干蝕刻法移除水平表面上的大部分沉積氧化層，包括源極線多晶硅層602表面、控制閘極604表面以及基板102表面上的氧化層。
這些暴露出來的多晶硅區(qū)域可進(jìn)行一源極/汲極布植。此布植由位于基板102上的金氧半導(dǎo)體汲極610開始擴(kuò)散，此浮動閘極多晶硅層106、浮動閘極氧化層104、金氧半導(dǎo)體汲極610及金氧半導(dǎo)體源極402的結(jié)合體，可視為一傳統(tǒng)的浮動閘極元件。接著沉積金屬及合金于此暴露的多晶硅表面以形成多晶硅自動對準(zhǔn)硅化金屬。自高溫氧化層202表面移除過多的金屬，并以傳統(tǒng)的方法形成氧化層側(cè)壁間隙壁606的表面。自動對準(zhǔn)硅化金屬是用以產(chǎn)生較好的電性接觸及電流傳遞效果，此時(shí)硅化金屬位于源極線多晶硅層602上的一自動對準(zhǔn)硅化金屬表面612、控制閘極604上的一自動對準(zhǔn)硅化金屬表面614及金氧半導(dǎo)體汲極610上的一自動對準(zhǔn)硅化金屬表面616上。
電子擦除式可編程只讀記憶體的程式寫入伴隨著浮動閘極上的電荷改變。一般來說，電荷是由熱電子注入金氧半導(dǎo)體源極402接合面時(shí)偏壓強(qiáng)力反轉(zhuǎn)而產(chǎn)生，金氧半導(dǎo)體源極接合面一般于浮動閘極多晶硅層底下進(jìn)行橫向擴(kuò)散，并占去了金氧半導(dǎo)體通道長度的一部份。隨著元件幾何尺寸的持續(xù)微縮及較短的通道長度設(shè)計(jì)，更容易發(fā)生穿透的問題。為了在浮動閘極之下提供最大的通道長度，提供熱電子注入到浮動閘極氧化層的接合面必須往后移到接近浮動閘極邊緣的位置。此將接合面往后移到靠近浮動閘極邊緣的方式有一個(gè)缺點(diǎn)，就是當(dāng)收集注入的電荷載子時(shí)，只有較少的浮動閘極區(qū)域在接合面上方，其源極耦合比會降低，且程式寫入變得較難及較慢。
本發(fā)明將至少一部份的程式寫入功能轉(zhuǎn)移至閘對閘間穿隧(gate-to-gate tunneling)，此穿隧發(fā)生于源極閘多晶硅層110及浮動閘極多晶硅層106之間，此穿隧穿過源極閘氧化層108，可視為另一個(gè)接合面。特定的程式寫入電壓可應(yīng)用于連結(jié)金氧半導(dǎo)體源極402的源極線多晶硅層602、控制閘極604及金氧半導(dǎo)體汲極610。于此技術(shù)領(lǐng)域中已知運(yùn)用一特定的抹除電壓亦可造成穿隧的產(chǎn)生。
當(dāng)進(jìn)行程式寫入時(shí)，以傳統(tǒng)方法于源極施加一高電壓，相對于基板102，此金氧半導(dǎo)體源極402的接合面偏壓被強(qiáng)力反轉(zhuǎn)，同時(shí)源極多晶硅層110則電性連結(jié)到源極線多晶硅層602、源極多晶硅插塞504及金氧半導(dǎo)體源極402，相對于浮動閘極多晶硅層106，這些區(qū)域的偏壓被強(qiáng)力反轉(zhuǎn)。熱電子由金氧半導(dǎo)體源極402的接合面注入，并穿過浮動閘極氧化層104到浮動閘極多晶硅層106，此作用可為此浮動閘極充電或使此記憶體晶胞成為一記憶狀態(tài)。然而，當(dāng)此接合面被移回到較靠近浮動閘極邊緣的位置時(shí)，此程式寫入機(jī)轉(zhuǎn)的效率會降低。此差異及帶電效率的提高是由電子穿隧所供應(yīng)的。源極閘氧化層108的特定厚度及組成，可促進(jìn)源極閘多晶硅層110與于程式寫入或抹除電壓下的浮動閘極多晶硅層106間的電子穿隧產(chǎn)生。插入自動對準(zhǔn)源極插塞504及增加兩個(gè)多晶硅層的重疊區(qū)域可提高電容及整體穿隧，因此也提高了程式寫入的效率、速度及源極耦合比。可利用傳統(tǒng)的連結(jié)及偏壓工具，按照指示施加偏壓于此結(jié)構(gòu)上。
請參閱圖7所示，截面700為延續(xù)前文所述的更進(jìn)一步的結(jié)構(gòu)。相對于圖6所示的前段部分結(jié)構(gòu)，圖7呈現(xiàn)的是此內(nèi)連線金屬化制程的后段。首先沉積一介電層702，接著進(jìn)行一平坦化制程，例如一化學(xué)機(jī)械研磨(chemical-mechanical polish；CMP)制程，以制造一平面704。以微影制程及蝕刻制程產(chǎn)生不同的垂直介層插塞(via)706，以連結(jié)到位于源極線多晶硅層602上的自動對準(zhǔn)硅化金屬表面612及控制閘極604上的自動對準(zhǔn)硅化金屬表面614。以微影制程及蝕刻制程產(chǎn)生平的溝渠708以連結(jié)到介層插塞706，此介層插塞706及溝渠708隨后可以金屬填滿，一般為銅。此時(shí)整個(gè)結(jié)構(gòu)已準(zhǔn)備好后續(xù)所需的介電層及金屬。
請參閱圖8所示，為依照本發(fā)明的一制程步驟流程圖800。如步驟802所示，于半導(dǎo)體基板上沉積不同的氧化層及多晶硅層，接著以光阻定義范圍，圖8B提供步驟802的更詳細(xì)的說明。再參閱步驟804，利用蝕刻半導(dǎo)體基板上不同氧化層及多晶硅層的一部份以形成堆疊結(jié)構(gòu)，此外，并以高溫沉積一氧化層于其上。圖8C則提供了關(guān)于步驟804的詳細(xì)說明。再參閱步驟806，接著設(shè)計(jì)一晶胞裕度圖案。接著如步驟808所示，沉積復(fù)數(shù)層的氧化層及底部抗反射涂層，再將晶胞裕度圖案轉(zhuǎn)移至于光阻上，并依照圖案進(jìn)行蝕刻，接著以布植方式形成金氧半導(dǎo)體的源極，在進(jìn)行下一個(gè)步驟前須先移除光阻及底部抗反射涂層。圖8D提供了關(guān)于步驟806的詳細(xì)說明。接著如步驟810所示，于晶胞多晶硅層沉積后，使布植的金氧半導(dǎo)體源極擴(kuò)散。圖8E提供了關(guān)于步驟808的詳細(xì)說明。再參閱步驟812，形成多晶硅層側(cè)壁間隙壁及氧化層側(cè)壁間隙壁，并進(jìn)行源極布植及擴(kuò)散，接著在各個(gè)不同區(qū)域的多晶硅層上形成硅化金屬。圖8F提供了關(guān)于步驟810的詳細(xì)說明。最后，如步驟814所示，在各個(gè)金屬層間形成金屬內(nèi)連線。圖8G提供了關(guān)于步驟812的詳細(xì)說明。
在更新、更小的金氧半導(dǎo)體元件上，于金氧半導(dǎo)體源極接合面邊緣注入熱電子并穿過上方氧化層至浮動閘極，然后電子需再回到靠近浮動閘極邊緣的位置，此時(shí)程式寫入變得較差且較慢，因?yàn)樵诮雍厦娴纳戏街挥泻苄〉母娱l極區(qū)域可收集電荷。
本發(fā)明利用轉(zhuǎn)移至少一部份的程式寫入功能到閘對閘間穿隧，提高了集成電路記憶體的源極耦合比。熱電子穿隧從源極線多晶硅層產(chǎn)生，穿過一薄的中間氧化層到浮動閘極多晶硅，可以于一般程式寫入電壓下進(jìn)行程式寫入。已知抹除則發(fā)生于一般抹除電壓反轉(zhuǎn)的情況下。
以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容作出些許更動或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其包括一浮動閘極元件具有一浮動閘極、一源極及一汲極；以及至少一第一多晶硅層沉積于該浮動閘極上，并藉由沉積于該浮動閘極上的至少一第一介電層與該浮動閘極分離，該第一介電層形成的一接合面以電子穿隧使該浮動閘極充電。具有高源極耦合比的可微縮化分閘式快閃記憶晶胞
2.根據(jù)權(quán)利要求1所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其中所述的第一多晶硅層電性連結(jié)至該源極。
3.根據(jù)權(quán)利要求1所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其中所述的浮動閘極形成配置于該接合面與一另一接合面的一第二多晶硅層，且該浮動閘極元件至少包括一分閘式記憶晶胞。
4.根據(jù)權(quán)利要求1所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其中所述的另一接合面為一氧化層、一氧化-氮化-氧化層或一納米結(jié)晶薄膜。
5.根據(jù)權(quán)利要求1所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其中所述的浮動閘極形成于一基板上，該第一多晶硅層電性耦合于該源極，該源極與該汲極分別形成于該基板上，及一另一接合面介于該浮動閘極與一通道間，且該通道形成于該基板上介于該汲極與該源極之間。
6.根據(jù)權(quán)利要求5所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其中所述的介于該通道與該源極間的一內(nèi)區(qū)段，配置于該浮動閘極的一橫向邊緣下方。
7.根據(jù)權(quán)利要求1所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其中所述的第一介電層為一氧化層。
8.根據(jù)權(quán)利要求1所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其中所述的第一多晶硅層的接觸部分包括一硅化金屬形成于其上。
9.根據(jù)權(quán)利要求1所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其中所述的浮動閘極為儲存電荷的一第二多晶硅層，及該第一多晶硅層電性連結(jié)至該源極，且更包括一第二介電層配置于該浮動閘極之下，并覆蓋在該源極與該汲極間的一通道上，該第二介電層形成一另一接合面提供電子由該源極注入，以為該浮動閘極充電。
10.根據(jù)權(quán)利要求9所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其中所述的第一多晶硅層為一源極。
11.根據(jù)權(quán)利要求9所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其中所述的通道形成于一基板上，一內(nèi)區(qū)段介于該源極與該通道之間，該通道配置于該浮動閘極的一邊緣之下。
12.根據(jù)權(quán)利要求10所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其包括一第三多晶硅層鄰接于該浮動閘極，作為一控制閘極以控制該浮動閘極使之充電，該第三多晶硅層利用一介電層電性隔離該浮動閘極。
13.根據(jù)權(quán)利要求12所述的具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其特征在于其包括一四乙基正硅酸鹽氧化層配置于該第一多晶硅層之上；一或一以上的導(dǎo)電介層插塞連接一自對準(zhǔn)硅化金屬配置于該汲極或該源極上，以連結(jié)其他電子電路；以及一或一以上的側(cè)壁間隙壁配置于該至少一導(dǎo)電介層插塞與該第三多晶硅層之間。
全文摘要
本發(fā)明是有關(guān)于一種具有高源極耦合比的快閃記憶晶胞系統(tǒng)，其包括至少一傳統(tǒng)的浮動閘極元件，具有一浮動閘極、一源極及一汲極。此浮動閘極形成于一第一接合面之上，利用由源極往浮動閘極注入電子的方式為此浮動閘極充電，且在浮動閘極上方沉積至少一第一介電層以形成一第二接合面。至少一第一多晶硅層沉積于此第一介電層上方，此第一多晶硅層電性連結(jié)到源極。電子穿隧通過第二接合面到浮動閘極以為此浮動閘極充電，因而提高了此浮動閘極的源極耦合比及電荷的儲存效率。
文檔編號H01L27/115GK1841784SQ20061006582
公開日2006年10月4日 申請日期2006年3月23日 優(yōu)先權(quán)日2005年3月24日
發(fā)明者徐德訓(xùn), 宋弘政 申請人:臺灣積體電路制造股份有限公司