專利名稱：預處理過程和電路性能變量的測量的晶片上方法和裝置的制作方法
技術領域：
本發(fā)明一般地涉及集成電路測試電路，更具體地說，涉及晶片上專用測量數(shù)據(jù)預處理器電路。
背景技術：
半導體電路速度和其他性能因素是目前的處理系統(tǒng)中的關鍵限制并且隨著技術的進步可預見地將變?yōu)楦P鍵的限制。隨著現(xiàn)有技術被推動到其極限，產(chǎn)出和性能分析以及測試對于半導體芯片電路設計來說變得更加必要。
歷史上，使用預測基于環(huán)境和過程變化的電路性能的程序來模擬電路設計。近來，在芯片或切口(kerf)上結合了測試電路，其提供了與基于環(huán)境和過程變化的電路性能有關的有用信息。一種被實現(xiàn)為測試電路延遲的常用電路是環(huán)形計數(shù)器，其在取決于環(huán)的周圍的總電路延遲的頻率處振蕩。可以實現(xiàn)其他電路來確定過渡時間和其他依賴于過程/環(huán)境的性能變量。
通常，使用測試器來測量上述電路的輸出，所述測試器從所述電路提取所需的測量數(shù)據(jù)并對提取的測量數(shù)據(jù)執(zhí)行分析計算。通常，執(zhí)行預測給定電路和過程的產(chǎn)出/性能行為的統(tǒng)計分析。所述統(tǒng)計計算既是輸入數(shù)據(jù)密集的又是計算密集的。
典型的測試器-晶片連接的帶寬被限制在大約100Mhz，而現(xiàn)有電路工作在接近5Ghz和更高的頻率。如果可以執(zhí)行測量數(shù)據(jù)的某些預處理減少，則測試和分析速度的結果改進將減少測量和分析過程的周轉時間和/或使在相同時段內執(zhí)行更深入的分析成為可能。但是，任何數(shù)據(jù)減少都會限制統(tǒng)計分析的可能值，因為所采取的每次測量通常都與每個性能變量的統(tǒng)計相關。
因此，需要提供一種減少用于過程和環(huán)境相關的性能變量晶片測試的測量/分析時間的方法和裝置。還需要提供一種兼容當前使用的統(tǒng)計技術的方法和裝置，以便不會由于測量/分析時間的減少而產(chǎn)生分析輸入的顯著損失。

發(fā)明內容
在一種晶片上裝置和方法中實現(xiàn)了減少用于過程和環(huán)境相關的性能變量測試的測量/分析時間的目標。所述裝置是可以結合在晶片或切口上的一個或多個芯片內的電路。
所述電路是累加由晶片上的一個或多個測試電路提供的測量值序列的直和以及高階冪的和的專用統(tǒng)計預處理器。最高到N階的統(tǒng)計矩(moment)可以由外部系統(tǒng)從所述累加的和容易地算出。所述電路因此在將電路輸出傳輸?shù)綔y試器之前執(zhí)行兼容的和準確的數(shù)據(jù)減少，導致不會丟失統(tǒng)計分析信息。
所述電路接收與范圍在0與1之間的測量對應的整數(shù)以便迫使每個測量對冪的貢獻也位于0與1之間。一組查找表提供每個累加值的適合的冪階的輸出，并且所述冪由加法器/累加器來累加。
作為所述查找表的替代，所述電路的另一個實施例使用乘法器來確定每個測量對冪的貢獻，并且可以被級聯(lián)以簡化電路設計。
還可以將一組整數(shù)比較器結合在所述電路中以便通過捕獲測試數(shù)據(jù)累加期間遇到的最大和最小值來確定測量值的范圍。
還可以結合直方圖存儲器來存儲用于范圍內的值的數(shù)據(jù)點的累加。所述直方圖的地址范圍可以基于范圍確定電路的輸出通過計算來設置。
如附圖所示，從以下更具體的對本發(fā)明的優(yōu)選實施例的描述，本發(fā)明的上述和其他目標、特征和優(yōu)點將是顯而易見的。


在所附權利要求中說明了被認為是本發(fā)明特性的新穎特征。但是，當結合附圖閱讀時，通過參考以下對示例性實施例的詳細說明，可以最佳地理解發(fā)明本身及其優(yōu)選使用方式、進一步的目的和優(yōu)點，其中相同的標號指相同的部件，這些附圖是圖1是其中實現(xiàn)根據(jù)本發(fā)明的實施例的方法的系統(tǒng)的示意圖；圖2A和2B是根據(jù)本發(fā)明的實施例的向電路提供輸入數(shù)據(jù)的示例性測量電路的方塊圖；圖3是示出了本發(fā)明的實施例中使用的標度的圖；圖4是根據(jù)本發(fā)明的一個實施例的電路的方塊圖；圖5是根據(jù)本發(fā)明的另一個實施例的電路的方塊圖。
具體實施例方式
參考附圖，具體地說，參考圖1，圖1示出了其中執(zhí)行根據(jù)本發(fā)明的實施例的方法的VLSI晶片測試系統(tǒng)。晶片測試器10包括邊界掃描單元10A，邊界掃描單元10A用于通過探頭13(具有到芯片12A的電測試連接13A)將激勵提供給測試中的晶片12上的芯片12A以及從測試中的晶片12上的芯片12A接收數(shù)據(jù)。工作站計算機18被連接到晶片測試器10，工作站計算機18具有連接到存儲器17的處理器16并用于執(zhí)行來自存儲器17的程序指令，其中所述程序指令包括用于根據(jù)本發(fā)明的實施例接收由晶片12內的電路產(chǎn)生的數(shù)據(jù)的程序指令。由本發(fā)明的實施例產(chǎn)生的數(shù)據(jù)是從芯片12A內的測量電路或從嵌入晶片12的切口的測量電路12B(即，集成在切割芯片12A后被丟棄的晶片12的部分上的電路)收集的縮減形式的測量數(shù)據(jù)。測量數(shù)據(jù)的另一個可能源是來自只是在芯片12A上被臨時構造并在制造過程中的最后步驟之后被去除的電路(例如，使用在測試測量之后被去除并被“功能”金屬層替代的犧牲金屬層實現(xiàn)的電路)。
由根據(jù)本發(fā)明的實施例的電路產(chǎn)生的數(shù)據(jù)通過晶片測試器10被傳輸?shù)焦ぷ髡居嬎銠C18并被存儲在存儲器17和/或其他存儲介質(如硬盤)中。工作站計算機18還與用于顯示程序輸出(如下文描述的統(tǒng)計分析結果)的圖形顯示裝置19相連。工作站計算機18還與輸入設備(如鼠標15和鍵盤14)相連以便接收用戶輸入。工作站計算機可以與公用網(wǎng)絡(如互聯(lián)網(wǎng))相連，或者可以是專用網(wǎng)絡(如各種“內聯(lián)網(wǎng)”)，并且包含用于分析由根據(jù)本發(fā)明的實施例的方法和電路產(chǎn)生的數(shù)據(jù)的程序指令的軟件可以位于遠程計算機上或本地地位于工作站計算機18內。進而，工作站計算機18可以通過此類網(wǎng)絡連接與晶片測試器相連。
雖然圖1的系統(tǒng)示出了適合于順序測試晶片上的多個芯片的配置，但是示出的系統(tǒng)是示例性的并且不限于本發(fā)明。探頭13可以是多芯片全晶片探測系統(tǒng)，或者可以包括多個用于在單個或多個芯片基礎上同時測試多個晶片的探頭。此外，雖然示出了邊界數(shù)據(jù)檢索和激勵，但是本發(fā)明的技術也可應用到其他可用于探測晶片12的接口，或應用到在全功能芯片中實現(xiàn)的電路，其中通過串行或并行總線或其他接口來執(zhí)行數(shù)據(jù)提取。
現(xiàn)在參考圖2A和2B，其中示出了可以由根據(jù)本發(fā)明的實施例的電路和方法預處理的測量電路和測量的實例。圖2A示出了用于確定延遲時間的普通測量電路實例。環(huán)形計數(shù)器20包括很多級，它們可以被用來確定絕對緩沖器/反相器延遲(其設置了使用類似緩沖器/反相器建立的電路的工作頻率的極限)。環(huán)形計數(shù)器20的輸出脈沖序列的頻率將指示級延遲的和，并且頻率變化將指示延遲的變化并因此指示級的性能。頻率計數(shù)器21被用來提供與環(huán)形計數(shù)器20的工作頻率對應的計數(shù)值，并且在測試間隔時間的結尾處，頻率計數(shù)器的計數(shù)被加載到掃描鎖存器22(掃描鎖存器22可以被實現(xiàn)為頻率計數(shù)器自身內的可掃描級)中?；诃h(huán)境和基于多個晶片和/或芯片來研究諸如環(huán)形計數(shù)器20的頻率之類的測量以便研究過程變化對延遲和穩(wěn)定性的影響。通常，對大量測量執(zhí)行高斯分析并且結果分布將產(chǎn)生與設備產(chǎn)出、最佳運行點以及其中設計可以被改進的方式有關的線索。
圖2B是用于研究電源特性的模擬測量電路的實例。電壓調壓器25(其通常是功能芯片的一部分)具有兩個由模擬-數(shù)字(A/D)轉換器23讀出的輸出，以便可以確定電源節(jié)點處的電流消耗和電壓并且可以將結果數(shù)字值加載到掃描鎖存器24中。A/D轉換器可以存在于功能芯片中，臨時在芯片上實現(xiàn)，或位于切口中?？梢酝ㄟ^掃描鎖存器24中的值來研究諸如將芯片上的電路的激勵狀態(tài)與電流消耗關聯(lián)以便定位缺陷的靜態(tài)電源層電流測量(IDDQ測量)之類的測量。任何其他希望基于大量測量來研究的模擬測量都可以被同樣地輸入A/D轉換器23并由本發(fā)明的電路和方法來預處理。
本發(fā)明主要關注用于減少在工作站計算機與晶片12上(或在單獨芯片中)的電路之間的接口上執(zhí)行在晶片12內(或在單獨芯片中)進行的測量(例如由圖2A和2B中示出的電路進行的測量)的統(tǒng)計評估所需的帶寬的技術。具體地說，就高斯分析而言，可以根據(jù)測量值的冪的總和來表示高斯分布的矩。如果xi表示測量值的序列，N是分布中的測量次數(shù)，并且S1、S2和S3分別表示xi的和、平方和以及立方和(從1到N)，則可以應用以下展開 表1根據(jù)上表，可以觀察到對于遞增階的每個矩，只需計算測量值的冪的附加和(或只是平均值的和)，因為已經(jīng)為低階矩確定了所有其他項。高階矩(例如，峰態(tài))也可以被類似地展開并且將取決于測量值的高階冪的總和(并且低階值已被計算出)。
現(xiàn)在參考圖3，其中示出了使上述計算在專用預處理器電路中可實現(xiàn)的正規(guī)化。由于每個高階矩都要求高階冪，所以對于任意測量輸入值，通常都將需要浮點運算。但是，在本發(fā)明中，通過設計來預先定標或預先安排輸入測量值，以便所有測量值都是對應于0和1之間的值的正整數(shù)。因此，所述高階冪也位于0和1之間，并且可以由具有有限位數(shù)的整數(shù)運算來近似。圖3的曲線圖示出了X的開始的三個冪，并且示出了當映射在從0到2M的測量值(x軸)間時在0與1之間的正規(guī)化表達，其中M是用來表示到測量數(shù)據(jù)和冪的累加的測量和冪輸入的數(shù)字中的位數(shù)。曲線圖的左側(y軸)也示為從0到2M被正規(guī)化，但是測量值入到冪值出可以由不同的位數(shù)來表示，這取決于冪值的表達中的容許誤差。
現(xiàn)在參考圖4，其中示出了根據(jù)本發(fā)明的實施例的預處理電路。所述電路通常將在晶片的切口上實現(xiàn)并在晶片的測試期間使用以便評估整體性能及其可變性。
在掃描寄存器30A中接收輸入測試值(如由圖2A和2B的電路產(chǎn)生的那些值)。示出的電路的操作由有限狀態(tài)機31來控制，有限狀態(tài)機31控制所述電路預處理在掃描寄存器30A中接收到的測量值序列的順序。提供了啟動信號以導致在測量值序列開始時有限狀態(tài)機31開始預處理。測量值被提供給累加測量總數(shù)(以便計算平均值)的加法器-累加器39A，以及被提供給兩個通過將測量值用作索引來產(chǎn)生每個測量值的平方和立方的查找表38A和38B。加法器-累加器39B和39C分別累加平方和(以便計算方差)以及立方和(以便計算偏斜)。在測量循環(huán)結束時，加法器-累加器39A-39C中的值被提供給掃描寄存器30B，然后掃描寄存器30B可以被圖1的系統(tǒng)掃描以檢索預處理測量累加值。結果，可以以在芯片處可用的時鐘頻率來執(zhí)行大量的測量，并且只需通過晶片探測系統(tǒng)掃描很小的結果數(shù)據(jù)集。
上述電路能夠產(chǎn)生三階分布的布局和形狀，并且添加了其他高階查找表和加法器-累加器后，可以被擴展以便通過高階矩計算從結果累加值為所述分布提供更多的形狀數(shù)據(jù)。一旦已檢索累加的冪與測量和，就可以在來自晶片的所需輸入數(shù)據(jù)最少的情況下，由外部系統(tǒng)來執(zhí)行表1中示出的計算。
通過結合范圍計算器或最小/最大測量捕獲電路40從所述電路向外部系統(tǒng)提供了其他信息。紋波比較器32將每個測量值與存儲在鎖存器33A中的存儲的最大測量值和存儲在鎖存器33B中的最小測量值進行比較。如果找到了新的最大值或最小值，則該新的值被存儲在鎖存器33A或33B中的相應鎖存器中。通過掃描寄存器30B(其通常只出于示例目的示出，因為鎖存器33A和33B可以作為掃描鏈的一部分)來輸出鎖存器值。鎖存器33A和33B在測量循環(huán)開始時被有限狀態(tài)機31設置為等于第一個測量值，以便在測量循環(huán)結束時準確地捕獲范圍?？梢栽谒鲭娐分?例如在Q估計器38內)采用計算實際范圍(最大-最小)的電路，并且范圍值可以被掃描出來，但是最大值和最小值的掃描通常足以在外部處理系統(tǒng)確定測量的范圍，并且表示無足輕重的額外數(shù)據(jù)傳輸負擔。
另一個可以被包括在圖4的電路中的部件是直方圖存儲器34。直方圖是另一種緊密數(shù)據(jù)對象，其提供了僅分布曲線所未揭示的與數(shù)據(jù)測量值的相對頻率有關的有用信息。直方圖存儲器34包括遞增器35，其將由地址選擇器36從當前測量值的域(field)選擇的數(shù)字所尋址的位置加一。Q估計器38根據(jù)先前測量循環(huán)期間范圍計算的結果來確定測量值中的非常數(shù)位的域。(為了結合直方圖測量，有限狀態(tài)機31被設計為以兩次轉變來工作，第一次轉變計算范圍、測量和以及冪和，第二次轉變獲得直方圖。)一旦知道了值的范圍，Q估計器38就從測量選擇要應用的位(基本上，從范圍值中的最高階“1”位向下到直方圖存儲器34的地址輸入的寬度的所有位?？商娲兀@是從鎖存器33A和33B中的值之間的第一個不同位向下到直方圖存儲器34的地址輸入的寬度的所有位。)因此，對于每個測量值，直方圖存儲器34中的唯一或準唯一位置被遞增以便為每個測量值提供頻率計數(shù)。(如果直方圖存儲器34中沒有足夠的分辨率來使用單獨的位置容納總范圍中的每個測量值，則相鄰的測量值將在位置上重疊。)在測量循環(huán)的第二次轉變之后，直方圖存儲器34中的值可以通過掃描寄存器30B被掃描出來。在直方圖表的末尾處保存溢出值，以便維護不匹配由地址選擇器36選擇的范圍的值的計數(shù)。
現(xiàn)在參考圖5，其中示出了根據(jù)本發(fā)明的另一個實施例的電路。圖5的電路與上述圖4的電路非常相似，所以下面將只描述工作和結構上的不同。替代圖4的電路中使用的查找表，圖5的電路使用乘法器來獲得同樣的結果。第一乘法器樹42A將每個測量值與自身相乘以計算平方，其然后由加法器-累加器39B所累加。第二乘法器樹42B將從乘法器樹42A接收的平方與所述測量值相乘以計算立方，其由加法器-累加器39C所累加。可以增加更多的乘法器來計算更高階的冪以便在計算更高階的矩中使用并且可以如所示出的被串行地連接，或者可替代地利用組合，或對選定的低階測量冪和/或測量值執(zhí)行平方功能以獲得期望的冪(例如，第三乘法器可以將乘法器42A的輸出進行平方或將乘法器42B的輸出乘以所述測量值以獲得同樣的結果)。
概括地說，圖4和5的電路能夠提供計算和(其是計算描述分布的特征矩所需的)所必需的所有輸入值，它們還生成范圍(最小和最大)以及頻率直方圖，這是通常用來評估晶片測量值的三種統(tǒng)計數(shù)據(jù)類型。雖然可以結合進一步的計算能力來產(chǎn)生最后的統(tǒng)計矩，但這通常并不是必需的或所期望的，因為數(shù)據(jù)集已被本發(fā)明的操作充分地減少，并且晶片測試系統(tǒng)可以容易地從所提供的數(shù)據(jù)計算出所述矩。
雖然參考本發(fā)明的優(yōu)選實施例具體示出并描述了本發(fā)明，但是本領域的技術人員將理解，在不偏離本發(fā)明的精神和范圍的情況下，可以對其做出形式和細節(jié)上的上述以及其他更改。
權利要求
1.一種用于預處理晶片的性能變量測量以便在后續(xù)的統(tǒng)計分析中使用的方法，所述方法包括從所述晶片內的測量電路接收測量值序列；在所述晶片內的分析電路中第一次累加所述測量值序列的和；在所述分析電路中第二次累加每個所述測量值序列的平方的第二個和；在所述分析電路中第三次累加每個所述測量值序列的立方的第三個和；以及讀取所述分析電路的輸出以將所述累加的結果傳輸?shù)酵獠刻幚硐到y(tǒng)以便計算所述測量值序列的統(tǒng)計矩。
2.根據(jù)權利要求1的方法，還包括對于所述測量值中的每個測量值，在所述分析電路中判定每個測量值是否大于存儲的最大測量值或小于存儲的最小測量值；響應于判定給定的測量值大于所述存儲的最大測量值，使用所述給定的測量值來替換所述存儲的最大測量值；響應于判定給定的測量值小于所述存儲的最小測量值，使用所述給定的測量值來替換所述存儲的最小測量值，并且其中所述讀取還讀取所述存儲的最小測量值和所述存儲的最大測量值以便確定所述外部處理系統(tǒng)中的所述測量值的范圍。
3.根據(jù)權利要求2的方法，還包括對于所述測量值中的每個測量值，遞增從與每個測量值一致的直方圖表選擇的直方圖表值，以便為所述測量值序列中遇到的每個值累加所述分析電路中的多個直方圖計數(shù)，并且其中所述讀取還讀取所述直方圖計數(shù)以便將直方圖數(shù)據(jù)提供給所述外部處理系統(tǒng)。
4.根據(jù)權利要求3的方法，還包括選擇與所述存儲的最大測量值和所述存儲的最小測量值一致的所述測量值中的每個測量值的部分域以便將所述測量值的范圍定標到所述直方圖表的地址范圍。
5.根據(jù)權利要求1的方法，還包括對于所述測量值中的每個測量值，遞增與每個測量值一致的選擇的直方圖表值，以便為所述測量值序列中遇到的每個值累加所述分析電路中的多個直方圖計數(shù)，并且其中所述讀取還讀取所述直方圖計數(shù)以便將直方圖數(shù)據(jù)提供給所述外部處理系統(tǒng)。
6.根據(jù)權利要求1的方法，還包括從由所述測量值序列索引的所述分析電路內的查找表中提取整數(shù)值以便確定每個測量值的平方和立方，并且其中所述第二和第三次累加累加所述提取的整數(shù)值中的相應值。
7.根據(jù)權利要求1的方法，還包括在所述分析電路內將每個測量值與自身相乘以獲得所述測量值的平方；以及在所述分析電路內將所述平方與所述每個測量值相乘以獲得所述測量值的立方，并且其中所述第二次累加累加每個平方并且所述第三次累加累加每個立方。
8.一種布置在晶片上以預處理來自所述晶片上的另一個電路的性能變量測量以便由外部處理系統(tǒng)進行后續(xù)統(tǒng)計分析的電路，所述電路包括用于從測量電路接收測量值序列的寄存器；用于累加所述測量值序列的和的第一累加器；用于累加所述測量值序列的平方的第二個和的第二累加器；用于累加所述測量值序列的立方的第三個和的第三累加器；以及用于將所述累加器的值傳輸給所述外部處理系統(tǒng)以便計算所述測量值序列的統(tǒng)計矩的接口。
9.根據(jù)權利要求8的電路，還包括用于確定并存儲所述測量值序列的最大值和最小值的范圍計算器，并且其中所述范圍計算器與所述接口相連以便將與所述測量值序列的范圍對應的信息傳輸給所述外部處理系統(tǒng)。
10.根據(jù)權利要求9的電路，還包括用于為所述測量值序列中遇到的每個值存儲多個直方圖計數(shù)的直方圖表，并且其中所述直方圖表與所述接口相連以便將直方圖數(shù)據(jù)提供給所述外部處理系統(tǒng)。
11.根據(jù)權利要求10的電路，還包括用于選擇與所述存儲的最大測量值和所述存儲的最小測量值一致的所述測量值中的每個測量值的部分域以便將所述測量值的范圍定標到所述直方圖表的地址范圍的選擇器。
12.根據(jù)權利要求8的電路，還包括用于為所述測量值序列中遇到的每個值存儲多個直方圖計數(shù)的直方圖表，并且其中所述直方圖表與所述接口相連以便將直方圖數(shù)據(jù)提供給所述外部處理系統(tǒng)。
13.根據(jù)權利要求8的電路，還包括多個查找表，所述查找表具有由所述測量值序列提供的地址輸入和與所述第二和第三累加器中的關聯(lián)累加器相連的數(shù)據(jù)輸出，其中所述查找表存儲與所述地址輸入的平方以及立方對應并且為表示0與1之間的正分數(shù)的地址范圍正規(guī)化的數(shù)字。
14.根據(jù)權利要求8的電路，還包括用于將每個測量值與自身相乘以獲得所述測量值的平方的第一乘法器；以及用于將所述平方與所述每個測量值相乘以獲得所述測量值的立方的第二乘法器，并且其中所述第二累加器與所述第一乘法器的輸出相連以便累加每個平方，并且所述第三累加器與所述第二乘法器的輸出相連以便累加每個立方。
15.一種用于計算定標在0與1之間的多個輸入數(shù)據(jù)值的統(tǒng)計矩預乘積的電路，所述電路包括用于計算每個數(shù)據(jù)值對所述統(tǒng)計矩預乘積中的每個統(tǒng)計矩預乘積的貢獻的裝置；以及多個用于累加對所述矩預乘積中的相應矩預乘積的所述貢獻的加法器/累加器。
16.根據(jù)權利要求15的電路，其中所述用于計算的裝置包括多個查找表，每個查找表都包含對應于與所述統(tǒng)計矩預乘積之一對應的唯一正整數(shù)階冪的值，其中所述查找表中的每個查找表都被所述數(shù)據(jù)值所索引。
17.根據(jù)權利要求15的電路，其中所述用于計算的裝置包括多個乘法器，每個乘法器都與所述統(tǒng)計矩預乘積中的一個統(tǒng)計矩預乘積對應，其中所述乘法器中的每個乘法器都接收作為第一輸入的所述每個數(shù)據(jù)值，并且接收所述每個輸入中的一個輸入或與次低階統(tǒng)計矩預乘積對應的乘法器的輸出。
18.根據(jù)權利要求15的電路，還包括用于確定并存儲所述測量值序列的最大和最小值的范圍計算器。
19.根據(jù)權利要求15的電路，還包括用于為所述測量值序列中遇到的每個值存儲多個直方圖計數(shù)的直方圖表。
20.根據(jù)權利要求19的電路，還包括用于確定并存儲所述測量值序列的最大和最小值的范圍計算器；以及用于選擇與所述存儲的最大測量值和所述存儲的最小測量值一致的所述測量值中的每個測量值的部分域以便將所述測量值的范圍定標到所述直方圖表的地址范圍的選擇器。
全文摘要
一種用于預處理過程和基于環(huán)境的電路性能變量的測量的晶片上方法和裝置，所述方法和裝置提高了產(chǎn)出/性能測試和分析的容許能力。晶片上電路計算一個或多個測量電路的輸出的多個冪的和，從而在不丟失對所述分析有價值的信息的情況下減少了必須從所述晶片傳輸?shù)臄?shù)據(jù)量。輸入數(shù)據(jù)的整數(shù)標度被布置在0與1之間以便所述冪全部相似地位于0與1之間。所述電路可以使用查找表和加法器/累加器來累加每個測量對每個冪的貢獻，或使用乘法器布置來確定所述貢獻。通過由從測量數(shù)據(jù)和低階冪確定的相應計數(shù)來計時所述加法器/累加器，可以在所述加法器/累加器中實現(xiàn)所述乘法器。通過在所述測量被輸入時使用比較器來捕獲最大和最小值，可以確定測量值的范圍。
文檔編號H01L21/66GK1854745SQ20061006650
公開日2006年11月1日 申請日期2006年3月28日 優(yōu)先權日2005年4月19日
發(fā)明者S·R·納西夫 申請人:國際商業(yè)機器公司