專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路器件，尤其涉及應(yīng)用于面向便攜設(shè)備的系統(tǒng)LSI或微處理器等半導(dǎo)體集成電路器件有效的技術(shù)。
背景技術(shù)：
作為本發(fā)明人研究過的技術(shù)，例如，在面向便攜設(shè)備的系統(tǒng)LSI或微處理器等半導(dǎo)體集成電路器件方面，有以下技術(shù)。
近年來，便攜設(shè)備中的I/O(輸入輸出)電壓正日益多樣化。這是因?yàn)椋瑸榱俗非蟾偷南墓β识M(jìn)行低電壓化，同時(shí)為了有效利用現(xiàn)有資源又要使用在現(xiàn)有的高電壓下工作的接口。關(guān)于低電壓化，特別是對(duì)作為通用的存儲(chǔ)元件的隨機(jī)存取存儲(chǔ)器(DRAM)的接口單元的低功率化呼聲變強(qiáng)，正推動(dòng)著低電壓I/O的標(biāo)準(zhǔn)化。例如，在便攜設(shè)備中，SDRAM、DDR-SDRAM等的接口電壓，與作為當(dāng)前行業(yè)標(biāo)準(zhǔn)的3.3V相比，低電壓的1.8V正逐步成為標(biāo)準(zhǔn)。
另一方面，保持現(xiàn)有的接口也很重要。這是由于可拆裝的非易失存儲(chǔ)器(閃存等)等被設(shè)計(jì)成在高電壓(3.3V)下工作，該接口規(guī)格也已在業(yè)界被標(biāo)準(zhǔn)化?？梢詫?duì)產(chǎn)品世代不同的各種機(jī)種采用這種現(xiàn)有的接口，從而具有由批量生產(chǎn)帶來的成本降低的優(yōu)點(diǎn)。因此，繼續(xù)使用這種現(xiàn)有的I/O的需求很高。
因此，在考慮了成本和低功率的情況下，使安裝在LSI中的所有I/O電路(輸入輸出電路)的電源單一化(例如，統(tǒng)一成1.8V電壓)，在現(xiàn)階段極為困難。
然而，目前低電壓(1.8V)系的I/O對(duì)高速工作的要求不是很高。由此，可以使以在標(biāo)準(zhǔn)電壓(例如3.3V)下工作為前提的晶體管在低電壓(1.8V)下工作，來使用1.8V系的I/O。但是，最近的便攜設(shè)備，應(yīng)用的功能豐富，從而高速傳送大量數(shù)據(jù)的必要性逐步提高。由此，即使在低電壓下工作的I/O中對(duì)高速化的要求也很高，今后必然要求1.8V系的I/O的高速化。
美國(guó)專利第5969542號(hào)說明書[專利文獻(xiàn)2]日本特開2003-152096號(hào)公報(bào)發(fā)明內(nèi)容本發(fā)明人經(jīng)過研究發(fā)現(xiàn)，上述技術(shù)存在以下課題。
當(dāng)前主流的SoC(System-on-a-Chip)用LSI，以在提供給CPU等的構(gòu)成邏輯電路的晶體管的供給電壓即核心電壓(例如1.2V)、和用于與外部設(shè)備連接的I/O電壓(例如3.3V)下工作為前提，將MISFET的柵極絕緣膜厚度設(shè)計(jì)成2種。在這樣的設(shè)計(jì)上的條件下設(shè)計(jì)1.8V的I/O時(shí)，可以考慮使用上述3.3V用的MISFET使之在1.8V下工作。此時(shí)，由MISFET的飽和電流Ids、與柵極電壓Vg和閾值電壓Vth的差的平方成正比(Ids∝(Vg-Vth)2)這樣的所謂MISFET的電流-電壓關(guān)系可以清楚，對(duì)于在3.3V下工作時(shí)的飽和電流和在1.8V下工作時(shí)的飽和電流，當(dāng)假定Vth＝0.7V時(shí)，產(chǎn)生大約6倍左右的差；當(dāng)換算成延遲時(shí)間(Tpd)時(shí)，由于延遲時(shí)間是電源電壓V和柵極電容C的積除以Ids得到的商(TpdC×V/Ids)，因此，大約延遲3倍左右。因此，使用3.3V用的晶體管在1.8V下高速工作是很困難的。
為了使在1.8V下的工作高速化，也可以考慮使用追加了注入工序的低閾值的MISFET來設(shè)計(jì)3.3V用的MISFET，但當(dāng)將低閾值MISFET用于從電平轉(zhuǎn)換電路到前置緩沖器(pre buffer)、主緩沖器(main buffer)的低功率用I/O電路整體時(shí)，漏電流量增大，產(chǎn)生在便攜設(shè)備中所必須的低功率性喪失這樣的缺點(diǎn)。
此外，還可以考慮用在1.2V下工作的邏輯電路用的MISFET來設(shè)計(jì)在1.8V下工作的I/O的方法。該方法例如記載在專利文獻(xiàn)1中。在該文獻(xiàn)中公開了用1.8V的器件構(gòu)成2.5V的I/O的技術(shù)。利用了緩和施加于MISFET的最大施加電壓的耐壓緩和技術(shù)。但是，在應(yīng)用這樣的例子以1.2V用的MISFET構(gòu)筑1.8V的I/O電路時(shí)，一般地，根據(jù)所謂的比例(scaling)定律，1.2V用的MISFET的閾值不得不被設(shè)定得低，因此，存在漏電流增大這樣的課題。進(jìn)而，還必須施行針對(duì)靜電破壞的對(duì)策(ESD對(duì)策)，從而要增加工時(shí)數(shù)和成本。
上述例子是對(duì)LSI的制造工藝和掩模張數(shù)負(fù)面影響較小的方法，但在也可以不考慮這一點(diǎn)的情況下，還有用柵極絕緣膜厚度不同的多個(gè)MISFET構(gòu)成的方法。當(dāng)使用設(shè)計(jì)成在1.8V下可獲得大電流的柵極絕緣膜厚度的MISFET時(shí)，MISFET的導(dǎo)通電流，具有與柵極絕緣膜厚度的倒數(shù)成比例的關(guān)系，因此，只要能夠追加這種特別的MISFET就能夠?qū)崿F(xiàn)高速化。此時(shí)，雖然漏電流不成問題，但為了將柵極絕緣膜厚度做成3種，將不可避免制造工藝的復(fù)雜化、掩模張數(shù)的增多、以及用于質(zhì)量管理的工時(shí)數(shù)增加，從而造成制造成本的增加。
為了在與競(jìng)爭(zhēng)對(duì)手的競(jìng)爭(zhēng)中勝出，便攜設(shè)備以及民用設(shè)備必須是成本意識(shí)高的產(chǎn)品。因此，希望減少制造SoC用的LSI時(shí)的器件種類，削減要使用的掩模數(shù)，簡(jiǎn)化工藝流程。因此，存在以下課題，即、作為面向便攜設(shè)備的I/O電路，要用3.3V用的晶體管來設(shè)計(jì)低成本的1.8V高速I/O。
因此，本發(fā)明的目的在于，提供一種具有低成本、可在低電壓下高速工作的I/O電路的半導(dǎo)體集成電路器件。
本發(fā)明的上述及其它的目的和新的特征，將通過本說明書的描述和附圖得以明確。
以下，簡(jiǎn)單地說明本申請(qǐng)所公開的發(fā)明中有代表性的發(fā)明的概要。
在本發(fā)明中，著眼于當(dāng)在I/O電路中使I/O電壓Vcc降低時(shí)，引起速度變慢的部分是電平轉(zhuǎn)換單元和用于驅(qū)動(dòng)大型主緩沖器的前置緩沖器這一情況，通過對(duì)該部分的電路施加高電壓，來實(shí)現(xiàn)上述課題、即低成本、可在低電壓下高速工作的I/O。
即，本發(fā)明的半導(dǎo)體集成電路器件，具有在第1電源電壓下工作的電路、和在比上述第1電源電壓高的第2電源電壓下工作的輸出電路，所述半導(dǎo)體集成電路器件的特征在于具有這樣的單元，當(dāng)從在上述第1電源電壓下工作的電路向在上述第2電源電壓下工作的輸出電路傳送信號(hào)時(shí)，將信號(hào)電壓振幅暫時(shí)放大到比上述第2電源電壓高的第3電源電壓，然后，將其轉(zhuǎn)換成具有上述第2電源電壓的振幅的信號(hào)。
以下，簡(jiǎn)單地說明由本申請(qǐng)所公開的發(fā)明中有代表性的發(fā)明所取得的效果。
即，具有I/O電路的半導(dǎo)體集成電路器件，是低成本的，可在低電壓下高速工作。


圖1是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件的主體結(jié)構(gòu)的框圖。
圖2(a)、圖2(b)是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、輸出端的I/O電路的結(jié)構(gòu)例子的圖。
圖3是表示圖2的輸出端的I/O電路的工作的波形圖。
圖4是表示在本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中使用的晶體管(MISFET)的構(gòu)造的圖。
圖5是表示圖2的I/O電路的布局(layout)例子及其剖面構(gòu)造的圖。
圖6是表示圖2的I/O電路的另一個(gè)布局例子及其剖面構(gòu)造的圖。
圖7(a)、圖7(b)是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、輸出端的I/O電路的另一個(gè)結(jié)構(gòu)例子的圖。
圖8是表示圖7的主緩沖器的另一個(gè)結(jié)構(gòu)例子的圖。
圖9是表示圖7的I/O電路的布局例子及其剖面構(gòu)造的圖。
圖10(a)、圖10(b)是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、電源接線構(gòu)造的一個(gè)例子的框圖。
圖11是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、封裝(package)上的電源接線構(gòu)造的一個(gè)例子的框圖。
圖12是表示將本發(fā)明應(yīng)用于具有多個(gè)I/O電源的半導(dǎo)體集成電路器件時(shí)的結(jié)構(gòu)例的框圖。
圖13是表示將本發(fā)明應(yīng)用于具有多個(gè)I/O電源的半導(dǎo)體集成電路器件時(shí)的另一個(gè)結(jié)構(gòu)例子的框圖。
圖14是表示圖13的I/O電路(耐壓緩和電路)的結(jié)構(gòu)例子的電路圖。
圖15是表示圖14的I/O電路的工作的波形圖。
圖16是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、電平轉(zhuǎn)換電路的結(jié)構(gòu)例子的電路圖。
圖17是表示將本發(fā)明應(yīng)用于SSTL2時(shí)的輸入電路的結(jié)構(gòu)例子的框圖。
圖18是表示圖17的差動(dòng)放大器的結(jié)構(gòu)例子的電路圖。
圖19是表示圖17的差動(dòng)放大器的結(jié)構(gòu)例子的電路圖。
圖20是表示圖17的輸入電路的工作的波形圖。
圖21是表示本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體集成電路器件中、輸入電路的終端電阻的結(jié)構(gòu)例子的框圖。
具體實(shí)施例方式
以下，基于附圖詳細(xì)說明本發(fā)明的實(shí)施方式。在用于說明實(shí)施方式的所有附圖中，作為原則，對(duì)同一部件標(biāo)注相同的標(biāo)記，省略其反復(fù)的說明。
圖1是表示本發(fā)明的1個(gè)實(shí)施方式的半導(dǎo)體集成電路器件的主體結(jié)構(gòu)的圖。本實(shí)施方式的特征在于，在用于從LSI(半導(dǎo)體集成電路器件)內(nèi)部的邏輯電路向LSI外部發(fā)送信號(hào)的輸出緩沖器中，首先，將信號(hào)轉(zhuǎn)換成電壓振幅比在接口單元使用的電源電壓高的信號(hào)，然后，轉(zhuǎn)換成接口用電源電壓振幅。
在圖1中示出了一種LSI，該LSI被提供了在LSI內(nèi)部的CPU等的邏輯電路(邏輯單元)LGC中使用的電源vdd(例如1.2V、第1電源電壓)、標(biāo)準(zhǔn)接口用電源Vcc(例如3.3V、第3電源電壓)、低電壓接口用電源Vcc_18(例如1.8V、第2電源電壓)。用框圖示出了將1.8V的接口信號(hào)輸入給LSI、由內(nèi)部的邏輯電路對(duì)該信號(hào)進(jìn)行處理、再?gòu)腖SI輸出的路徑。從輸入衰減器(pad)PAD_I輸入的信號(hào)，經(jīng)由輸入緩沖器IBF，通過從I/O(輸入輸出)電壓(1.8V)轉(zhuǎn)換成邏輯電路的電源vdd的信號(hào)電平轉(zhuǎn)換電路(降電平轉(zhuǎn)換器(level-down-converter)LDC)，傳送給內(nèi)部的邏輯電路LGC。
另一方面，需要將從邏輯電路LGC傳送到外部的信號(hào)電平，從邏輯電路的電源電壓vdd轉(zhuǎn)換成I/O用的電源Vcc_18。此時(shí)，本實(shí)施方式的特征是，暫時(shí)由升電平轉(zhuǎn)換器(level-up-converter)LUC將信號(hào)振幅放大成更高電壓的Vcc電平，然后，由前置緩沖器PBF對(duì)該信號(hào)進(jìn)行放大，由最后一級(jí)的主緩沖器MBF將其轉(zhuǎn)換成接口電壓Vcc_18并發(fā)送出去。由此，能夠使產(chǎn)生了工作速度變慢的電平轉(zhuǎn)換單元和前置緩沖器單元高速工作，因此，可以使用高耐壓MISFET在低電壓下高速工作。在此使用的電平轉(zhuǎn)換電路，例如使用專利文獻(xiàn)2所記載的電平轉(zhuǎn)換電路就能實(shí)現(xiàn)。
此外，能在低電壓Vcc_18用I/O和高電壓Vcc用I/O中共用升電平轉(zhuǎn)換器LUC，不需要重新設(shè)計(jì)電平轉(zhuǎn)換電路，因此，還有能夠削減設(shè)計(jì)工時(shí)數(shù)的效果。專利文獻(xiàn)2所記載的升電平轉(zhuǎn)換器是將更低電壓(小于或等于1V)的信號(hào)振幅高速轉(zhuǎn)換成高電壓(3.3V)振幅的電路，構(gòu)造稍顯復(fù)雜，因此，只要能在所有I/O電路(輸入輸出電路)中共用升電平轉(zhuǎn)換器，就有能夠削減設(shè)計(jì)成本的效果。
然而，在本實(shí)施方式中，在將信號(hào)振幅從vdd電源電平轉(zhuǎn)換成vcc_18電源電平時(shí)，中途由電平轉(zhuǎn)換電路和前置緩沖器對(duì)信號(hào)振幅進(jìn)行升壓來驅(qū)動(dòng)，因此可能引起消耗功率的增加。但是，在一般的I/O電路中，由于該I/O電路所驅(qū)動(dòng)的負(fù)載比內(nèi)部的晶體管的柵極電容等大出許多，因而不會(huì)成為問題。例如，規(guī)格規(guī)定外部的輸出負(fù)載CL是15pF這樣大的值。另一方面，I/O電路的柵極最多也就是100μm左右，其電容在數(shù)百fF左右。由此可以清楚，由最后一級(jí)主緩沖器MBF對(duì)負(fù)載電容CL進(jìn)行充電放電的功率是支配性的，而由升電平轉(zhuǎn)換器LUC和前置緩沖器PBF消耗的功率是可以忽略的水平。
另外，漏電流也處于可以忽略的水平。這是因?yàn)殡m然漏電流有與漏極/源極間電壓成正比的傾向而比施加1.8V時(shí)有所增加，但由于高耐壓MISFET的閾值設(shè)定得高，從而在考慮了SoC芯片整體的漏電流時(shí)成為可以忽略的量。
進(jìn)而，本實(shí)施方式的特征在于，在低電壓用I/O電路和高電壓用I/O電路中共用升電平轉(zhuǎn)換器和前置緩沖器，因此，決定I/O電路特性的升電平轉(zhuǎn)換器和前置緩沖器的結(jié)構(gòu)幾乎不依賴于最后一級(jí)的電壓來確定。由此，能夠僅以1種電壓規(guī)格(例如在高電壓3.3V時(shí)，作為考慮了安全余量，例如是降低10％的電壓值的3V)來施行特性的粗略調(diào)整和某種程度的微調(diào)整。由此，還有能夠短TAT且低成本地實(shí)現(xiàn)穩(wěn)定的性能的效果。
因此，根據(jù)本實(shí)施方式的半導(dǎo)體集成電路器件，通過高電壓驅(qū)動(dòng)電平轉(zhuǎn)換單元和前置緩沖器，能夠提高1.8V I/O的工作速度。
另外，電平轉(zhuǎn)換單元和前置緩沖器單元能夠在3.3V I/O和1.8VI/O中公共化，進(jìn)而，如果使施加電壓為公共的3.3V，則零件的公共化和元件(cell)特性的抽取變得容易。
在圖1中，輸入電路的接地電位和輸出電路的電平轉(zhuǎn)換電路的接地電位為與內(nèi)部的邏輯電路相同的vss。其理由是輸出電路的主緩沖器MBF由非常大的晶體管構(gòu)成，因此，由于該晶體管導(dǎo)通/截止，有可能在輸出電路的前置緩沖器PBF和主緩沖器MBF的接地電位vssc中存在較大的噪聲。如果輸入電路和電平轉(zhuǎn)換電路不引入這樣的噪聲，則有防止工作速度變慢、信號(hào)質(zhì)量提高等效果。當(dāng)有不能發(fā)生這樣的狀況的產(chǎn)品時(shí)，也可以用I/O用的接地電位vssc對(duì)輸入電路和電平轉(zhuǎn)換電路進(jìn)行設(shè)計(jì)。
接著，說明輸出端的I/O電路OIOC的結(jié)構(gòu)。圖2(a)、2(b)示出了輸出端的I/O電路OIOC的結(jié)構(gòu)。圖2(a)是輸出端的I/O電路OIOC的概略圖，圖2(b)示出了其晶體管的各端子的電源。
首先，用圖2(a)說明輸出端的I/O電路OIOC的概略。升電平轉(zhuǎn)換器LUC是具有使信號(hào)振幅增加的功能的電路，通過施加在內(nèi)部邏輯電路中使用的vdd電源和作為高電位的vcc電源來使之工作。前置緩沖器PBF由高電壓vcc驅(qū)動(dòng)。
最后一級(jí)主緩沖器MBF，由作為接口電源的vcc_18電源驅(qū)動(dòng)。在圖2中，作為該主緩沖器MBF的結(jié)構(gòu)，示出了使p型MISFET的襯底端子連接vcc、使源極端子連接vcc_18的例子。此外，表示了將該p型MISFET的閾值電壓設(shè)定得較小的情況。
雖然在此未圖示，但當(dāng)作為主緩沖器MBF的p型MISFET，未采用閾值電壓小的MISFET構(gòu)成時(shí)，可以通過將柵極寬度W取得較大，來確保該p型MISFET的驅(qū)動(dòng)電流。
但是，在一般的工藝中往往是設(shè)置處理復(fù)合信號(hào)(mixed signal)的模擬用的晶體管，這時(shí)，該晶體管由閾值電壓小的MISFET構(gòu)成。由此，當(dāng)使用這樣的MISFET時(shí)，不增加工藝流程數(shù)和掩模張數(shù)就能實(shí)現(xiàn)高速的低電壓I/O電路，因而在此主要說明該實(shí)施方式。
圖2(b)是圖2(a)所示的前置緩沖器PBF和主緩沖器MBF的電路圖。一般地，I/O電路有啟動(dòng)(enable)信號(hào)、驅(qū)動(dòng)力切換信號(hào)等，因而比較復(fù)雜，但在此用最簡(jiǎn)單的作為放大電路的轉(zhuǎn)換器進(jìn)行說明。本實(shí)施方式也能應(yīng)用于轉(zhuǎn)換器以外的具有復(fù)雜功能的I/O電路。
前置緩沖器PBF由假定施加vcc的MISFET構(gòu)成，其閾值電壓也被設(shè)計(jì)成被提供vcc的電路通常使用的值。
另一方面，主緩沖器MBF的n型MISFET采用與前置緩沖器相同的MISFET，而p型MISFET采用改變MISFET的溝道的注入，使所謂的MISFET的閾值電壓小的MISFET。該p型MISFET的襯底電極VB的電位是vcc，源極電極VS是vcc_18，由此，產(chǎn)生襯底偏壓效應(yīng)。此外，其前一級(jí)的前置緩沖器PBF的工作電壓是vcc，因此其輸出的高電平輸出狀態(tài)為vcc電平。因此，在主緩沖器MBF的p型MISFET截止的條件(p型MISFET的柵極電極為vcc時(shí))下，襯底偏壓效應(yīng)和所謂的非柵極電壓效應(yīng)(在此是p型MISFET，柵極電壓比源極電壓高故而截止得很深)相疊加，可以降低漏電流。
圖3是圖2所示的輸出端的I/O電路的工作波形圖。說明來自內(nèi)部的邏輯電路LGC的輸出節(jié)點(diǎn)nd1具有vdd電壓的振幅，在時(shí)刻T1從低電平(vss電平)向高電平(vdd電平)轉(zhuǎn)變的情況。此后，這里的轉(zhuǎn)變的定義，設(shè)為信號(hào)穿過振幅的半值的時(shí)刻。節(jié)點(diǎn)nd1被輸入到其后的升電平轉(zhuǎn)換器LUC，在此將信號(hào)振幅轉(zhuǎn)換成vcc電平。由于存在升電平電路的延遲時(shí)間，因此，升電平電路的輸出節(jié)點(diǎn)nd2在時(shí)刻T2從低電平(vssc電平)向高電平(vcc電平)轉(zhuǎn)變。該例子假定了緩沖式升電平轉(zhuǎn)換器，因此節(jié)點(diǎn)nd1和節(jié)點(diǎn)nd2的邏輯一致，但在采用反相器式升電平轉(zhuǎn)換器時(shí)，除邏輯反轉(zhuǎn)之外，施行其它的都相同的信號(hào)電平轉(zhuǎn)換。然后，節(jié)點(diǎn)nd2被輸入到前置緩沖器PBF，進(jìn)行驅(qū)動(dòng)力的放大，直到該驅(qū)動(dòng)力足以驅(qū)動(dòng)主緩沖器MBF為止。前置緩沖器PBF也在vcc電源下工作，因此，前置緩沖器PBF的輸出節(jié)點(diǎn)nd3的信號(hào)振幅是與節(jié)點(diǎn)nd2相同的vcc電源的振幅。在該例子中，示出了考慮前置緩沖器PBF的延遲量，在時(shí)刻T3從低電平(vssc電平)向高電平(vcc電平)轉(zhuǎn)變的情況。然后，節(jié)點(diǎn)nd3被輸入到主緩沖器MBF，主緩沖器MBF通過輸出衰減器PAD_O驅(qū)動(dòng)外部的高負(fù)載。主緩沖器MBF由vcc_18電源驅(qū)動(dòng)，因此，輸出節(jié)點(diǎn)nd4的振幅為vcc_18電源的振幅。此外，在該例子中示出了外部負(fù)載大因而主緩沖器MBF的輸出波形圓鈍的情況，示出了在時(shí)刻T4從低電平(vssc電平)向高電平(vcc_18電平)變化的例子。
接著，說明在時(shí)刻T5從高電平(vdd電平)向低電平(vss電平)轉(zhuǎn)變的情況。節(jié)點(diǎn)nd1被輸入到其后的升電平轉(zhuǎn)換器LUC，在此將信號(hào)振幅轉(zhuǎn)換成vcc電平。由于存在升電平電路的延遲時(shí)間，因此，升電平電路的輸出節(jié)點(diǎn)nd2在時(shí)刻T6從高電平(vcc電平)向低電平(vssc電平)轉(zhuǎn)變。該例子假定了緩沖式升電平轉(zhuǎn)換器，因此節(jié)點(diǎn)nd1和節(jié)點(diǎn)nd2的邏輯一致，但在采用反相器式升電平轉(zhuǎn)換器時(shí)，除邏輯反轉(zhuǎn)之外，施行其它的都相同的信號(hào)電平轉(zhuǎn)換。然后，節(jié)點(diǎn)nd2被輸入到前置緩沖器PBF，進(jìn)行驅(qū)動(dòng)力的放大，直到該驅(qū)動(dòng)力足以驅(qū)動(dòng)主緩沖器MBF為止。前置緩沖器PBF也在vcc電源下工作，因此，前置緩沖器PBF的輸出節(jié)點(diǎn)nd3的信號(hào)振幅是與節(jié)點(diǎn)nd2相同的vcc電源的振幅。在該例子中，示出了考慮前置緩沖器PBF的延遲量，在時(shí)刻T7從高電平(vcc電平)向低電平(vssc電平)轉(zhuǎn)變的情況。然后，節(jié)點(diǎn)nd3被輸入到主緩沖器MBF，主緩沖器MBF通過輸出衰減器PAD_O驅(qū)動(dòng)外部的高負(fù)載。主緩沖器MBF由vcc_18電源驅(qū)動(dòng)，因此，輸出節(jié)點(diǎn)nd4的振幅為vcc_18電源的振幅。此外，在該例子中示出了外部負(fù)載大因而主緩沖器MBF的輸出波形圓鈍的例子，示出了在時(shí)刻T8從高電平(vcc_18電平)向低電平(vssc電平)變化的例子。
圖4一起示出了在本實(shí)施方式中使用的MISFET的例子及其剖視圖。在此，VG表示柵極電極，VD表示漏極電極，VS表示源極電極，VB表示襯底電極。在該圖中，按照n型和p型、閾值電壓的大小，分類顯示了柵極電極的符號(hào)由線段表示的柵極絕緣膜厚度薄的MISFET、和柵極電極由矩形框表示的柵極絕緣膜厚度厚的MISFET。
在內(nèi)部邏輯電路中使用的MISFET的柵極絕緣膜厚度，被設(shè)計(jì)成例如2nm左右的厚度，而在I/O電路中使用的柵極絕緣膜厚度厚的MISFET，被設(shè)計(jì)得比內(nèi)部邏輯電路的MISFET的柵極絕緣膜厚度厚，例如是6～7nm左右的厚度。
TNS-NMISFET是在內(nèi)部邏輯電路中使用的薄膜標(biāo)準(zhǔn)閾值電壓n型MISFET，TNS-PMISFET是薄膜標(biāo)準(zhǔn)閾值電壓p型MISFET。
TNL-NMISFET是在內(nèi)部邏輯電路中使用的薄膜低閾值電壓n型MISFET，TNL-PMISFET是薄膜低閾值電壓p型MISFET。
TCS-NMISFET是在I/O電路中使用的厚膜標(biāo)準(zhǔn)閾值電壓n型MISFET，TCS-PMISFET是厚膜標(biāo)準(zhǔn)閾值電壓p型MISFET。
TCL-NMISFET是在I/O電路中使用的厚膜低閾值n型MISFET，TCL-PMISFET是厚膜低閾值p型MISFET。
對(duì)于這些晶體管，說明了在p型半導(dǎo)體襯底P-sub上做出深n阱DNW、在其上做出用于構(gòu)成p型MISFET的n阱NW和用于構(gòu)成n型MISFET的p阱PW的所謂三重阱結(jié)構(gòu)的情況，但也可以是不使用該深n阱DNW，而僅為n阱NW和p阱PW的二重阱結(jié)構(gòu)。低閾值電壓MISFET在晶體管的溝道部進(jìn)行追加注入，減小MISFET的閾值電壓。n型擴(kuò)散層NL是n型MISFET的擴(kuò)散層注入?yún)^(qū)域和p型MISFET的襯底供電用擴(kuò)散層注入?yún)^(qū)域，p型擴(kuò)散層PL是p型MISFET的擴(kuò)散層注入?yún)^(qū)域和n型MISFET的襯底供電用擴(kuò)散層注入?yún)^(qū)域。
圖5示出了I/O電路的布局例子。該布局例子假定了圖2中的輸出端的I/O電路，大體分成4個(gè)區(qū)域來示出了布局區(qū)域。在此，下部表示布局的俯視示意圖，上部表示圖中所示的A-A′間的剖視圖。在圖5中為了簡(jiǎn)略，示出了在各區(qū)域背靠背地布置了2個(gè)單元的例子(以2組構(gòu)成n型MISFET和p型MISFET組的例子)。實(shí)際的布局可以根據(jù)縱向和橫向的限制來確定各區(qū)域的大小，也可以以在此所示以外的組數(shù)來實(shí)現(xiàn)。
第1區(qū)域AREA1是被施加了作為內(nèi)部邏輯電路的供給電源的vdd的區(qū)域，被提供了vdd和vss的電源。
第2區(qū)域AREA2是被施加vcc的區(qū)域，被施加vcc電源和vssc電源。
第3區(qū)域AREA3是被施加vcc_18的區(qū)域，被施加vcc-18和vssc。
第4區(qū)域AREA4是用于電分離第1區(qū)域和第2區(qū)域、第3區(qū)域的阱分離區(qū)域。該第4區(qū)域可以在采用二重阱構(gòu)造時(shí)減小面積。當(dāng)?shù)?區(qū)域和第3區(qū)域的接地電平電源vssc與第1區(qū)域的接地電平電源vss相同時(shí)，即使不設(shè)計(jì)深n阱DNW也能構(gòu)成LSI。vcc和vdd的襯底的分離，可以僅由p阱PW實(shí)施，因而不需要阱分離區(qū)域。但是，深n阱DNW對(duì)噪聲分離時(shí)有效，因此，將電源噪聲最強(qiáng)的第2區(qū)域、第3區(qū)域的電源與第1區(qū)域分離，有提高抗噪聲性等效果。
第1區(qū)域，布置I/O電路的控制邏輯、或升電平轉(zhuǎn)換器和降電平轉(zhuǎn)換器的vdd施加單元。第2區(qū)域，布置升電平轉(zhuǎn)換器的vcc施加單元和前置緩沖器。第3區(qū)域，布置降電平轉(zhuǎn)換器的vcc_18施加單元、主緩沖器和ESD保護(hù)元件。
被施加vcc_18的第3區(qū)域AREA3，襯底電源與主緩沖器MBF的p型MISFET的電源不同，因此，布局與第2區(qū)域AREA2有一部分不同。在該例子中，考慮了用金屬第1層進(jìn)行單元內(nèi)的電源布線，因此，示出了以1根vcc電源和2根vcc_18電源進(jìn)行布置的例子。vcc電源僅向p型MISFET的襯底提供，因此，電源供給量可以比vcc_18少，故而在該布局中用細(xì)金屬布線就足夠了。
接下來，說明剖面構(gòu)造。在圖5的上部示意地示出了圖中所示的A-A′間的剖面。在此所示的是所謂三重阱構(gòu)造的情況，通過在p型半導(dǎo)體襯底P-sub上做出深n阱DNW、在其上做出p型MISFET用的n阱NW和n型MISFET用的p阱PW，來構(gòu)成MISFET。內(nèi)部的邏輯電路用晶體管由柵極絕緣膜薄的MISFET構(gòu)成，該MISFET是將多晶硅poly12作為柵極電極而構(gòu)成的。I/O用的晶體管由柵極絕緣膜厚度厚的MISFET構(gòu)成，該MISFET是將多晶硅poly33作為柵極電極而構(gòu)成的。對(duì)各晶體管的襯底和源極的供電用金屬第1層M1施行，從金屬第1層M1通過觸點(diǎn)CT向襯底和源極供電。在此，僅圖示了向襯底的供電，但也可以用本領(lǐng)域的一般技術(shù)人員所熟知的方法向MISFET的源極電極供電。
圖6是圖5所記載的布局的變形例子，是能夠?qū)?層金屬布線使用于電源布線時(shí)的實(shí)施方式。圖中的B-B′間的剖面也一并示出。在與圖5相同地用金屬第1層M1進(jìn)行電源布線，除此之外用金屬第0層M0強(qiáng)化電源。這樣，當(dāng)用2層電源布線時(shí)，可以用金屬第0層M0的布線施行襯底供電，用金屬第1層M1的布線向MISFET的源極供電，具有面積削減效果、布線自由度提高等效果。在圖6所示的例子中，示出了用不同的布線層對(duì)主緩沖器MBF的p型MISFET的襯底和源極電極進(jìn)行布線的情況。
由圖6可以清楚，該布局在各單元中金屬第1層的電源有2根即可。被施加vcc_18的部分如剖視圖所示，為了使vcc_18和vcc電源分離而沒有金屬第1層M1和金屬第0層M0之間的觸點(diǎn)CT。其他的電源用觸點(diǎn)CT將金屬第1層M1和金屬第0層M0之間連線。通過施行這樣的布局，有金屬第1層M1的布線自由度提高，布局更容易這樣的效果。
圖7(a)、7(b)是表示本發(fā)明的另一個(gè)實(shí)施方式的圖。與圖2相同，示出了輸出端的I/O電路。圖7(a)是輸出端的I/O電路的概略圖，圖7(b)示出了其晶體管各端子的電源。
首先，用圖7(a)說明輸出端的I/O電路的概略。升電平轉(zhuǎn)換器LUC是具有使信號(hào)振幅增加的功能的電路，通過施加在內(nèi)部邏輯電路中使用的vdd電源和作為高電位的vcc電源來使之工作。前置緩沖器PBF由高電壓vcc驅(qū)動(dòng)。最后一級(jí)主緩沖器MBF，由作為接口電源的vcc_18電源驅(qū)動(dòng)。在圖7中，與圖2不同，作為主緩沖器的結(jié)構(gòu)，p型MISFET的襯底電極VB與vcc_18連接，用標(biāo)準(zhǔn)閾值電壓的MISFET構(gòu)成了該p型MISFET。
圖7(b)示出了圖7(a)所示的前置緩沖器PBF和主緩沖器MBF的結(jié)構(gòu)。一般地，I/O電路具有啟動(dòng)信號(hào)、驅(qū)動(dòng)力切換信號(hào)等，因而比較復(fù)雜，但在此用最簡(jiǎn)單的作為放大電路的轉(zhuǎn)換器進(jìn)行說明。本實(shí)施方式也能應(yīng)用于轉(zhuǎn)換器以外的具有復(fù)雜功能的I/O電路。前置緩沖器PBF由假定施加vcc的MISFET構(gòu)成，其閾值電壓也被設(shè)計(jì)成被提供vcc的電路通常使用的值。另一方面，主緩沖器MBF的n型MISFET采用與前置緩沖器PBF相同的MISFET。該p型MISFET的襯底電極的電位是vcc_18，源極電極VS是vcc_18，因此，在該p型MISFET截止的條件(p型MISFET的柵極電極為vcc時(shí))下，借助于負(fù)柵極電壓效應(yīng)可以降低漏電流。
圖8是主緩沖器MBF的另一個(gè)實(shí)施方式。在此，其特征為對(duì)圖7所示的主緩沖器的p型MISFET采用閾值電壓小的MISFET。由此，p型MISFET的驅(qū)動(dòng)力提高，從而有輸出節(jié)點(diǎn)的上拉(pull up)變成高速，結(jié)果有能實(shí)現(xiàn)輸出端的I/O電路的高速化的效果。
此外，雖然在此未圖示，但縮短MISFET的柵極長(zhǎng)LG也對(duì)高速化有效。這是因?yàn)镸ISFET的電流與柵極長(zhǎng)的倒數(shù)大致成正比。
圖9是圖7的結(jié)構(gòu)的布局例。該布局例假定了圖7所記載的輸出端的I/O電路，將布局區(qū)域大體分成5個(gè)區(qū)域來顯示。下部表示布局的俯視示意圖，上部表示圖中所示的C-C′間的剖視圖。在圖9中為了簡(jiǎn)略，示出了在各區(qū)域背靠背地布置了2個(gè)單元的例子(以2組構(gòu)成n型MISFET和p型MISFET組的例子)。實(shí)際的布局可以根據(jù)縱向和橫向的限制來確定各區(qū)域的大小，也可以以在此所示以外的組數(shù)來實(shí)現(xiàn)。該5個(gè)區(qū)域根據(jù)MISFET的襯底電源區(qū)分。
第1區(qū)域AREA1是被施加了作為內(nèi)部邏輯電路的供給電源的vdd的區(qū)域，被提供了vdd和vss的電源。第2區(qū)域AREA2是被施加vcc的區(qū)域，被施加vcc電源和vssc電源。第3區(qū)域AREA3是被施加vcc_18的區(qū)域，被施加vcc-18和vssc。第4區(qū)域AREA4是用于電分離第1區(qū)域和第2、第3區(qū)域的阱分離區(qū)域。第5區(qū)域AREA5是用于電分離第2區(qū)域和第3區(qū)域的阱分離區(qū)域。這是因?yàn)橹骶彌_器MBF的p型MISFET的襯底電位與前置緩沖器PBF和升電平轉(zhuǎn)換器LUC的p型MISFET的襯底電位不同，由此需要在主緩沖器MBF和前置緩沖器PBF間進(jìn)行襯底的絕緣。
該第4區(qū)域和第5區(qū)域可以在采用二重阱構(gòu)造時(shí)減小面積。這是因?yàn)榈?區(qū)域在未設(shè)定深n阱DNW的情況下，進(jìn)行vcc和vcc_18的襯底分離時(shí)，可以僅由p阱PW施行，因而不需要分離深n阱DNW。當(dāng)?shù)?區(qū)域和第3區(qū)域的接地電平電源vssc與第1區(qū)域的接地電平電源vss相同時(shí)，也可以不設(shè)定該深n阱DNW。但是，深n阱DNW對(duì)噪聲分離有效，因此，將電源噪聲最強(qiáng)的第2區(qū)域、第3區(qū)域的電源與第1區(qū)域分離，會(huì)有提高抗噪聲性等效果。
在此，示出了用金屬第1層M1對(duì)電源進(jìn)行布線情況，但例如圖6所示，也可以用采用了金屬第0層M0和金屬第1層M1的2層或2層以上的金屬布線層進(jìn)行布線。此時(shí)有易于布局和減小面積等效果。
圖10(a)、10(b)是表示使用本發(fā)明的LSI的電源結(jié)構(gòu)(電源分配)的圖。在圖10(a)、10(b)中示出了由vdd電源、vcc1電源、vcc2電源以及vcc_18電源構(gòu)成的例子。vdd電源例如為1.2V，vcc1例如為2.5V，vcc2例如為3.3V，vcc_18例如為1.8V。省略了接地電平電源。圖10(a)表示對(duì)向SDRAM進(jìn)行輸入輸出的輸入輸出電路SDRAMIF提供vcc2和vcc_18的圖，圖10(b)表示對(duì)向SDRAM進(jìn)行輸入輸出的輸入輸出電路SDRAMIF供給vcc1和vcc_18的圖。上述圖1所示的輸入緩沖器IBF、前置緩沖器PBF、主緩沖器MBF等，被設(shè)置在輸入輸出電路SDRAMIF中。
首先，使用vdd電源的電路塊，可以舉出CPU等邏輯單元Logic和作為芯片上的存儲(chǔ)元件的SRAM。這些也可以是集成多個(gè)的結(jié)構(gòu)。此外，雖然在此未圖示，但這些電路可以在不同的電源電壓(例如vdd2＝0.9V)等下工作，只要小于或等于構(gòu)成這些電路的MISFET的耐壓即可。vcc1由向模擬電路ANLG、作為片內(nèi)的存儲(chǔ)元件的閃存等進(jìn)行輸入輸出的輸入輸出電路IFC1、IFC2等構(gòu)成。提供vcc2電源的，是備用電路STBYC、片內(nèi)的電源切斷開關(guān)的控制電路PSWC1、PSWC2等，其中，上述備用電路STBYC在芯片進(jìn)入備用狀態(tài)、例如施加vdd的電路塊由芯片外或片內(nèi)的電源開關(guān)切斷的情況下，也施行芯片控制。使用vcc_18電源的是向作為外部存儲(chǔ)元件的SDRAM進(jìn)行輸入輸出的輸入輸出電路SDRAMIF。向該SDRAMIF提供比vcc_18高的電壓。在圖10(a)中用了作為最高電壓的vcc2。根據(jù)規(guī)格，如圖10(b)所示，雖然用vcc1比用vcc2慢，但也有高速化的效果。
多數(shù)情況下，構(gòu)成模擬電路ANLG、向閃存等進(jìn)行輸入輸出的輸入輸出電路IFC1、IFC2、備用電路STBYC、電源切斷開關(guān)的控制電路PSWC1、PSWC2、以及構(gòu)成向SDRAM進(jìn)行輸入輸出的輸入輸出電路SDRAMIF的MISFET，由柵極絕緣膜厚的MISFET構(gòu)成。此外，該柵極絕緣膜厚度的設(shè)計(jì)值相同。這有削減制造成本這樣的效果。
圖11是表示LSI的I/O電路和電源端子的接線的示意圖。圖11是表示從LSI芯片的上面獲得電源的球柵陣列式電源布線的圖。隨著制造工藝的細(xì)微化，LSI內(nèi)部的電源供給從芯片上部直接鍵合(bonding)以避免電壓下降的方法逐步成為主流。此時(shí)，如果在以低電壓驅(qū)動(dòng)的1.8V I/O的附近，從芯片上部配置vcc_18、vssc以及vcc電源，則電源供給能力也是最有效果的，而且，還有布局變得容易這樣的效果。在圖11中施行了球狀矩陣的配置使得vss和vdd大致均等，但有時(shí)因LSI而在功率消耗方面存在偏差，因此，此時(shí)也可以配置電源用球狀矩陣，使得在最消耗功率的電路塊上能夠獲得較多的電源。
圖12是I/O電路的另一個(gè)實(shí)施方式。在此記載了3種I/O電路。為了簡(jiǎn)單，僅記載了從內(nèi)部的邏輯電路CLGC向芯片外部輸出的輸出系。各I/O電路由在最低電壓(例如1.8V)下工作的I/O電路IO18C、在最高電壓(例如3.3V)下工作的I/O電路IO33C、以及在這些電路的中間電壓(例如2.5V)下工作的I/O電路IO25C構(gòu)成。
I/O電路IO33C，由作為工作電壓的vdd、vcc以及作為其接地電平的vss、vssc構(gòu)成。此外，具有保護(hù)元件ESD1，保護(hù)LSI內(nèi)部免受來自外部的靜電等的破壞。
I/O電路IO25C，由作為工作電壓的vdd、vcc_25、vcc以及作為其接地電平的vss、vssc構(gòu)成。此外，具有保護(hù)元件ESD1，保護(hù)LSI內(nèi)部免受來自外部的靜電等的破壞。
I/O電路IO18C，由作為工作電壓的vdd、vcc_18、vcc以及作為其接地電平的vss、vssc構(gòu)成。此外，具有保護(hù)元件ESD1，保護(hù)LSI內(nèi)部免受來自外部的靜電等的破壞。上述圖1所示的I/O電路相當(dāng)于I/O電路IO18C。
構(gòu)成這些I/O電路的MISFET，由被設(shè)計(jì)成在vdd電源下工作的柵極絕緣膜厚度薄的MISFET，和被設(shè)計(jì)成在vcc電源下工作的柵極絕緣膜厚度厚的MISFET這兩種構(gòu)成。
保護(hù)元件ESD1全部由相同的電路構(gòu)成，作為有源元件使用能在vcc下工作的MISFET等。
通過采用這樣的電路，可以實(shí)現(xiàn)保護(hù)元件的公共化，具有能削減設(shè)計(jì)成本這樣的效果。
圖13是圖12的變形例子，是I/O電路的另一個(gè)實(shí)施方式。在此記載了3種I/O電路。為了簡(jiǎn)單，僅記載了從內(nèi)部的邏輯電路CLGC向芯片外部輸出的輸出系。各I/O電路由在最低電壓(例如1.8V)下工作的I/O電路IO18C2、在最高電壓(例如3.3V)下工作的I/O電路IO33C2、以及在這些電路的中間電壓(例如2.5V)下工作的I/O電路IO25C2構(gòu)成。
I/O電路IO33C2，由作為工作電壓的vdd、vcc、vcc_25以及作為其接地電平的vss、vssc構(gòu)成。該電路與圖12所記載的IO33C不同，構(gòu)成的MISFET是以在vcc_25電源下工作為前提而制成的MISFET。在vcc_25下工作的MISFET的特征是，柵極絕緣膜厚度比在vcc下工作的MISFET薄。因此，與由vcc下工作的MISFET構(gòu)成的情況相比，可以在低電壓(例如2.5V)下高速工作。但是，當(dāng)照原樣地施加vcc電源使該MISFET工作時(shí)，由于超過了柵極絕緣膜的耐壓，因而帶來MISFET的破壞。此外，具有保護(hù)元件ESD2，保護(hù)LSI內(nèi)部免受來自外部的靜電等的破壞。該ESD2與ESD1不同，作為有源元件使用在vcc_25下工作的MISFET等。但是，當(dāng)照原樣地施加vcc電壓使該MISFET工作時(shí)，引起柵極絕緣膜的破壞。由此，該ESD2電路需要用于抑制最大施加電壓的電路上的對(duì)策。
I/O電路IO25C2，由作為工作電壓的vdd、vcc_25以及作為其接地電平的vss、vssc構(gòu)成。該電路與圖12所記載的IO25C相同，但施加vcc_25的MISFET的柵極絕緣膜厚度比在IO25C中使用的MISFET薄。此外，具有保護(hù)元件ESD3，保護(hù)LSI內(nèi)部免受來自外部的靜電等的破壞。該ESD3與ESD1不同，作為有源元件使用在vcc_25下工作的MISFET等。
I/O電路IO18C2，由作為工作電壓的vdd、vcc_18、vcc_25以及作為其接地電平的vss、vssc構(gòu)成。該電路與圖12所記載的I/O電路IO18C相同，但施加vcc_25和vcc_18的MISFET的柵極絕緣膜厚度比在I/O電路IO18C中使用的MISFET薄。此外，具有保護(hù)元件ESD3，保護(hù)LSI內(nèi)部免受來自外部的靜電等的破壞。該ESD3與ESD1不同，作為有源元件使用在vcc_25下工作的MISFET等。上述圖1所示的I/O電路相當(dāng)于I/O電路IO18C2。
構(gòu)成這些I/O電路的MISFET，由被設(shè)計(jì)成在vdd電源下工作的柵極絕緣膜厚度薄的MISFET，和被設(shè)計(jì)成在vcc電源下工作的柵極絕緣膜厚度厚的MISFET這兩種構(gòu)成。進(jìn)而，在IO33C2的電路中，當(dāng)將設(shè)計(jì)成vcc_25電源用的MISFET用于vcc電源時(shí)，需要避免柵極絕緣膜的破壞。
當(dāng)使用本電路時(shí)，作為高耐壓MISFET可以使用最適合施加vcc_25電壓的MISFET，因此，施加vcc_25電源的電路也可以高速工作。
圖14是圖13所示的I/O電路IO33C2的1個(gè)實(shí)施方式。在圖14中，示出了升電平轉(zhuǎn)換器LUC、前置緩沖器PBF以及主緩沖器MBF。在此使用的MISFET的特征是，采用在內(nèi)部邏輯電路中使用的柵極絕緣膜厚度薄的MISFET，和作為I/O用、最適合vcc_25電壓的MISFET。在圖14中，用與圖4所示的MISFET的標(biāo)號(hào)相同的標(biāo)號(hào)進(jìn)行說明，柵極絕緣膜厚度厚的MISFET的最大施加電壓為vcc_25。通過使用該MISFET，與設(shè)計(jì)成施加vcc電源的、柵極絕緣膜厚度更厚的MISFET相比，可以進(jìn)行vcc_25電壓下的高速工作。
然而，該MISFET不能直接施加vcc電源。這是因?yàn)樵揗ISFET的柵極絕緣膜厚度不具有足以耐受施加vcc的充分的厚度。由此，為了在vcc電源下工作，必須將施加給該MISFET的最大施加電壓抑制到小于或等于vcc_25電壓。因此，在本實(shí)施方式中，為了將施加給能在vcc下工作的MISFET的最大施加電壓抑制到vcc_25，設(shè)置了后述的耐壓緩和機(jī)構(gòu)。
首先，說明該電路的連接關(guān)系。升電平轉(zhuǎn)換器LUC的輸入首先被輸入到LUC_B，在此，將具有vdd電源和vss電源間的振幅的信號(hào)，轉(zhuǎn)換成具有vcc_25電源和vss電源間的振幅的信號(hào)。該電路輸出互補(bǔ)信號(hào)nd11和nd11b。這些信號(hào)被輸入到LUC_A，在此轉(zhuǎn)換成具有vcc電源和vdd電源的振幅的信號(hào)。LUC_A的輸出是信號(hào)nd12b。作為L(zhǎng)UC_A和LUC_B的輸出的nd11和nd12，被繼續(xù)輸入到前置緩沖器PBF。前置緩沖器PBF如圖所示由PBF_A和PBF_B構(gòu)成。PBF_A對(duì)在電源vdd和電源vcc間切換的信號(hào)的驅(qū)動(dòng)力進(jìn)行放大，PBF_B對(duì)在電源vssc和電源vcc_25間切換的信號(hào)的驅(qū)動(dòng)力進(jìn)行放大。前置緩沖器PBF的輸出，是來自PBF_A的信號(hào)nd16和來自PBF_B的信號(hào)nd15，這些信號(hào)被輸入到主緩沖器MBF。
在此，MN1、MN2、MN3、MN4、MN9、MN10、MN5、MP5，采用MISFET的閾值電壓小的MISFET。這是因?yàn)閷⑦@些MISFET用于耐壓緩和，從而柵極和源極間電壓較小。在工作速度略慢也不會(huì)有問題的情況下，也可以將這些MISFET作為具有標(biāo)準(zhǔn)閾值電壓的MISFET。此時(shí)，具有簡(jiǎn)化制造工藝、降低成本的效果。
接著，說明圖14所示的電路的工作。
說明輸入信號(hào)i為高電平(vdd)的情況。
此時(shí)，在LUC_B內(nèi)，反相器INV1的輸出被輸入到MISFET MN1、MN7、MP1、MP9，接收反相器INV1的輸出信號(hào)的反相器INV2的輸出，被輸入到MISFET MN2、MN8、MP2、MP10。結(jié)果，nd11變成低電平(vss)，因此，MP7導(dǎo)通，MP9導(dǎo)通，從而nd11b變成高電平(vcc_25)。
當(dāng)nd11變成低電平(vss)、nd11b變成高電平(vcc_25)時(shí)，在LUC_A內(nèi)，MP3截止、MN9導(dǎo)通、MP4導(dǎo)通、MN10截止。由于MP11截止、MN3導(dǎo)通，因此nd12變成低電平(vdd)，MP12導(dǎo)通，nd12b變成高電平(vcc)。MP13和MP14總是導(dǎo)通。該MISFET MP13、MP14為了抑制電流而使用，具有在轉(zhuǎn)換信號(hào)電平時(shí)高速向低電平轉(zhuǎn)變的作用。當(dāng)即使沒有這些MISFET也有所希望的性能時(shí)，可以不使用MP13、MP14地構(gòu)成。此時(shí)具有減小面積的效果。以上明確了電平轉(zhuǎn)換電路的工作。
由升電平轉(zhuǎn)換器LUC對(duì)信號(hào)振幅進(jìn)行了轉(zhuǎn)換后的2個(gè)信號(hào)，在前置緩沖器PBF中被放大，直到驅(qū)動(dòng)力足以驅(qū)動(dòng)最后一級(jí)的主緩沖器MBF。此時(shí)，nd11是低電平，因此nd15是低電平(vssc)。nd12是高電平(vcc)，因此，nd16變成低電平(vdd)。這些來自前置緩沖器PBF的輸出被輸入到主緩沖器MBF。在主緩沖器MBF內(nèi)，nd15是低電平，因此，MN16截止、MP6導(dǎo)通。由此，nd13變成vcc_25電位，由于MN5的柵極電位是與vcc_25電源相同的電位，因而MN5也截止。而由于nd16是低電平(vdd)，因此，MP13導(dǎo)通、MN6截止。由此，nd14變成vcc電位，由于MP5的柵極電位是vdd，因而MP5也是導(dǎo)通狀態(tài)。因此，輸出o變成vcc電平。
以下說明輸入信號(hào)i為低電平(vss)的情況。
此時(shí)，在LUC_B內(nèi)，反相器INV1的輸出被輸入到MISFET MN1、MN7、MP1、MP9，接收反相器INV1的輸出信號(hào)的反相器INV2的輸出，被輸入到MISFET MN2、MN8、MP2、MP10。結(jié)果，nd11b變成低電平(vss)，因此，MP8導(dǎo)通，MP10導(dǎo)通，從而nd11變成高電平(vcc_25)。
當(dāng)nd11b變成低電平(vss)、nd11變成高電平(vcc_25)時(shí)，在LUC_A內(nèi)，MP4截止、MN10導(dǎo)通、MP3導(dǎo)通、MN9截止。結(jié)果MP12截止。由于MN4導(dǎo)通，因此nd12b變成低電平(vdd)，結(jié)果MP11導(dǎo)通，nd12變成高電平(vcc)。此時(shí)MP13和MP14總是導(dǎo)通。該MISFET MP13、MP14為了抑制電流而使用，具有在轉(zhuǎn)換信號(hào)電平時(shí)向低電平高速轉(zhuǎn)變的作用。當(dāng)即使沒有這些MISFET也有所希望的性能時(shí)，可以不使用MP13、MP14地構(gòu)成。此時(shí)具有減小面積的效果。
以上明確了電平轉(zhuǎn)換電路的工作。
由升電平轉(zhuǎn)換器LUC對(duì)信號(hào)振幅進(jìn)行了轉(zhuǎn)換后的2個(gè)信號(hào)，在前置緩沖器PBF中被放大，直到驅(qū)動(dòng)力足以驅(qū)動(dòng)最后一級(jí)的主緩沖器MBF。此時(shí)，nd11是高電平(vcc_25)，因此nd15是高電平(vcc_25)。nd12是低電平(vdd)，因此，nd16變成高電平(vcc)。這些來自前置緩沖器PBF的輸出被輸入到主緩沖器MBF。在主緩沖器MBF內(nèi)nd15是高電平，因此，MN16導(dǎo)通、MP6截止。由此，nd13變成vssc電位，由于MN5的柵極電位是與vcc_25電源相同的電位，因而MN5也導(dǎo)通。而由于nd16是高電平(vcc)，因此，MP13截止、MN6導(dǎo)通。由此，nd14變成vdd電位，由于MP5的柵極電位是vdd，因而MP5也截止。因此，輸出o變成vssc電平。
圖15表示圖14的I/O電路的主要節(jié)點(diǎn)的工作波形圖。
接著，說明耐壓緩和。
在圖14中由MN1～6、MP1～6所表示的MISFET構(gòu)成耐壓緩和機(jī)構(gòu)。當(dāng)MN1的柵極電壓為低電平時(shí)，MP1導(dǎo)通，MN1的源極端變成vdd。觀察此時(shí)的電壓關(guān)系。
MN7，柵極電壓為vss、源極電壓為vss、漏極電壓為vdd，因此，在柵極絕緣膜厚度薄的MISFET的最大施加電壓以內(nèi)。
MP1，柵極電壓為vss、源極電壓為vdd、漏極電壓為vdd，因此，在柵極絕緣膜厚度薄的MISFET的最大施加電壓以內(nèi)。
MN1，柵極電壓為vss、源極電壓為vdd、漏極電壓為vcc_25，因此，在柵極絕緣膜厚度厚的MISFET的最大施加電壓以內(nèi)。
另一方面，當(dāng)MN1的柵極電壓為高電平(vdd)時(shí)，MP1截止，MN1的源極端變成vss。觀察此時(shí)的電壓關(guān)系。
MN7，柵極電壓為vdd、源極電壓為vss、漏極電壓為vss，因此，在柵極絕緣膜厚度薄的MISFET的最大施加電壓以內(nèi)。
MP1，柵極電壓為vdd、源極電壓為vdd、漏極電壓為vss，因此，在柵極絕緣膜厚度薄的MISFET的最大施加電壓以內(nèi)。
MN1，柵極電壓為vdd、源極電壓為vss、漏極電壓為vss，因此，在柵極絕緣膜厚度厚的MISFET的最大施加電壓以內(nèi)。
在此，其目的在于，如上所述地將MN7的最大施加電壓抑制到vdd以下。MN8、MN2、MP2也具有同樣的功能，能將MN8的最大施加電壓抑制到vdd以下。
接著，說明構(gòu)成LUC_A的耐壓緩和機(jī)構(gòu)。
說明nd11為低電平(vss)的情況。
此時(shí)，MN10，柵極電壓為vss、源極電壓為vdd、漏極電壓為vcc_25，因此，在柵極絕緣膜厚度厚的MISFET的最大施加電壓以內(nèi)。
MP4，柵極電壓為vss、源極電壓為vcc_25、漏極電壓為vcc_25，因此，在柵極絕緣膜厚度厚的MISFET的最大施加電壓以內(nèi)。
MN4，柵極電壓為vcc_25、源極電壓為vcc_25、漏極電壓為vcc，因此，在柵極絕緣膜厚度厚的MISFET的最大施加電壓以內(nèi)。
說明nd11為高電平(vcc_25)的情況。
MN10，柵極電壓為vcc_25、源極電壓為vdd、漏極電壓為vdd，因此，在柵極絕緣膜厚度厚的MISFET的最大施加電壓以內(nèi)。
MP4，柵極電壓為vcc_25、源極電壓為vcc_25、漏極電壓為vdd，因此，在柵極絕緣膜厚度厚的MISFET的最大施加電壓以內(nèi)。
MN4，柵極電壓為vcc_25、源極電壓為vdd、漏極電壓為vdd，因此，在柵極絕緣膜厚度厚的MISFET的最大施加電壓以內(nèi)。
在此，其目的在于，如上所述地將MN10的最大施加電壓抑制到(vcc-vcc_25)以下。MN9、MN3、MP3也具有同樣的功能，將MN8的最大施加電壓抑制到(vcc-vcc_25)以下。
以上，用高耐壓的MISFET說明了在比該MISFET的耐壓低的電壓下高速工作的I/O電路，但在工作速度也可以比圖1所示的實(shí)施方式慢時(shí)，還可以考慮改變升電平轉(zhuǎn)換器。
圖16是使用在vcc電源下工作的MISFET在比vcc電源低的電源vcc_18下工作的另一個(gè)實(shí)施方式。在此示出了升電平轉(zhuǎn)換器，前置緩沖器和主緩沖器采用與以往相同的電路。此時(shí)，不必對(duì)電源進(jìn)行2種布線，因此，有能夠降低設(shè)計(jì)復(fù)雜度的效果。
接著，說明該電路(升電平轉(zhuǎn)換器)。該升電平轉(zhuǎn)換器由柵極絕緣膜厚度薄的MISFET構(gòu)成MN21、MN22、MP21、MP22以及反相器INV21，除此之外，MN23、MN24、MN25、MN26、MP23、MP24、MP25、MP26以及反相器INV22，由可施加vcc電源的柵極絕緣膜厚度厚的MISFET構(gòu)成。
該電路是與標(biāo)準(zhǔn)的電平轉(zhuǎn)換電路相同的交叉耦合式電平轉(zhuǎn)換電路，本發(fā)明的特征在于，電流控制用的MP23和MP24由閾值電壓比MP25和MP26低的MISFET構(gòu)成，MN23和MN24由閾值電壓比MN25和MN26低的MISFET構(gòu)成。MN25和MN26具有用于切斷電源時(shí)的狀態(tài)保持和穩(wěn)定工作的鎖存(latch)的功能。該柵極絕緣膜厚度厚的MISFET是以在vcc(例如3.3V)下工作為前提而設(shè)計(jì)的，因此，當(dāng)在vcc_18(例如1.8V)下工作時(shí)MISFET的飽和電流變小了。升電平轉(zhuǎn)換器通過由MN21、MN22的MISFET引出電流來實(shí)現(xiàn)信號(hào)振幅的轉(zhuǎn)換，因此，通過例如在將輸入信號(hào)從低轉(zhuǎn)換成高時(shí)施行使MP23截止的控制，能高速進(jìn)行轉(zhuǎn)換。由此，MP23和MP24對(duì)于限制電平轉(zhuǎn)換時(shí)的流向vcc_18電源的電流路徑是有效的。但是，由于使原本被設(shè)計(jì)成在vcc下工作的MISFET在vcc_18電源下工作，因此，當(dāng)輸入i變成了高電平時(shí)，將MP23的漏極提升到vcc_18電源電平時(shí)的驅(qū)動(dòng)電流變小造成工作變慢了。因此，通過減小MP23、MP24的閾值電壓，可以使向vcc_18電平的提升高速化。由此，有即使工作電源電壓低，也能使升電平轉(zhuǎn)換器的工作高速化的效果。MN25和MN26也一樣，為了防止由柵極絕緣膜厚度厚的MISFET構(gòu)成的結(jié)構(gòu)所導(dǎo)致的工作延遲，而減小閾值電壓。在本實(shí)施方式中，在MN25和MN26的源極端，使用對(duì)以控制電流為目的的柵極施加了vcc_18電源的n型MISFET。可由該MISFET限制MN25和MN26的驅(qū)動(dòng)能力從而進(jìn)行電平轉(zhuǎn)換電路的高速工作。當(dāng)該MISFET的柵極長(zhǎng)度變長(zhǎng)時(shí)閾值有效地提高，電流抑制效應(yīng)變強(qiáng)。該n型MISFET不是必需的，如果沒有該n型MISFET也能具有所希望的性能，則也可以省略該n型MISFET來設(shè)計(jì)。此時(shí)，有減小面積等效果。
以下，說明對(duì)于SSTL、使用本發(fā)明的以比接口使用的電源的電壓高的電壓驅(qū)動(dòng)的I/O電路的例子。
圖17是滿足1.8V的SSTL2標(biāo)準(zhǔn)的規(guī)格的輸入電路的1個(gè)實(shí)施方式。1.8V的SSTL2標(biāo)準(zhǔn)不是以輸入信號(hào)在整個(gè)0V和vcc_18之間轉(zhuǎn)變的、所謂的全振幅信號(hào)傳送，而是以作為基準(zhǔn)電壓的(VREF)vcc_18的一半的電壓(如果vcc_18為1.8V則VREF＝0.9V)為振幅的中心的、最大振幅不足1.8V的振幅的信號(hào)傳送。本實(shí)施方式的特征在于，在輸入端設(shè)置差動(dòng)放大器SA，用vcc電源作為該差動(dòng)放大器SA的電源。由此，即使采用以施加vcc電源為前提的晶體管，也可以高速且穩(wěn)定地放大作為低電壓的1.8V振幅的信號(hào)，可以向后一級(jí)傳送高品質(zhì)的信號(hào)。差動(dòng)放大器SA的輸出作為全振幅的信號(hào)被輸入到輸入緩沖器IBF，經(jīng)過電平轉(zhuǎn)換電路傳送給內(nèi)部邏輯電路。
當(dāng)vdd電壓變低、例如為1V時(shí)，作為VREF也可以使用vdd。在該電路中，設(shè)接地電平為在所有內(nèi)部邏輯電路中使用的接地電源vss。其理由是要在輸入電路端屏蔽由輸出緩沖器產(chǎn)生的大的電源線上的噪聲。
圖18是表示圖17的差動(dòng)放大器SA的電路例子的圖。在圖18中示出了采用了差動(dòng)式放大器的差動(dòng)放大器SA。該電路的特征是，當(dāng)輸入信號(hào)的電源電平為1.8V時(shí)，使接收該輸入信號(hào)的讀出放大器電路的電源不僅可以在1.8V下工作，還可以在3.3V這樣的高電壓下工作，從而可以提供使用最適于3.3V用的晶體管高速且穩(wěn)定地工作的電路。該實(shí)施方式所示的差動(dòng)放大器SA，表示一般的差動(dòng)式運(yùn)算放大器的例子。由于該電路的輸入信號(hào)電平和VREF(vcc_18/2＝0.9V)的電壓電平低，因此，采用由p型MISFET讀出電壓的方式。其理由是，因?yàn)闁艠O電壓低到1V左右，因而通過使p型MISFET的源極和漏極間電壓、源極和柵極間電壓增大到3.3V，使之在所謂的晶體管的飽和區(qū)域工作。
該差動(dòng)放大器SA，在電流放大式放大器這樣的電路特性方面，為了讀出電壓電平總是需要預(yù)先流過電流。為了降低功率，需要在非工作時(shí)削減該電流。為此，通過使控制信號(hào)CTL為低電平使讀出放大器的電流控制p型MISFET截止，切斷流向運(yùn)算放大器的電流。此時(shí)，讀出放大器的輸出O1變成不固定的(floating)，因此，有可能在后一級(jí)的電路中出現(xiàn)穿透電流。因此，通過使該CTL信號(hào)為低電平，NAND的輸出被固定為高電平，阻止該NAND電路中的穿透電流。
圖19是圖16的輸入電路的另一個(gè)實(shí)施方式。該電路，考慮了對(duì)運(yùn)算放大器的電流控制用p型MISFET MP30的柵極施加偏置電壓，來提高運(yùn)算放大器的增益和偏置的特性。通常，在一般的運(yùn)算放大器中，將由偏置產(chǎn)生電路所產(chǎn)生的電壓施加給該p型MISFET，但有時(shí)難以在I/O電路中設(shè)置該偏置產(chǎn)生電路。此時(shí)，其特征在于，著眼于運(yùn)算放大器內(nèi)的節(jié)點(diǎn)ND30為1種偏置產(chǎn)生電路，而將該電壓用作偏置電壓。在該電路中，也需要抑制在非工作時(shí)不需要的消耗電流，因此，需要用控制信號(hào)CTL進(jìn)行消耗電流削減控制。通過使控制信號(hào)CTL為低電平，使由MN33、MP33構(gòu)成的傳輸門(transmission gate)截止，切斷ND30、MP30的柵極，同時(shí)，使MP37的p型MISFET導(dǎo)通，由此，MP30的柵極電壓變成vcc，運(yùn)算放大器的電源被切斷。此時(shí)，隨著運(yùn)算放大器的電源被切斷，運(yùn)算放大器的輸出發(fā)生不穩(wěn)定，但此時(shí)MN32導(dǎo)通，由此，可以避免在后一級(jí)的電路中產(chǎn)生穿透電流。在圖19中，向內(nèi)部電路送出高電平信號(hào)使運(yùn)算放大器停止的控制，也通過該CTL信號(hào)施行。
圖20表示圖17的電路的工作波形。SSTL18的輸入電平不是1.8V的全振幅的信號(hào)，而是以VREF為中心的0.4～1V左右的振幅的信號(hào)。在此，VREF按標(biāo)準(zhǔn)由vcc_18電源的一半的電壓確定。首先，說明從低電平向高電平的轉(zhuǎn)換。當(dāng)在時(shí)刻T1輸入從低電平變化成高電平時(shí)，由于在時(shí)刻T1輸入信號(hào)穿過VREF因而讀出放大器的輸出發(fā)生變化。讀出放大器將該輸入信號(hào)I與VREF的差放大，轉(zhuǎn)換成0V和vcc的振幅的信號(hào)。在此，由在時(shí)刻T2接收了讀出放大器的輸出的輸入緩沖器進(jìn)行波形整形。然后，由電平轉(zhuǎn)換電路轉(zhuǎn)換成vdd振幅的信號(hào)，在時(shí)刻T3向高電平轉(zhuǎn)變。
接著，說明從高電平向低電平的轉(zhuǎn)換。當(dāng)在時(shí)刻T4輸入從高電平變化成低電平時(shí)，由于在時(shí)刻T4輸入信號(hào)穿過VREF因而讀出放大器的輸出發(fā)生變化。讀出放大器將該輸入信號(hào)I與VREF的差放大，轉(zhuǎn)換成0V和vcc的振幅的信號(hào)。在此，由在時(shí)刻T5接收讀出放大器的輸出的輸入緩沖器進(jìn)行波形整形。然后，由電平轉(zhuǎn)換電路轉(zhuǎn)換成vdd振幅的信號(hào)，在時(shí)刻T6變化成0V。
圖21是表示輸入電路的終端電阻的1個(gè)實(shí)施方式的圖。在此，終端電阻由ESD電路內(nèi)的MP40、MN40構(gòu)成。這些MISFET被設(shè)置在輸入I和VTT電源之間。VTT電源在SSTL等中被設(shè)定為vcc_18/2的值。這些MISFET的柵極信號(hào)，在p型MISFET側(cè)與CTL1接線，在n型MISFET側(cè)與CTL2接線。CTL1和CTL2，用能耐受施加vcc電壓的MISFET構(gòu)成，這些信號(hào)以vcc電源電壓驅(qū)動(dòng)。當(dāng)這樣構(gòu)成MN40時(shí)，由于在晶體管的導(dǎo)通電阻小時(shí)使用，因而有能削減面積的效果。例如，當(dāng)設(shè)終端電阻為50Ω時(shí)，在以1.8V驅(qū)動(dòng)的情況下，假設(shè)MISFET的導(dǎo)通電阻為每單位寬度(1微米)2.5KΩ，則需要50μm；但在以3.3V驅(qū)動(dòng)的情況下，假定MISFET的導(dǎo)通電阻為每單位寬度1KΩ，則能用20μm的MISFET實(shí)現(xiàn)。這樣能夠?qū)崿F(xiàn)MISFET的小型化，進(jìn)而可以減小面積。此外，由于CTL1、CTL2的控制電壓高，因此，尤其在n型MISFET的控制中，能夠施加足夠高的柵極電壓，由此，可以使該n型MISFET在充分的飽和區(qū)域工作，還具有如下效果，即、即使控制電壓略微變動(dòng)，也能夠充分減小對(duì)導(dǎo)通電阻的差異的影響。
在此，可以省略p型MISFET，而僅由n型MISFET構(gòu)成。
本實(shí)施方式主要對(duì)SSTL進(jìn)行了說明，但還可以用于一般的低振幅I/O的終端電阻。
以上，基于上述實(shí)施方式具體地說明了本發(fā)明人所完成的發(fā)明，但本發(fā)明不限于上述實(shí)施方式，在不脫離其主旨的范圍內(nèi)還可以進(jìn)行各種變更。
(工業(yè)可利用性)本發(fā)明能夠用于面向便攜設(shè)備的系統(tǒng)LSI或微處理器等半導(dǎo)體器件。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，具有在第1電源電壓下工作的電路、和在比上述第1電源電壓高的第2電源電壓下工作的輸出電路，所述半導(dǎo)體集成電路器件的特征在于具有轉(zhuǎn)換電路，當(dāng)從在上述第1電源電壓下工作的電路向在上述第2電源電壓下工作的輸出電路傳送信號(hào)時(shí)，將信號(hào)電壓振幅暫時(shí)放大到比上述第2電源電壓高的第3電源電壓，然后，將其轉(zhuǎn)換成具有上述第2電源電壓的振幅的信號(hào)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于上述轉(zhuǎn)換電路包括電平轉(zhuǎn)換單元，將來自上述電路的信號(hào)的電壓振幅，放大到上述第3電源電壓的電壓振幅；前置緩沖器單元，在上述第3電源電壓下工作，放大由上述電平轉(zhuǎn)換單元轉(zhuǎn)換后的信號(hào)，直到驅(qū)動(dòng)力足以驅(qū)動(dòng)在上述第2電源電壓下工作的電路；以及主緩沖器單元，接收上述前置緩沖器單元的輸出，將其轉(zhuǎn)換成具有上述第2電源電壓的電壓振幅的信號(hào)并輸出。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，其特征在于具有在上述第1電源電壓下工作的第1晶體管；在上述第2電源電壓下工作的第2晶體管；在上述第3電源電壓下工作的第3晶體管；其中，上述第1晶體管具有第1膜厚的柵極絕緣膜，上述第2晶體管和上述第3晶體管，具有比上述第1膜厚厚的第2膜厚的柵極絕緣膜。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路器件，其特征在于上述第2晶體管的襯底電位與上述第3晶體管的襯底電位相等，上述第2晶體管中將高電位作為工作電源的第1導(dǎo)電類型的晶體管的閾值電壓，是比上述第3晶體管中的上述第1導(dǎo)電類型的晶體管的閾值電壓小的值。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路器件，其特征在于上述第2晶體管的襯底電位與上述第3晶體管的襯底電位不同，上述第2晶體管中將高電位作為工作電源的第1導(dǎo)電類型的晶體管的閾值電壓，是與上述第3晶體管中的上述第1導(dǎo)電類型的晶體管的閾值電壓相同的值。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路器件，其特征在于上述第2晶體管的襯底電位與上述第3晶體管的襯底電位不同，上述第2晶體管中將高電位作為工作電源的第1導(dǎo)電類型的晶體管的閾值電壓，是比上述第3晶體管中的上述第1導(dǎo)電類型的晶體管的閾值電壓小的值。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其特征在于具有用于防止來自上述半導(dǎo)體集成電路器件外部的靜電破壞的ESD電路，構(gòu)成上述ESD電路的晶體管，與構(gòu)成在上述第3電源電壓下工作的輸入輸出電路的晶體管屬于同一種類。
8.一種半導(dǎo)體集成電路器件，具有在第1電源電壓下工作的電路、在比上述第1電源電壓高的第2電源電壓下工作的輸出電路、在比上述第2電源電壓高的第3電源電壓下工作的輸出電路、以及在上述第2電源電壓和上述第3電源電壓的中間電壓即第4電源電壓下工作的輸出電路，所述半導(dǎo)體集成電路器件的特征在于具有轉(zhuǎn)換電路，當(dāng)從在上述第1電源電壓下工作的電路向在上述第3電源電壓下工作的輸出電路傳送信號(hào)時(shí)，將信號(hào)振幅從上述第1電源電壓轉(zhuǎn)換成上述第3電源電壓并輸出；當(dāng)從在上述第1電源電壓下工作的電路向在上述第2電源電壓下工作的輸出電路傳送信號(hào)時(shí)，在從上述第1電源電壓的信號(hào)振幅轉(zhuǎn)換成上述第3電源電壓的信號(hào)振幅之后，再將其轉(zhuǎn)換成上述第2電源電壓的信號(hào)振幅并輸出；當(dāng)從在上述第1電源電壓下工作的電路向在上述第4電源電壓下工作的輸出電路傳送信號(hào)時(shí)，在從上述第1電源電壓的信號(hào)振幅轉(zhuǎn)換成上述第3電源電壓的信號(hào)振幅之后，再將其轉(zhuǎn)換成上述第4電源電壓振幅的信號(hào)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路器件，其特征在于具有第1場(chǎng)效應(yīng)晶體管，用于在上述第1電源電壓下工作的電路；和第2場(chǎng)效應(yīng)晶體管，柵極絕緣膜厚度比上述第1場(chǎng)效應(yīng)晶體管的柵極絕緣膜厚度厚，能耐受上述第3電源電壓的施加。
10.一種半導(dǎo)體集成電路器件，其特征在于具有在第1電源電壓下工作的電路、和在比上述第1電源電壓高的電壓下工作的多個(gè)輸出電路，上述輸出電路的電源電壓中的最低電壓是第2電源電壓，上述輸出電路的電源電壓中的最高電壓是第3電源電壓，還具有轉(zhuǎn)換電路，對(duì)于從在上述第1電源電壓下工作的電路向在上述第3電源電壓下工作的輸出電路傳送信號(hào)，直接將信號(hào)振幅從上述第1電源電壓放大到上述第3電源電壓，對(duì)于在比上述第3電源電壓低的電源電壓下工作的輸出電路，當(dāng)將信號(hào)振幅從上述第1電源電壓轉(zhuǎn)換成上述第3電源電壓之后，再將其轉(zhuǎn)換成比上述第3電源電壓低的電壓振幅。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路器件，其特征在于具有第1場(chǎng)效應(yīng)晶體管，用于在上述第1電源電壓下工作的電路；和第2場(chǎng)效應(yīng)晶體管，柵極絕緣膜厚度比上述第1場(chǎng)效應(yīng)晶體管的柵極絕緣膜厚度厚，能耐受上述第3電源電壓的施加。
12.一種半導(dǎo)體集成電路器件，其特征在于具有提供第1工作電位的電路；提供比上述第1工作電位高的第2工作電位的第1輸入輸出電路；提供比上述第2工作電位高的第3工作電位的第2輸入輸出電路；以及提供比上述第2工作電位高、且比上述第3工作電位低的第4工作電位的第3輸入輸出電路；其中，上述第1至第3輸入輸出電路，包括具有第1膜厚的柵極氧化膜的第1晶體管、和具有比上述第1膜厚厚的柵極氧化膜的第2晶體管，上述第1晶體管的耐壓是上述第1工作電位，上述第2晶體管的耐壓是上述第4工作電位，當(dāng)從上述電路向上述第1輸入輸出電路傳送信號(hào)時(shí)，在將上述第1工作電位的信號(hào)振幅轉(zhuǎn)換成上述第4工作電位的信號(hào)振幅之后，再將其轉(zhuǎn)換成上述第2工作電位的信號(hào)振幅并輸出，當(dāng)從上述電路向上述第3輸入輸出電路傳送信號(hào)時(shí)，從上述第1工作電位的信號(hào)振幅轉(zhuǎn)換成上述第4工作電位的信號(hào)振幅并輸出，上述第2輸入輸出電路，是接收上述第1、第3以及第4工作電位，從上述第1工作電位的信號(hào)振幅轉(zhuǎn)換成上述第3工作電位的信號(hào)振幅并輸出的電路，具有耐壓緩和電路，避免在構(gòu)成該電路的上述第2晶體管的柵極電極、源極電極和漏極電極之間施加上述第3工作電位。
13.一種半導(dǎo)體集成電路器件，其特征在于具有接收輸入信號(hào)的反相器電路；由柵極接收上述輸入信號(hào)的第1n型晶體管；由柵極接收上述輸入信號(hào)、漏極與上述第1n型晶體管的漏極連接的第1p型晶體管；由柵極接收上述輸入信號(hào)、源極與上述第1p型晶體管的漏極連接的第2n型晶體管；由柵極接收上述輸入信號(hào)、漏極與上述第2n型晶體管的漏極連接的第2p型晶體管；由柵極接收上述反相器的輸出信號(hào)的第3n型晶體管；由柵極接收上述輸出信號(hào)、漏極與上述第3n型晶體管連接的第3p型晶體管；由柵極接收上述輸出信號(hào)、源極與上述第3p型晶體管的漏極連接的第4n型晶體管；由柵極接收上述輸出信號(hào)、漏極與上述第4n型晶體管的源極連接的第4p型晶體管；柵極與上述第2n型晶體管的漏極連接、漏極與上述第4p型晶體管的源極連接的第5p型晶體管；柵極與上述第4n型晶體管的漏極連接、漏極與上述第2p型晶體管的源極連接的第6p型晶體管；柵極與上述第5p型晶體管的柵極連接、源極與上述第4n型晶體管的源極連接的第5n型晶體管；以及柵極與上述第6p型晶體管的柵極連接、源極與上述第2n型晶體管的源極連接的第6n型晶體管；其中，構(gòu)成上述反相器電路的晶體管、上述第1、第3n型晶體管、以及上述第1、第3p型晶體管的柵極絕緣膜是第1膜厚，上述第2、第4、第5、第6n型晶體管、上述第2、第4、第5、第6p型晶體管的柵極絕緣膜是比上述第1膜厚厚的第2膜厚，上述第2和第4p型晶體管的閾值電壓，比上述第5和第6p型晶體管的閾值電壓低，上述第2和第4n型晶體管的閾值電壓，比上述第5和第6p型晶體管的閾值電壓低。
14.一種半導(dǎo)體集成電路器件，其特征在于具有在第1工作電壓下工作的電路、和在比上述第1工作電壓高的第2工作電壓下工作的輸入電路，上述輸入電路，接收比上述第1工作電壓高且比上述第2工作電壓低的振幅的信號(hào)的輸入，在將上述所輸入的信號(hào)轉(zhuǎn)換成上述第2工作電壓的振幅之后，再將其轉(zhuǎn)換成上述第1工作電壓的振幅并輸入到上述電路。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路器件，其特征在于上述輸入電路具有讀出放大器電路，上述讀出放大器電路，接收上述信號(hào)的輸入，將上述所輸入的信號(hào)轉(zhuǎn)換成上述第2工作電壓的振幅。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路器件，其特征在于上述輸入電路具有運(yùn)算放大器，上述運(yùn)算放大器，接收上述信號(hào)的輸入，將上述所輸入的信號(hào)轉(zhuǎn)換成上述第2工作電壓的振幅。
全文摘要
本發(fā)明提供一種具有低成本、可在低電壓下高速工作的I/O電路的半導(dǎo)體集成電路器件，在I/O電路中，當(dāng)使I/O電壓vcc(例如3.3V)降低到vcc_18(例如1.8V)時(shí)，引起速度變差的部分是電平轉(zhuǎn)換單元、和用于驅(qū)動(dòng)大型主緩沖器的前置緩沖器部分。著眼于這一情況，通過對(duì)升電平轉(zhuǎn)換器(LUC)和前置緩沖器(PBF)的電路施加高電壓(電壓vcc)，來以低成本實(shí)現(xiàn)可在低電壓下高速工作的I/O電路。
文檔編號(hào)H01L27/02GK1855725SQ20061006668
公開日2006年11月1日 申請(qǐng)日期2006年4月19日 優(yōu)先權(quán)日2005年4月19日
發(fā)明者菅野雄介, 田中一雄, 豐島俊輔, 戶羽健夫 申請(qǐng)人:株式會(huì)社瑞薩科技