專利名稱：半導體晶片及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體集成電路元件，尤其涉及半導體集成電路芯片的制造領(lǐng)域，其中涉及一種能夠有效阻擋晶片切割所造成的介電層界面脫層現(xiàn)象的手段的應用。
背景技術(shù)：
隨著晶體管等半導體元件尺寸的微小化，半導體集成電路的效能以及密度也隨之大幅度的提升。當半導體集成電路的制造水平達到亞微米或納米的技術(shù)等級時，電阻-電容延遲便成為電路的效能是否能進一步提升的瓶頸。藉由降低金屬內(nèi)連結(jié)線路的線路電阻或者是降低介電層的電容可以使電阻-電容延遲問題改善。其中，在降低金屬內(nèi)連結(jié)線路的線路電阻方面，芯片制造業(yè)者已經(jīng)在工藝上采用銅金屬取代電阻率較高的鋁金屬，而在降低介電層的電容方面，則積極地找尋更低介電常數(shù)的介電材料。
然而，與過去所使用的氧化硅介電材料相比較，例如氟硅玻璃或者未摻雜硅玻璃等，目前所采用大部分的低介電常數(shù)介電材料的機械強度仍嫌不足。此外，低介電常數(shù)介電材料的另一個問題是界面間的黏合力差，不論是在兩層相同的低介電常數(shù)介電材料之間的界面，或者是在一層低介電常數(shù)介電材料與另一層不同性質(zhì)的介電層之間的界面。當進行后續(xù)的晶片處理步驟時，例如晶片切割，由于低介電常數(shù)的介電材料的黏合力不足，往往發(fā)生問題。
在進行晶片切割時，由于是采用機械切刀沿著切割道碾切晶片，造成晶片表面需承受相當大的應力，因此在晶片切割時或者晶片切割后，通常會發(fā)現(xiàn)在低介電常數(shù)介電材料之間形成界面脫層現(xiàn)象，而影響到集成電路芯片的可靠度。由此可知，在此技術(shù)領(lǐng)域中仍需要一種有效的方法，以解決上述的晶片切割所造成的界面脫層傳播。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種有效的加強結(jié)構(gòu)，其被布設(shè)在晶片可靠度測試墊上，藉以阻擋晶片切割時產(chǎn)生的介電層界面脫層的傳播。
根據(jù)本發(fā)明的優(yōu)選實施例，本發(fā)明提供一種半導體晶片，包括多個集成電路管芯區(qū)域，各該集成電路管芯區(qū)域的周圍由一晶片切割道圍繞；多個金屬墊，設(shè)于該晶片切割道上，其中該金屬墊至少包括一測試電路，其設(shè)于多層介電層中；以及一強化結(jié)構(gòu)，包括沿著各該金屬墊的至少一邊上所設(shè)置的形成在該多層介電層中的多個介層孔。其中，該多個介層孔可以包括至少一排的相鄰孔洞，其中，該多個介層孔可以包括至少一長型孔洞。
根據(jù)本發(fā)明的另一優(yōu)選實施例，本發(fā)明提供一種切割半導體晶片的方法。首先，于一半導體晶片上形成多個集成電路管芯區(qū)域，且各該集成電路管芯區(qū)域的周圍由一晶片切割道圍繞。于該晶片切割道中形成多個測試墊。沿著各該測試墊的至少一邊上，形成一強化結(jié)構(gòu)。最后，沿著該晶片切割道切割該半導體晶片。
為了使本領(lǐng)域技術(shù)人員能更進一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請參閱以下有關(guān)本發(fā)明的詳細說明與附圖。然而附圖僅供參考與輔助說明用，并非用來對本發(fā)明加以限制。


圖1是半導體晶片的部分切割道的放大上視示意圖；圖2則是圖1中沿著切線I-I的剖面示意圖。
主要元件符號說明10 半導體晶片 12 集成電路管芯12a 晶方封環(huán)結(jié)構(gòu) 14 集成電路管芯14a 晶方封環(huán)結(jié)構(gòu) 16 晶片切割道20 晶片可靠度測試墊 22 晶片切割方向24 應力方向 30 開口50 金屬阻擋墻 52 第一鑲嵌金屬結(jié)構(gòu)54 第二鑲嵌金屬結(jié)構(gòu)具體實施方式
請參閱圖1以及圖2，其中圖1是半導體晶片的部分切割道的放大上視示意圖；圖2則是圖1中沿著切線I-I的剖面示意圖。如圖1所示，半導體晶片10至少包括兩相鄰的集成電路管芯12以及集成電路管芯14。在兩相鄰的集成電路管芯12以及集成電路管芯14之間為晶片切割道16，且沿著晶片切割道16內(nèi)設(shè)有多個晶片可靠度測試(wafer acceptance testing，WAT)墊或測試墊20。根據(jù)本發(fā)明的優(yōu)選實施例，晶片可靠度測試墊20的邊長約為50微米左右。
在集成電路管芯12周圍設(shè)有一晶方封環(huán)(die seal ring)結(jié)構(gòu)12a，而在集成電路管芯14周圍設(shè)有一晶方封環(huán)結(jié)構(gòu)14a。在每一集成電路管芯12或14中形成有中心電路(core circuit)，其中包括電路元件，例如晶體管(transistor)、電容(capacitor)、二極管(diode)、摻雜擴散區(qū)、存儲器陣列或者金屬內(nèi)連線等等。
晶方封環(huán)結(jié)構(gòu)12a及14a，包括多個金屬層，上下堆疊而成，其為該技術(shù)領(lǐng)域常用的結(jié)構(gòu)，用來保護中心電路，使其減輕晶片切割時產(chǎn)生的應力破壞力。前述的晶方封環(huán)結(jié)構(gòu)12a及14a是在制造中心電路的同時，以相同的介電層沉積步驟以及金屬沉積蝕刻等步驟同時逐步向上堆疊而成。
通常在半導體襯底中，例如硅襯底，會先形成重摻雜區(qū)域(圖未示)，然后再將晶方封環(huán)結(jié)構(gòu)12a及14a形成在重摻雜區(qū)域上，并允許特定的電壓，例如接地電壓或者VSS經(jīng)由重摻雜區(qū)域提供給晶方封環(huán)結(jié)構(gòu)12a及14a。最后，在中心電路以及晶片切割道上覆蓋一保護層，例如氮化硅或氧化硅。
在圖1中，箭頭22所指方向為晶片切割方向，而箭頭24所指方向，代表的則是在晶片切割時所產(chǎn)生的應力方向，換言之，箭頭24代表的也就是晶片切割時介電層界面脫層的傳播方向。如前所述，采用機械切刀沿著切割道碾切晶片，造成晶片表面需承受相當大的應力，因此在晶片切割時或者晶片切割后，通常會發(fā)現(xiàn)在低介電常數(shù)介電材料之間形成界面脫層現(xiàn)象，而影響到集成電路芯片的可靠度。
為了避免晶片切割時所產(chǎn)生的應力破壞，本發(fā)明在晶片可靠度測試墊20的兩相對側(cè)邊上，刻意設(shè)置有狹長形的開口(slot)30，其長度約略等于晶片可靠度測試墊20的邊長，而其寬度約為0.5微米左右或者更小。狹長形的開口30的配置方式基本上是沿著測試墊20的兩相對的側(cè)邊上，平行于箭頭22所指的晶片切割方向，也就是說，開口30的配置方向乃垂直于箭頭24所代表的界面脫層傳播方向，藉此達到阻擋界面脫層傳播的目的。此外，在開口30內(nèi)，設(shè)有一金屬阻擋墻50，作為強化。
如圖2所示，金屬阻擋墻50包括至少一第一鑲嵌金屬結(jié)構(gòu)52以及一第二鑲嵌金屬結(jié)構(gòu)54。前述的金屬阻擋墻50同樣是在制造中心電路的同時，以相同的介電層沉積步驟以及金屬沉積蝕刻等步驟同時逐步向上堆疊而成。
舉例來說，晶片10的最上層金屬導線為第MN+1層導線，其下方金屬導線層為第MN層導線，聯(lián)絡(luò)第MN+1層導線與第MN層導線之間的是第VN+1層金屬介層(via)，聯(lián)絡(luò)第MN層導線與其下方金屬導線層之間的是第VN層金屬介層，其中第MN+1層導線與第VN+1層金屬介層可以是利用銅鑲嵌工藝形成在第DN+1層介電層中，而第MN層導線與第VN層金屬介層可以是利用銅鑲嵌工藝形成在第DN層介電層中。
前述與中心電路的同時制作是指金屬阻擋墻50的第一鑲嵌金屬結(jié)構(gòu)52是與晶片10的第MN+1層與第VN+1層金屬介層同時形成，而金屬阻擋墻50的第二鑲嵌金屬結(jié)構(gòu)54與第MN層、第VN層金屬介層同時形成。第一鑲嵌金屬結(jié)構(gòu)52的作法是在第DN+1層介電層中以銅鑲嵌工藝技術(shù)形成高深寬比的溝渠，然后于溝渠內(nèi)填入銅金屬。
根據(jù)本發(fā)明的優(yōu)選實施例，第一鑲嵌金屬結(jié)構(gòu)52與第二鑲嵌金屬結(jié)構(gòu)54有部分的重疊，且交錯排列，但不限于此。本發(fā)明較重要的另一特征在于第一鑲嵌金屬結(jié)構(gòu)52與第二鑲嵌金屬結(jié)構(gòu)54可以是包覆有空氣的中空構(gòu)造(void)，這樣的中空結(jié)構(gòu)特別在晶片切割時可以釋放大部分的應力，而保護管芯的完整性。藉由控制前述形成在第DN+1層介電層中的溝渠的深寬比，可以使第一鑲嵌金屬結(jié)構(gòu)52形成包覆有空氣的中空構(gòu)造。
此外，本發(fā)明較重要的另一特征在于形成在第DN+1層介電層中的第一鑲嵌金屬結(jié)構(gòu)52向下陷入第DN層介電層，而形成在第DN層介電層中的第二鑲嵌金屬結(jié)構(gòu)54向下陷入第DN-1層介電層。
根據(jù)本發(fā)明另一優(yōu)選實施例，設(shè)置在晶片可靠度測試墊20的兩相對側(cè)邊上的開口30以及形成在開口30內(nèi)的金屬阻擋墻50，并不限于狹長型，而也可以是鋸齒狀、波浪狀、多個相鄰孔洞或其它不規(guī)則狀。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種半導體晶片，包括多個集成電路管芯區(qū)域，各該集成電路管芯區(qū)域的周圍由一晶片切割道圍繞；多個測試墊，設(shè)于該晶片切割道上，其中該測試墊至少包括一測試電路，其設(shè)于多層介電層中；以及一強化結(jié)構(gòu)，包括沿著各該測試墊的至少一邊上所設(shè)置的形成在該多層介電層中的多個介層孔。
2.如權(quán)利要求1所述的半導體晶片，其中該多個介層孔包括至少一排的相鄰孔洞。
3.如權(quán)利要求1所述的半導體晶片，其中該多個介層孔包括至少一長型孔洞。
4.如權(quán)利要求1所述的半導體晶片，其中各該多個介層孔內(nèi)填有金屬。
5.如權(quán)利要求4所述的半導體晶片，其中該金屬包括銅金屬。
6.如權(quán)利要求1所述的半導體晶片，其中各該多個介層孔內(nèi)包覆有空氣。
7.如權(quán)利要求1所述的半導體晶片，其中該強化結(jié)構(gòu)是設(shè)置在各該測試墊平行于該晶片切割道的相對兩邊上。
8.一種切割半導體晶片的方法，包括于一半導體晶片上形成多個集成電路管芯區(qū)域，且各該集成電路管芯區(qū)域的周圍由一晶片切割道圍繞；于該晶片切割道中形成多個測試墊；沿著各該測試墊的至少一邊上，形成一強化結(jié)構(gòu)；以及沿著該晶片切割道切割該半導體晶片。
9.如權(quán)利要求8所述的切割半導體晶片的方法，其中該強化結(jié)構(gòu)包括形成在多層介電層中的多個介層孔。
10.如權(quán)利要求9所述的切割半導體晶片的方法，其中該多個介層孔包括至少一排的相鄰孔洞。
11.如權(quán)利要求9所述的切割半導體晶片的方法，其中該多個介層孔包括至少一長型孔洞。
12.如權(quán)利要求9所述的切割半導體晶片的方法，其中各該多個介層孔包覆有空氣。
13.如權(quán)利要求9所述的切割半導體晶片的方法，其中各該多個介層孔內(nèi)填有金屬。
14.如權(quán)利要求13所述的切割半導體晶片的方法，其中該金屬包括銅金屬。
15.如權(quán)利要求8所述的切割半導體晶片的方法，其中該強化結(jié)構(gòu)是設(shè)置在各該測試墊平行于該晶片切割道的相對兩邊上。
全文摘要
本發(fā)明提供一種半導體晶片，包括多個集成電路管芯區(qū)域，各該集成電路管芯區(qū)域的周圍由一晶片切割道圍繞；多個金屬墊，設(shè)于該晶片切割道上，其中該金屬墊至少包括一測試電路，其設(shè)于多層介電層中；以及一強化結(jié)構(gòu)，包括沿著各該金屬墊的至少一邊上所設(shè)置的形成在該多層介電層中的多個介層孔。
文檔編號H01L21/82GK101047176SQ20061007158
公開日2007年10月3日 申請日期2006年3月30日 優(yōu)先權(quán)日2006年3月30日
發(fā)明者吳炳昌 申請人:聯(lián)華電子股份有限公司