專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)裝置，特別涉及集成在與處理器等的邏輯電路相同的半導(dǎo)體襯底(芯片)上的非易失性半導(dǎo)體存儲(chǔ)裝置。更特定地，本發(fā)明涉及用于減小非易失性半導(dǎo)體存儲(chǔ)裝置的功耗以及占有面積并且高速地進(jìn)行數(shù)據(jù)讀出的結(jié)構(gòu)。
背景技術(shù)：
1個(gè)非易失地存儲(chǔ)信息的半導(dǎo)體存儲(chǔ)裝置具有閃速存儲(chǔ)器。該閃速存儲(chǔ)器由存儲(chǔ)單元具有浮動(dòng)?xùn)艠O的1個(gè)層疊柵型場(chǎng)效應(yīng)晶體管(存儲(chǔ)單元晶體管)構(gòu)成。通過向浮動(dòng)?xùn)艠O施加電場(chǎng)，從而利用F-N(Fowler-Nordheim)隧道效應(yīng)現(xiàn)象或者溝道熱電子現(xiàn)象，向浮動(dòng)?xùn)艠O注入/抽出電荷(電子)，改變存儲(chǔ)單元晶體管的閾值。根據(jù)存儲(chǔ)單元晶體管的閾值電壓的不同，在存儲(chǔ)單元選擇時(shí)，流過存儲(chǔ)單元的電流量不同，由此，存儲(chǔ)數(shù)據(jù)。在使用n溝道晶體管作為存儲(chǔ)單元晶體管的情況下，向浮動(dòng)?xùn)艠O注入電子的狀態(tài)為閾值電壓較高的狀態(tài)，從浮動(dòng)?xùn)艠O抽出電子的狀態(tài)為閾值電極較低的狀態(tài)。按照該浮動(dòng)?xùn)艠O的蓄積電荷量(蓄積電子量)，可實(shí)現(xiàn)在將柵極電壓設(shè)定為例如6.5V或者6.5V以上的情況下流過電流的狀態(tài)、和柵極電壓為4.0V的情況下也流過電流的狀態(tài)。因此，在讀出數(shù)據(jù)時(shí)，設(shè)定例如5.0V的中間電壓作為柵極電壓，由此，可辨別通過存儲(chǔ)單元晶體管流過電流的狀態(tài)和幾乎不流過電流的狀態(tài)。通過檢測(cè)流過存儲(chǔ)單元晶體管的電流量，可識(shí)別存儲(chǔ)單元數(shù)據(jù)的狀態(tài)，讀數(shù)存儲(chǔ)數(shù)據(jù)。
在通過對(duì)浮動(dòng)?xùn)艠O進(jìn)行電子的注入/抽出存儲(chǔ)數(shù)據(jù)的情況下，需要考慮“過擦除”的問題?！斑^擦除”是如下狀態(tài)從浮動(dòng)?xùn)艠O過量地抽出電子(存儲(chǔ)單元晶體管為N溝道晶體管的情況)，其閾值電壓變?yōu)?.0V以下，存儲(chǔ)單元即使在非選擇狀態(tài)下也流過電流的狀態(tài)，類似于所謂的MOS晶體管(絕緣柵型場(chǎng)效應(yīng)晶體管)的耗盡狀態(tài)。通常，在讀出數(shù)據(jù)時(shí)，選擇存儲(chǔ)單元晶體管的柵極電位設(shè)定為中間電位，非選擇存儲(chǔ)單元的柵極電位維持在0.0V，非選擇存儲(chǔ)單元中被設(shè)定為在正常狀態(tài)下不流過電流的狀態(tài)。在讀出數(shù)據(jù)時(shí)，讀出放大器檢測(cè)流過選擇存儲(chǔ)單元的電流。但是，在非選擇存儲(chǔ)單元為過擦除狀態(tài)的情況下，通過該非選擇存儲(chǔ)單元流過電流，在讀出放大器中，基于選擇存儲(chǔ)單元以及過擦除狀態(tài)的非選擇存儲(chǔ)單元的合成電流，進(jìn)行數(shù)據(jù)的判定，產(chǎn)生誤讀出的問題。
在存儲(chǔ)單元晶體管中，由于制造步驟時(shí)的參數(shù)偏差，膜厚以及膜質(zhì)等的物理特性存在偏差，這樣，電氣特性也產(chǎn)生偏差，針對(duì)浮動(dòng)?xùn)艠O的電子的抽出/注入速度也在某個(gè)范圍內(nèi)存在偏差。因此，為了將閾值電壓設(shè)定為較低的狀態(tài)，從浮動(dòng)?xùn)艠O抽出電子的情況下，即使在同一電壓施加條件下，也存在產(chǎn)生過量抽出電子的存儲(chǔ)單元晶體管、產(chǎn)生過擦除狀態(tài)的存儲(chǔ)單元晶體管的可能性。為防止這些，存儲(chǔ)單元晶體管的閾值電壓不能充分降低，存在不能在低電源電壓下進(jìn)行數(shù)據(jù)讀出的問題。
為了避免過擦除，需要在寫入數(shù)據(jù)時(shí)進(jìn)行擦除驗(yàn)證，正確地控制閾值電壓的分布。但是，按各位進(jìn)行該擦除驗(yàn)證動(dòng)作并控制閾值電壓分布的情況下，該處理需要較長(zhǎng)時(shí)間并且處理順序煩雜，存在不能進(jìn)行高速的數(shù)據(jù)寫入/擦除的問題。此外，擦除驗(yàn)證順序的煩雜程度導(dǎo)致成本上升，在實(shí)現(xiàn)低價(jià)的存儲(chǔ)裝置上成為1個(gè)障礙。
為解決這樣的過擦除的問題，現(xiàn)有文獻(xiàn)1(特開2001-015617號(hào)公報(bào))中公開了利用EEPROM(可電氣寫入/擦除的讀出專用存儲(chǔ)器)的單元結(jié)構(gòu)的結(jié)構(gòu)。在該現(xiàn)有文獻(xiàn)1所示的結(jié)構(gòu)中，存儲(chǔ)單元晶體管由層疊柵型場(chǎng)效應(yīng)晶體管構(gòu)成，選擇晶體管與該存儲(chǔ)單元晶體管串聯(lián)連接。存儲(chǔ)單元晶體管的源極節(jié)點(diǎn)與源極線連接。在讀出數(shù)據(jù)時(shí)，選擇晶體管為導(dǎo)通狀態(tài)，存儲(chǔ)單元晶體管與位線連接，在位線與源極線之間形成流過電流的路徑。在非選擇存儲(chǔ)單元，選擇晶體管為非導(dǎo)通狀態(tài)，即使存儲(chǔ)單元晶體管為過擦除狀態(tài)，也與位線分離，位線和源極線之間的電流路徑被切斷。因此，即使非選擇存儲(chǔ)單元為過擦除狀態(tài)，也可防止影響選擇存儲(chǔ)單元的讀出電流。在該現(xiàn)有文獻(xiàn)1中，利用在與存儲(chǔ)單元晶體管的浮動(dòng)?xùn)艠O以及控制柵極相同的制造步驟中形成的層疊柵極層作為控制電極(選擇柵極)，使對(duì)應(yīng)于該控制柵極的電極層以及對(duì)應(yīng)于浮動(dòng)?xùn)艠O的電極層電短路，等價(jià)地實(shí)現(xiàn)單柵MOS晶體管。
在利用閃速存儲(chǔ)單元結(jié)構(gòu)的情況下，為避免過擦除的問題，不能充分降低閾值電壓。因此，在存儲(chǔ)單元選擇時(shí)，需要在內(nèi)部沿正或者負(fù)的方向使施加在控制柵極上的電壓電平升壓，不能原樣利用來自外部的電源電壓(非升壓)，存在功耗增大的問題。此外，需要將該升壓用的電荷泵浦電路配置在內(nèi)部，產(chǎn)生芯片面積變大的問題。
此外，使用升壓泵浦，設(shè)定選擇存儲(chǔ)單元的柵極電位的情況下，直到升壓電壓穩(wěn)定之前不能進(jìn)行數(shù)據(jù)的讀出，不能實(shí)現(xiàn)高速的數(shù)據(jù)讀出。此外，如果升壓泵浦的容量不足，不能充分補(bǔ)償存儲(chǔ)單元選擇時(shí)耗費(fèi)的電流量，這樣不能穩(wěn)定地生成升壓電壓并進(jìn)行供給，產(chǎn)生不能連續(xù)選擇存儲(chǔ)單元進(jìn)行數(shù)據(jù)讀出的問題。
如現(xiàn)有文獻(xiàn)1所示，在由層疊柵型場(chǎng)效應(yīng)晶體管以及選擇晶體管的串聯(lián)體構(gòu)成存儲(chǔ)單元結(jié)構(gòu)的情況下，即使降低層疊柵型場(chǎng)效應(yīng)晶體管的閾值電壓，也可避免過擦除的問題。在現(xiàn)有文獻(xiàn)1所示的存儲(chǔ)單元的結(jié)構(gòu)中，選擇晶體管等價(jià)地由單柵MOS晶體管構(gòu)成。因此，不受選擇晶體管的閾值電壓的影響，由層疊柵型場(chǎng)效應(yīng)晶體管構(gòu)成的存儲(chǔ)單元晶體管準(zhǔn)確地與對(duì)應(yīng)的位線連接，在位線上產(chǎn)生與存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)對(duì)應(yīng)的電流變化，所以，提高選擇晶體管的柵極電壓，不會(huì)產(chǎn)生閾值電壓損失，并且，不會(huì)產(chǎn)生該溝道電阻引起的電壓降，需要將提供給位線的讀出電壓傳送給存儲(chǔ)單元晶體管。
對(duì)于現(xiàn)有文獻(xiàn)1來說，為了實(shí)現(xiàn)在與邏輯電路相同的半導(dǎo)體芯片上集成存儲(chǔ)單元的情況下的平坦化，以和浮動(dòng)?xùn)艠O同層的柵電極層來實(shí)現(xiàn)選擇晶體管，在將選擇柵極晶體管的柵電極的膜厚變薄的情況下，為了防止產(chǎn)生電極布線的鋁穿透，使用與層疊柵型場(chǎng)效應(yīng)晶體管的控制柵極層以及浮動(dòng)?xùn)艠O層同層的布線，使這些布線短路。在該專利文獻(xiàn)1中，對(duì)于選擇晶體管的柵極電位的問題沒有什么考慮，此外，對(duì)于功耗等的電氣特性的問題也沒有考慮。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種低消費(fèi)電流、可高速進(jìn)行數(shù)據(jù)的讀出、占有面積小的非易失性半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明第1觀點(diǎn)的非易失性半導(dǎo)體存儲(chǔ)裝置包括存儲(chǔ)單元晶體管，非易失地存儲(chǔ)信息；選擇晶體管，與該存儲(chǔ)單元晶體管串聯(lián)連接，導(dǎo)通時(shí)，可讀出存儲(chǔ)單元晶體管的存儲(chǔ)數(shù)據(jù)。該選擇晶體管具有相互直線對(duì)準(zhǔn)配置并可對(duì)每個(gè)設(shè)定電壓電平的第1以及第2導(dǎo)電層。
本發(fā)明第1觀點(diǎn)的非易失性半導(dǎo)體存儲(chǔ)裝置還具有第1電壓設(shè)定電路，設(shè)定選擇晶體管的第1導(dǎo)電層的電壓；第2電壓設(shè)定電路，設(shè)定選擇晶體管的第2導(dǎo)電層的電壓。
本發(fā)明第2觀點(diǎn)的非易失性半導(dǎo)體存儲(chǔ)裝置具有存儲(chǔ)單元，其具有以電荷的形式存儲(chǔ)信息的電荷蓄積區(qū)域、形成在該電荷蓄積區(qū)域上的第1導(dǎo)電層、與第1導(dǎo)電層直線對(duì)準(zhǔn)并形成在第1導(dǎo)電層上層的第2導(dǎo)電層；第1電壓設(shè)定電路，設(shè)定第1導(dǎo)電層的電壓；第2電壓設(shè)定電路，與第1導(dǎo)電層單獨(dú)地設(shè)定第2導(dǎo)電層的電壓。
本發(fā)明的第3觀點(diǎn)的非易失性半導(dǎo)體存儲(chǔ)裝置具有形成在第1導(dǎo)電型的襯底區(qū)域上、非易失地存儲(chǔ)信息的存儲(chǔ)單元。該存儲(chǔ)單元具有電荷蓄積區(qū)域，形成在襯底區(qū)域上，以電荷的形式存儲(chǔ)信息；控制電極層，形成在該電荷區(qū)域上，施加存儲(chǔ)單元的存儲(chǔ)信息的寫入以及讀出用的電壓。
本發(fā)明第3觀點(diǎn)的非易失性半導(dǎo)體存儲(chǔ)裝置還具有以包圍襯底區(qū)域的方式形成的第2導(dǎo)電型的底部阱區(qū)域；設(shè)定襯底區(qū)域的電壓的第1電壓控制電路；第2電壓控制電路，與該第1電壓控制電路的電壓設(shè)定單獨(dú)地動(dòng)作，按照動(dòng)作模式設(shè)定底部阱區(qū)域的電壓，調(diào)整襯底區(qū)域的電壓電平。
在本發(fā)明第1觀點(diǎn)的非易失性半導(dǎo)體存儲(chǔ)裝置中，存儲(chǔ)單元由層疊柵型晶體管和層疊柵型選擇晶體管的串聯(lián)體構(gòu)成。對(duì)每個(gè)選擇晶體管的層疊柵極分別單獨(dú)設(shè)定電壓電平，由此，可利用該選擇晶體管的柵電極間電容，通過電容耦合進(jìn)行升壓動(dòng)作，使選擇晶體管的柵極電壓向正或負(fù)的方向升壓。由此，可降低使選擇晶體管的柵極電壓升壓用的電荷泵浦電路的發(fā)生電壓電平，這樣可降低電荷泵浦電路的規(guī)模，減小芯片面積并且降低消費(fèi)電流。此外，使第1以及第2導(dǎo)電層的電壓振幅為電源電壓電平時(shí)，不需要升壓用的電荷泵浦電路，并且，可進(jìn)一步降低消費(fèi)電流以及芯片版面設(shè)計(jì)面積。
本發(fā)明第2觀點(diǎn)的非易失性半導(dǎo)體存儲(chǔ)裝置中，在電荷蓄積區(qū)域上層層疊第1以及第2導(dǎo)電層，分別設(shè)定這些第1以及第2導(dǎo)電層的電壓。因此，通過第1以及第2導(dǎo)電層的電容耦合，使施加于電荷蓄積區(qū)域的電場(chǎng)增大。由此，當(dāng)存儲(chǔ)單元采用以電荷蓄積區(qū)域和第1以及第2導(dǎo)電層形成的1個(gè)晶體管型單元結(jié)構(gòu)的情況下、閾值電壓的絕對(duì)值設(shè)定為比較高的值的情況下，即使將電荷泵浦電路的發(fā)生電壓電平設(shè)定得較低，也可以向存儲(chǔ)單元晶體管的控制電極施加充分電平的電壓作為柵極電壓，能夠以低功耗實(shí)現(xiàn)高速并且穩(wěn)定的數(shù)據(jù)讀出。此外，在向第1以及第2導(dǎo)電層提供電源電壓振幅的信號(hào)的情況下，不需要升壓電壓發(fā)生用的電荷泵浦電路，可充分降低消費(fèi)電流以及芯片版面設(shè)計(jì)面積。
由此，不需要升壓電壓生成用的電荷泵浦電路并且可降低其規(guī)模，可減小芯片面積以及消費(fèi)電流。
在本發(fā)明第3觀點(diǎn)的非易失性半導(dǎo)體存儲(chǔ)裝置中，與襯底區(qū)域單獨(dú)地設(shè)定包圍襯底區(qū)域的底部阱區(qū)域的電壓電平。因此，利用導(dǎo)電型不同的襯底區(qū)域以及底部阱區(qū)域間的耦合電容，可改變襯底區(qū)域的電壓電平。這樣，可在電荷蓄積區(qū)域和襯底區(qū)域之間施加高電場(chǎng)，并可以進(jìn)行針對(duì)電荷蓄積區(qū)域的電荷的注入或者抽出。在此種情況下，可以不需要用于生成電荷抽出/注入用的電壓的電荷泵浦電路或者降低其規(guī)模，并可以降低芯片面積以及消費(fèi)電流。
本發(fā)明的上述以及其它目的、特征、方面以及優(yōu)點(diǎn)可以通過與附圖相關(guān)聯(lián)來理解的本發(fā)明的以下詳細(xì)說明而更加明確。


圖1是表示本發(fā)明實(shí)施方式1的存儲(chǔ)單元的電氣等效電路的圖。
圖2是概要地表示本發(fā)明實(shí)施方式1的存儲(chǔ)單元的剖面結(jié)構(gòu)的圖。
圖3是表示本發(fā)明實(shí)施方式1的存儲(chǔ)單元的閾值電壓分布的圖。
圖4是概要地表示本發(fā)明實(shí)施方式1的非易失性半導(dǎo)體存儲(chǔ)裝置的整體結(jié)構(gòu)的圖。
圖5是表示圖4所示的泵浦電路中包含的泵浦之一例的圖。
圖6是表示圖5所示的泵浦動(dòng)作的信號(hào)時(shí)序圖。
圖7是概要地表示本實(shí)施方式1的存儲(chǔ)單元的平面版面設(shè)計(jì)的圖。
圖8是概要地表示沿圖7所示的線8A-8A的剖面結(jié)構(gòu)的圖。
圖9是概要地表示沿圖7所示的線9A-9A的剖面結(jié)構(gòu)的圖。
圖10是概要地表示圖7所示的選擇柵極線的末端部的版面設(shè)計(jì)的圖。
圖11是概要地表示圖7所示的字線的平面版面設(shè)計(jì)的圖。
圖12是表示本發(fā)明實(shí)施方式1的讀出存儲(chǔ)單元的數(shù)據(jù)時(shí)的施加電壓的圖。
圖13是表示圖12所示的電壓施加時(shí)的存儲(chǔ)單元的選擇柵極電位變化的圖。
圖14是表示本發(fā)明實(shí)施方式1的存儲(chǔ)單元的數(shù)據(jù)寫入時(shí)的施加電壓的圖。
圖15是表示圖14所示的電壓施加狀態(tài)時(shí)的選擇存儲(chǔ)單元的電極電位變化的圖。
圖16是表示本發(fā)明實(shí)施方式1的存儲(chǔ)單元的擦除時(shí)的施加電壓的一例。
圖17是概要地表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置中使用的字線驅(qū)動(dòng)用X譯碼器結(jié)構(gòu)的圖。
圖18是概要地表示產(chǎn)生圖17所示的字線驅(qū)動(dòng)用電壓的部分的結(jié)構(gòu)圖。
圖19是概要地表示本發(fā)明實(shí)施方式1的選擇柵極線驅(qū)動(dòng)部的結(jié)構(gòu)圖。
圖20是概要地表示產(chǎn)生圖19所示的選擇柵極電壓的部分的結(jié)構(gòu)圖。
圖21是表示產(chǎn)生圖19以及圖20所示的控制信號(hào)的部分的結(jié)構(gòu)之一例的圖。
圖22是表示圖19-圖21所示的電路動(dòng)作的時(shí)序圖。
圖23是概要地表示本發(fā)明實(shí)施方式1的變更例的存儲(chǔ)單元的剖面結(jié)構(gòu)。
圖24是表示產(chǎn)生本發(fā)明實(shí)施方式1的源極線電壓以及襯底電壓的部分的結(jié)構(gòu)之一例的圖。
圖25是表示本發(fā)明實(shí)施方式2的存儲(chǔ)單元的電氣等效電路的圖。
圖26是概要地表示圖25所示的存儲(chǔ)單元的剖面結(jié)構(gòu)的圖。
圖27是表示圖26所示的讀出存儲(chǔ)單元的數(shù)據(jù)時(shí)的柵極電壓變化的圖。
圖28是表示圖26所示的存儲(chǔ)單元的數(shù)據(jù)寫入時(shí)的柵極電位變化的圖。
圖29是表示圖26所示的存儲(chǔ)單元的擦除模式時(shí)的柵極電壓變化的圖。
圖30是概要地表示生成圖27到圖29所示的電壓變化的字線控制部的結(jié)構(gòu)之一例的圖。
圖31是概要地表示產(chǎn)生圖30所示的字線用高壓側(cè)以及低壓側(cè)電壓的部分的結(jié)構(gòu)圖。
圖32是概要地表示本發(fā)明實(shí)施方式2的變更例的存儲(chǔ)單元結(jié)構(gòu)的圖。
圖33是概要地表示本發(fā)明實(shí)施方式3的非易失性半導(dǎo)體存儲(chǔ)裝置的主要部分的結(jié)構(gòu)的圖。
圖34是概要地表示圖33所示的阱/襯底區(qū)域的剖面結(jié)構(gòu)的圖。
圖35是概要地表示圖33以及圖34所示結(jié)構(gòu)的數(shù)據(jù)寫入時(shí)的電壓變化的圖。
圖36是表示圖33以及圖34所示結(jié)構(gòu)的數(shù)據(jù)擦除時(shí)的電壓變化的時(shí)序圖。
圖37是表示產(chǎn)生圖33以及圖34所示電壓的阱/襯底電壓發(fā)生部的結(jié)構(gòu)的一例。
圖38是概要地表示圖33所示的底部電壓產(chǎn)生電路以及阱電壓產(chǎn)生電路底的結(jié)構(gòu)的圖。
圖39是概要地表示包含本發(fā)明實(shí)施方式3的非易失性半導(dǎo)體存儲(chǔ)裝置的系統(tǒng)LSI的芯片版面設(shè)計(jì)圖。
具體實(shí)施例方式
(實(shí)施方式1)圖1是表示本發(fā)明實(shí)施方式1的存儲(chǔ)單元的電氣等效電路的圖。在圖1中，代表性地示出2位的存儲(chǔ)單元MC0以及MC1。存儲(chǔ)單元MC0以及MC1具有相同結(jié)構(gòu)，所以，在圖1中，在存儲(chǔ)單元MC0的結(jié)構(gòu)要素上附加參考序號(hào)。存儲(chǔ)單元MC0包含串聯(lián)連接在位線BL和源極線SL之間的存儲(chǔ)晶體管MT以及選擇晶體管ST。存儲(chǔ)晶體管MT包含以電荷的方式存儲(chǔ)信息的浮動(dòng)?xùn)艠OFG和形成在浮動(dòng)?xùn)艠OFG上層、與字線WL0連接的控制柵極CG?？刂茤艠OCG參照相對(duì)于各個(gè)存儲(chǔ)單元配置的柵電極，字線WL(WL0、WL1)相對(duì)于1行存儲(chǔ)單元來配置，參照連接有對(duì)應(yīng)的行的存儲(chǔ)單元晶體管的控制柵極的、連續(xù)沿行方向延伸的布線。
選擇晶體管ST具有與存儲(chǔ)單元晶體管MT相同的結(jié)構(gòu)，包含與浮動(dòng)?xùn)艠OFG同層的導(dǎo)電層(以下，稱為下層?xùn)烹姌O)G2、與控制柵極CG同層的導(dǎo)電層(以下，成為上層?xùn)烹姌O)G1。上層?xùn)烹姌OG1與第1選擇柵極線SGC連接，下層?xùn)烹姌OG2與第2選擇柵極線SGF連接。這些選擇柵極線SGC以及SGF直線對(duì)準(zhǔn)配置，構(gòu)成1個(gè)多層結(jié)構(gòu)的選擇控制線SG0。
柵電極G1以及G2參照各個(gè)存儲(chǔ)單元的選擇晶體管的柵極，選擇柵極線SGC以及SGF相對(duì)于1行的存儲(chǔ)單元配置，參照分別與上層以及下層?xùn)烹姌OG1以及G2連接的布線。
通過分別設(shè)置選擇柵極線SGC以及SGF，在選擇晶體管ST中利用柵電極G1以及G2之間(選擇柵極線SGC以及SGF之間)的電容耦合，將選擇晶體管ST的柵極電位設(shè)定為所希望的電位電平。
對(duì)于存儲(chǔ)單元MC1，對(duì)選擇晶體管設(shè)置選擇柵極線SG1，對(duì)存儲(chǔ)單元晶體管設(shè)置字線WL1。存儲(chǔ)單元MC0以及MC1的選擇晶體管ST通過公共的源擴(kuò)散層SD與源極線SL連接。存儲(chǔ)單元MC0以及MC1的存儲(chǔ)晶體管MT分別與位線BL連接。
在各個(gè)存儲(chǔ)單元MC0以及MC1中，存儲(chǔ)晶體管MT以及選擇晶體管ST串聯(lián)連接在位線和源極線之間，使選擇晶體管ST成為導(dǎo)通狀態(tài)，由此，在對(duì)應(yīng)的存儲(chǔ)單元中，在位線BL以及源極線SL之間形成流過電流的路徑。
圖2是概要地表示圖1所示的存儲(chǔ)單元MC0以及MC1的剖面結(jié)構(gòu)的圖。在圖2中，存儲(chǔ)單元MC0以及MC1形成在p型半導(dǎo)體襯底區(qū)域1上。在p型襯底1表面相互隔開一定間距形成雜質(zhì)區(qū)域2a、2b、2c、2d以及2e。在雜質(zhì)區(qū)域2a以及2b之間的襯底區(qū)域表面上，直線對(duì)準(zhǔn)地形成浮動(dòng)?xùn)艠OFG以及控制柵極CG，在雜質(zhì)區(qū)域2b以及2c間的襯底區(qū)域表面上依次形成柵電極G2以及G1。由雜質(zhì)區(qū)域2a-2c間的區(qū)域形成存儲(chǔ)單元MC0，控制柵極CG與字線WL0連接。柵電極G1以及G2分別與選擇柵極線SGC以及SGF連接。
雜質(zhì)區(qū)域2a以及2c分別與位線BL以及源極線SL連接。該雜質(zhì)區(qū)域2c與圖1所示的源擴(kuò)散層SD對(duì)應(yīng)。
由雜質(zhì)擴(kuò)散層2c-2e間的區(qū)域形成存儲(chǔ)單元MC1。在雜質(zhì)區(qū)域2c以及2d之間的p型半導(dǎo)體襯底區(qū)域1表面上依次形成柵電極G2以及G1。在雜質(zhì)區(qū)域2d以及2e之間的襯底區(qū)域表面上依次形成浮動(dòng)?xùn)艠OFG以及控制柵極CG。存儲(chǔ)單元MC1的控制柵極CG1與字線WL1連接。存儲(chǔ)單元MC1的選擇晶體管的下層以及上層?xùn)烹姌OG2以及G1分別與選擇柵極線SGC以及SGF連接。在各個(gè)存儲(chǔ)單元MC0以及MC1中，選擇柵極線SGC以及SGF的2層布線結(jié)構(gòu)構(gòu)成對(duì)應(yīng)的選擇控制線SG0以及SG1。
分別在與浮動(dòng)?xùn)艠OFG以及控制柵極CG相同的布線制造步驟中制作柵電極G1以及G2，不需要用于制作選擇晶體管ST的多余的步驟。下層?xùn)烹姌OG2在行方向連續(xù)地延伸配置，另一方面，僅對(duì)應(yīng)于各個(gè)存儲(chǔ)單元并按每個(gè)存儲(chǔ)單元分離配置浮動(dòng)?xùn)艠OFG。在1個(gè)存儲(chǔ)單元內(nèi)，存儲(chǔ)晶體管MT以及選擇晶體管ST由具有相同結(jié)構(gòu)的層疊柵型MOS晶體管構(gòu)成。
柵電極G1以及G2在選擇時(shí)通過選擇柵極線SGC以及SGF對(duì)每一個(gè)設(shè)定其電壓電平。
在存儲(chǔ)單元MC0以及MC1中，根據(jù)浮動(dòng)?xùn)艠OFG的蓄積電荷量(電子蓄積量)，決定存儲(chǔ)晶體管MT的閾值電壓。另一方面，在存儲(chǔ)單元MC0以及MC1中，通過下層?xùn)烹姌OG2的電位設(shè)定選擇晶體管ST的導(dǎo)通/非導(dǎo)通。該下層?xùn)烹姌OG2的電位通過選擇控制線SG(SG0、SG1)由未圖示的電壓設(shè)定電路設(shè)定。因此，選擇晶體管ST為截止?fàn)顟B(tài)(非導(dǎo)通狀態(tài))的情況下，非選擇存儲(chǔ)單元的存儲(chǔ)晶體管MT即使為過擦除狀態(tài)，位線BL和源極線SL亦通過選擇晶體管ST而隔離，通過過擦除狀態(tài)的存儲(chǔ)單元，電流流過的路徑被切斷，可防止過擦除狀態(tài)的存儲(chǔ)單元對(duì)流過選擇存儲(chǔ)單元的電流產(chǎn)生影響。
圖3是概要地表示存儲(chǔ)單元晶體管的閾值電壓Vth的分布圖。在圖3中，橫軸表示電壓V，縱軸表示位數(shù)。低閾值電壓狀態(tài)(以下稱為擦除狀態(tài))的存儲(chǔ)單元分布在閾值電壓V0以及V1之間。另一方面，閾值電壓較高狀態(tài)(以下稱為寫入狀態(tài))的存儲(chǔ)單元晶體管的閾值電壓處于比電壓V2高的電壓電平。并且，存儲(chǔ)單元晶體管的寫入狀態(tài)以及擦除狀態(tài)與閾值電壓的關(guān)系可以是相反的。
在存儲(chǔ)單元數(shù)據(jù)讀出時(shí)，向字線施加讀出電位Vr。讀出電位Vr設(shè)定在存儲(chǔ)單元晶體管的閾值電壓V1以及V2之間的電平。寫入狀態(tài)的存儲(chǔ)單元晶體管的閾值電壓的下限值V2例如為4.5V或者4.5V以上，擦除狀態(tài)的存儲(chǔ)單元晶體管的閾值電壓的上限值V1例如是2V或者2V以下，作為讀出電位Vr，供給電源電壓Vdd(＝3.3V)，可將擦除狀態(tài)以及寫入狀態(tài)的存儲(chǔ)單元選擇性地設(shè)定為導(dǎo)通/非導(dǎo)通狀態(tài)。因此，字線WL0或者WL1可在選擇時(shí)，使用從外部供給的電源電壓設(shè)定其電壓電平，不需要升壓動(dòng)作。
以往，對(duì)閾值電壓來說，為了避免過擦除狀態(tài)，擦除狀態(tài)的存儲(chǔ)單元晶體管的閾值電壓的上限值設(shè)定為4.2V或者4.2V以上，此外，寫入狀態(tài)的存儲(chǔ)單元晶體管的閾值電壓的下限值設(shè)定為6.5V，與施加5.5V作為讀出電壓Vr的結(jié)構(gòu)相比，不需要升壓動(dòng)作，可降低消費(fèi)電流。此外，不需要進(jìn)行該升壓用的電路結(jié)構(gòu)，可降低芯片面積。
1位的存儲(chǔ)單元由2個(gè)晶體管構(gòu)成，所以，與1位的存儲(chǔ)單元由1個(gè)晶體管構(gòu)成的情形相比，在實(shí)現(xiàn)相同存儲(chǔ)容量的情況下，存儲(chǔ)單元陣列的版面設(shè)計(jì)面積增大。但是，電荷泵浦電路的版面設(shè)計(jì)面積降低效果比存儲(chǔ)單元的尺寸增大更大，可充分降低芯片面積。
此外，擦除狀態(tài)的存儲(chǔ)單元晶體管MT的閾值電壓并不特別要求為接地電壓Vss或者Vss以上。由于允許過擦除狀態(tài)，故擦除狀態(tài)的存儲(chǔ)單元晶體管MT的下側(cè)閾值電壓V0可以設(shè)定為接地電壓Vss或者Vss以下。因此，在擦除動(dòng)作時(shí)，在擦除驗(yàn)證動(dòng)作時(shí)不需要將閾值電壓設(shè)定為大于等于接地電壓用的反寫處理，擦除順序被簡(jiǎn)化。
此外，不受過擦除存儲(chǔ)單元的影響，不需要用于判定是否能正確讀出數(shù)據(jù)的驗(yàn)證動(dòng)作，可簡(jiǎn)化寫入順序，簡(jiǎn)化執(zhí)行寫入/擦除控制的序列發(fā)生器的結(jié)構(gòu)，這樣可降低其占有面積。
圖4概要地表示本發(fā)明實(shí)施方式1的非易失性半導(dǎo)體存儲(chǔ)裝置的整體結(jié)構(gòu)的框圖。在圖4中，非易失性半導(dǎo)體存儲(chǔ)裝置包含具有分別呈行列狀排列的多個(gè)非易失性存儲(chǔ)單元的存儲(chǔ)器陣列塊#1-#n、分別與這些存儲(chǔ)器陣列塊#1-#n對(duì)應(yīng)設(shè)置的行譯碼器XD1-XDn以及選擇控制線(SG)譯碼器/驅(qū)動(dòng)器SDD1-SDDn。
行譯碼器XD1-XDn具有分別與對(duì)應(yīng)的存儲(chǔ)器陣列塊#1-#n的字線(WL)對(duì)應(yīng)配置的輸出部，向選擇行的字線供給與動(dòng)作模式對(duì)應(yīng)的電平的電壓。在數(shù)據(jù)讀出模式時(shí)，行譯碼器XD1-XDn向選擇行的字線供給電源電壓(Vdd)。該電源電壓Vdd是從外部供給的電源電壓。
SG譯碼器/驅(qū)動(dòng)器SDD1-SDDn具有分別與存儲(chǔ)器陣列塊#1-#n的選擇控制線SG(選擇柵極線SGC、SGF)對(duì)應(yīng)的輸出部，按照動(dòng)作模式向選擇行的存儲(chǔ)單元的選擇柵極線供給預(yù)定的電壓。該SG譯碼器/驅(qū)動(dòng)器SDD1-SDDn包含分別針對(duì)各個(gè)選擇柵極線SGC以及SGF的驅(qū)動(dòng)電路，單獨(dú)地設(shè)定選擇行的選擇柵極線SGC以及SGF的電位，最終使選擇存儲(chǔ)單元的選擇晶體管的下層?xùn)烹姌OG2的電位升壓為目標(biāo)電壓電平。
該非易失性半導(dǎo)體存儲(chǔ)裝置還包含列譯碼器YD，生成選擇存儲(chǔ)器陣列塊#1-#n的列的列選擇信號(hào)；列選擇電路YS，與存儲(chǔ)器陣列塊#1-#n共同設(shè)置，根據(jù)來自列譯碼器YD的列選擇信號(hào)對(duì)選擇列的位線進(jìn)行選擇；讀出放大器/寫入電路AW，針對(duì)按照列選擇電路YS選擇的列所對(duì)應(yīng)的位線進(jìn)行內(nèi)部數(shù)據(jù)的寫入/讀出。
讀出放大器/寫入電路AW包含讀出放大器，在數(shù)據(jù)讀出時(shí)，檢測(cè)由列選擇電路YS所選擇的列的位線中流過的電流；寫入電路，在寫入模式時(shí)，向選擇列的位線供給寫入數(shù)據(jù)。該寫入電路包含例如數(shù)據(jù)鎖存電路，對(duì)寫入數(shù)據(jù)進(jìn)行鎖存，向?qū)?yīng)的選擇列的位線供給與該鎖存數(shù)據(jù)對(duì)應(yīng)的電壓。
該非易失性半導(dǎo)體存儲(chǔ)裝置還包含外圍電路PH，生成外部數(shù)據(jù)的寫入/讀出以及內(nèi)部所需的電壓；泵浦電路PUK，進(jìn)行電荷泵浦動(dòng)作，生成預(yù)定電平的內(nèi)部電壓；控制電路(序列發(fā)生器)SQ，按照各種動(dòng)作模式，控制寫入、擦除、驗(yàn)證動(dòng)作以及數(shù)據(jù)讀出動(dòng)作。
外圍電路PH包含按照動(dòng)作模式生成各種電平的電壓的電源系統(tǒng)電路、與外部進(jìn)行數(shù)據(jù)/信號(hào)的輸入輸出(IN，OUT)的輸入輸出電路、以及檢測(cè)泵浦電路PUK生成的內(nèi)部電壓的電平并基于該檢測(cè)結(jié)果控制泵浦動(dòng)作的泵浦控制電路等。
泵浦電路PUK包含利用電容元件的電荷泵浦動(dòng)作而生成所希望的電平電壓的電荷泵浦電路，按照來自外圍電路PH中所包含的振蕩電路的時(shí)鐘信號(hào)進(jìn)行泵浦動(dòng)作，生成包含各種動(dòng)作模式中需要的正電壓以及負(fù)電壓的內(nèi)部電壓。在存儲(chǔ)器陣列塊#1-#n中消耗這些所生成的電壓。
控制電路(序列發(fā)生器)SQ按照動(dòng)作模式控制外圍電路PH，此外，從電源電路生成的電壓中選擇所需要電平的電壓，并提供給行譯碼器XD1-XDn以及SG譯碼器/驅(qū)動(dòng)器SDD1-SDDn。該控制電路SQ也可以以只激活按照動(dòng)作模式生成對(duì)應(yīng)的電壓的電荷泵浦電路的方式構(gòu)成。
圖5是表示生成圖4所示的泵浦電路PUK中所包含的高電壓Vpp部分的結(jié)構(gòu)之一例的圖。在圖5中，高電壓用電荷泵浦包含二極管D1，連接在電源節(jié)點(diǎn)與節(jié)點(diǎn)ND1之間；二極管元件D2，連接在節(jié)點(diǎn)ND1與ND2之間；二極管元件D3，連接在節(jié)點(diǎn)ND2與ND3之間；二極管元件D4，連接在節(jié)點(diǎn)ND3與ND4之間；電容元件C1、C2、C3，其一個(gè)電極分別與節(jié)點(diǎn)ND1、ND2以及ND3連接；反相器IV1以及IV3，與時(shí)鐘信號(hào)φ1同步分別向電容元件C1以及C3、向另一電極傳送反相時(shí)鐘信號(hào)；反相器IV2，使時(shí)鐘信號(hào)φ2反相并向電容元件C2的另一電極傳送；槽路電容CT，蓄積節(jié)點(diǎn)ND4的電荷。
從節(jié)點(diǎn)ND4輸出高電壓Vpp。時(shí)鐘信號(hào)φ1以及φ2是相互不重合的2相的時(shí)鐘信號(hào)，從圖4所示的外圍電路PH供給。例如，作為一例，二極管元件D1-D4分別由柵極和漏極相互連接的p溝道MOS晶體管(絕緣柵型場(chǎng)效應(yīng)晶體管)構(gòu)成。
圖6是表示圖5所示的高電壓用電荷泵浦的穩(wěn)定狀態(tài)時(shí)的動(dòng)作的時(shí)序圖。以下，參照?qǐng)D6簡(jiǎn)單地對(duì)圖5所示的高電壓用電荷泵浦的動(dòng)作進(jìn)行說明。對(duì)于時(shí)鐘信號(hào)φ1以及φ2來說，其各自的振幅是電源電壓Vdd。
時(shí)鐘信號(hào)φ1從H電平下降到L電平時(shí)，反相器IV1以及IV3的輸出信號(hào)上升為H電平。此時(shí)，時(shí)鐘信號(hào)φ2從L電平上升為H電平，反相器IV2的輸出信號(hào)變?yōu)長(zhǎng)電平。節(jié)點(diǎn)ND1通過二極管元件D1被預(yù)充電為電壓Vdd-Vth。響應(yīng)時(shí)鐘信號(hào)φ1的下降沿，反相器IV1的時(shí)鐘信號(hào)上升為H電平時(shí)，通過電容元件C1的電荷泵浦動(dòng)作，節(jié)點(diǎn)ND1的電壓電平上升Vdd，變?yōu)殡妷?·Vdd-Vth電平。此處，Vth表示二極管元件D1-D4的正向壓降(閾值電壓的絕對(duì)值)。
同樣，反相器IV3的輸出信號(hào)上升為H電平，通過電容元件C3的電荷泵浦動(dòng)作，節(jié)點(diǎn)ND3的電壓上升Vdd。
此時(shí)，反相器IV2的輸出信號(hào)成為L(zhǎng)電平，所以，節(jié)點(diǎn)ND2的電壓電平降低。通過節(jié)點(diǎn)ND2的電位降低，二極管元件D2變?yōu)閷?dǎo)通狀態(tài)，通過來自節(jié)點(diǎn)ND1的充電動(dòng)作，節(jié)點(diǎn)ND2的電壓電平變?yōu)殡妷?·Vdd-2·Vth(通過電荷的移動(dòng)，節(jié)點(diǎn)ND1以及ND2的電位差變?yōu)閂th時(shí)，二極管D2變?yōu)榻刂範(fàn)顟B(tài)，但是，此處，考慮穩(wěn)定狀態(tài)時(shí)的動(dòng)作)。節(jié)點(diǎn)ND2的電壓電平小于等于節(jié)點(diǎn)ND3的電壓電平，二極管元件D3維持截止?fàn)顟B(tài)，進(jìn)行節(jié)點(diǎn)ND2的預(yù)充電。
時(shí)鐘信號(hào)φ1上升為H電平、時(shí)鐘信號(hào)φ2下降為L(zhǎng)電平時(shí)，反相器IV1以及IV3的輸出信號(hào)變?yōu)長(zhǎng)電平，反相器IV2的輸出信號(hào)變?yōu)镠電平。這樣，節(jié)點(diǎn)ND1的電壓電平下降，但是，通過二極管元件D1，節(jié)點(diǎn)ND1的電壓電平夾在Vdd-Vth電平間。另一方面，節(jié)點(diǎn)ND2通過電容元件C2的電荷泵浦動(dòng)作，而從預(yù)充電電壓電平上升電壓Vdd電平，變?yōu)?·Vdd-2·Vth的電壓電平。另一方面，節(jié)點(diǎn)ND3的電壓電平降低時(shí)，節(jié)點(diǎn)ND3通過二極管元件D3從節(jié)點(diǎn)ND2進(jìn)行電荷充電，其電壓電平上升。即，節(jié)點(diǎn)ND3的電壓電平變?yōu)楸裙?jié)點(diǎn)ND2的電壓低Vth的較低的電壓電平，即，變?yōu)?·Vdd-3·Vth的電平。因此，節(jié)點(diǎn)ND3根據(jù)時(shí)鐘信號(hào)φ1在電壓4·Vdd-3·Vth和3·Vdd-3·Vth之間變化。
在節(jié)點(diǎn)ND4上只連接了電壓穩(wěn)定化以及充電電荷供給用的槽路電容CT，通過二極管元件D4進(jìn)行充電。因此，按照槽路電容CT的容量值，在該槽路電容CT上存儲(chǔ)與電壓4·Vdd-4·Vth的電壓電平對(duì)應(yīng)的電荷。由此，可生成電壓4·Vdd-4·Vth電平的高電壓Vpp。例如，電源電壓Vdd是3.3V，正向壓降Vth是0.8V的情況下，高電壓Vpp為(3.3-0.8)×4＝10.0V。
因此，例如，寫入或者擦除時(shí)所需要的高電壓Vpp使用圖5所示的電荷泵浦來生成，在槽路電容CT中存儲(chǔ)電荷。在存儲(chǔ)單元讀出時(shí)，為了進(jìn)行存儲(chǔ)單元的選擇，若可利用非升壓的電源電壓，則在讀出時(shí)，不需要這樣的電荷泵浦電路(讀出電壓為5.0V的情況下，將節(jié)點(diǎn)ND2的電壓作為向選擇柵極線供給的讀出電壓來利用)，可減小泵浦電路PUK的占有面積。
特別地，對(duì)于存儲(chǔ)器陣列塊#1-#n設(shè)置泵浦電路PUK，在這些存儲(chǔ)器陣列塊#1-#n中共同生成內(nèi)部電壓的情況下，泵浦電路的泵浦容量變大，此外，在實(shí)際的電路中，泵浦效率并不是1，所以，為進(jìn)行電荷泵浦動(dòng)作，需要多級(jí)，導(dǎo)致版面設(shè)計(jì)面積增大。
因此，通過使用選擇晶體管，可以降低存儲(chǔ)單元的存儲(chǔ)晶體管的閾值電壓，可利用電源電壓作為向存儲(chǔ)單元的控制柵極供給的讀出電壓(字線讀出電壓)，泵浦電路PUK中可減少泵浦級(jí)數(shù)，并能夠減少版面設(shè)計(jì)面積，此外，在泵浦動(dòng)作中亦可減少所需的消費(fèi)電流。
此外，直到泵浦電壓穩(wěn)定之前，需要等待存儲(chǔ)單元選擇動(dòng)作，需要?jiǎng)幼鏖_始之前的等待時(shí)間。特別是，在讀出中使用該泵浦電路PUK的泵浦升壓電壓的結(jié)構(gòu)中，在連續(xù)進(jìn)行數(shù)據(jù)讀出的情況下，泵浦升壓電壓的電壓電平因消費(fèi)電流而降低的情況下，因?yàn)樾枰獢嗬m(xù)地進(jìn)行數(shù)據(jù)讀出(電荷泵浦動(dòng)作不能補(bǔ)償由于選擇字線的升壓動(dòng)作被耗費(fèi)的電荷量)，所以，不能進(jìn)行高速讀出。但是，通過利用電源電壓作為字線讀出電壓，從而不需要上述讀出的斷續(xù)動(dòng)作化以及等待時(shí)間，可實(shí)現(xiàn)高速讀出。
并且，在存儲(chǔ)單元中，在與存儲(chǔ)晶體管串聯(lián)連接選擇晶體管的情況下，為了高速讀出，需要驅(qū)動(dòng)盡量大的存儲(chǔ)單元電流。此種情況下，需要減小選擇晶體管的溝道電阻并且增大電流驅(qū)動(dòng)力。此時(shí)，為了增大選擇晶體管的電流驅(qū)動(dòng)力，考慮增大尺寸(溝道寬度)。但是，增大選擇晶體管的尺寸(溝道寬度)的情況下，存儲(chǔ)單元的版面設(shè)計(jì)面積增大，有損面積減少的效果。因此，作為選擇控制線SG，使用選擇柵極線SGC以及SGF，不使用電荷泵浦(泵浦電路PUK)的泵浦電壓，對(duì)選擇晶體管的柵電極G1以及G2每個(gè)設(shè)定電壓電平，利用柵電極間的電容耦合使選擇晶體管的柵極電位升壓，增大其電導(dǎo)。以下，對(duì)該方法進(jìn)行說明。
圖7是概要地表示本發(fā)明實(shí)施方式1的存儲(chǔ)單元陣列塊的平面版面設(shè)計(jì)的圖。在圖7中，概要地示出8位的存儲(chǔ)單元MC的版面設(shè)計(jì)。在該圖7中，字線WL在X方向延伸配置，在這些字線WL之間，在X方向延伸配置選擇控制線SG。圖7所示的字線WL以及選擇控制線SG最上層以第2層金屬布線層形成，在圖7中，示出金屬字線MWL以及金屬選擇控制線MSG。字線WL由與存儲(chǔ)晶體管的控制柵極連接的多晶硅布線層和該金屬字線MWL構(gòu)成，以預(yù)定間隔使多晶硅布線層和金屬字線MWL電短路。通過制作成這樣的分路結(jié)構(gòu)(shunt structure)，等效地降低字線WL的電阻，高速地傳送字線電壓。
金屬選擇控制線MSG和與字線多晶硅布線層同層的第1選擇柵極線SGC以預(yù)定的間隔電短路，與字線同樣，降低選擇柵極線SGC的電阻。第2選擇柵極線SGF未配置上層的金屬布線層，不適用分路結(jié)構(gòu)。
在Y方向上，與存儲(chǔ)單元MC的各列對(duì)應(yīng)配置以第1層金屬布線形成的位線BL。與位線BL平行地在Y方向連續(xù)延伸地配置源極線SL。在選擇控制線SG(選擇柵極線SGC以及SGF)之間的襯底區(qū)域表面連續(xù)地形成源雜質(zhì)擴(kuò)散層SD，該源雜質(zhì)擴(kuò)散層SD通過源極觸點(diǎn)SCN與源極線SL連接。
在位線BL之間的區(qū)域上，以與字線WL交叉的方式配設(shè)沿Y方向上延伸的矩形形狀的浮動(dòng)?xùn)艠OFG。接近浮動(dòng)?xùn)艠OFG的一端，在各位線BL上形成位線觸點(diǎn)BCL，該浮動(dòng)?xùn)艠O附近的雜質(zhì)擴(kuò)散區(qū)域(漏極雜質(zhì)區(qū)域)通過位線觸點(diǎn)BCN與對(duì)應(yīng)的位線BL連接。
金屬字線MWL以及金屬選擇控制線MSG是第2層金屬布線，配設(shè)在與由第1金屬布線構(gòu)成的位線BL以及源極線SL交叉的方向上。字線WL(MWL)以及選擇控制線SG(MSG)為了確保源極觸點(diǎn)SCN的區(qū)域，在與源極線SL交叉的區(qū)域上，移動(dòng)布線版面設(shè)計(jì)位置，以使該版面設(shè)計(jì)形成凸出形狀。
與選擇控制線SG平行、且鏡對(duì)稱地配設(shè)存儲(chǔ)單元MC。因此，由包圍位線觸點(diǎn)BCN、浮動(dòng)?xùn)艠OFG、源雜質(zhì)擴(kuò)散層SD的區(qū)域形成存儲(chǔ)單元MC。
在存儲(chǔ)單元陣列塊中，在X方向重復(fù)圖7所示的版面設(shè)計(jì)并且在Y方向?qū)ΨQ地反轉(zhuǎn)重復(fù)，由此，可得到存儲(chǔ)單元陣列塊內(nèi)的存儲(chǔ)單元的版面設(shè)計(jì)。
圖8是概要地表示沿圖7所示的線8A-8A的剖面結(jié)構(gòu)的圖。在圖8中，在p型襯底區(qū)域1表面分開形成雜質(zhì)區(qū)域2g以及2h。雜質(zhì)區(qū)域2g通過位線觸點(diǎn)BCN與位線BL連接。在位線BL下層，在雜質(zhì)區(qū)域2g以及2h之間的區(qū)域，形成存儲(chǔ)晶體管的控制柵電極CG。此外，分別形成選擇晶體管的選擇柵電極G1以及G2。以同層的布線形成該控制柵電極CG和上層?xùn)烹姌OG1。下層?xùn)烹姌OG2在上層?xùn)烹姌OG1下部與上層?xùn)烹姌OG1直線對(duì)準(zhǔn)地形成，并以圖8中未表示的與浮動(dòng)?xùn)艠O相同的布線層的布線形成。
p型半導(dǎo)體襯底區(qū)域1表面的、雜質(zhì)區(qū)域2g以及2h之間的區(qū)域形成例如場(chǎng)絕緣膜(未圖示)等，在沿該位線BL的延伸方向的p型襯底區(qū)域1表面，隔離雜質(zhì)區(qū)域2g以及2h。
在位線BL上層，與控制柵電極CG直線對(duì)準(zhǔn)，配設(shè)金屬字線MWL，此外，與柵電極層G1以及G2直線對(duì)準(zhǔn)，由與金屬字線MWL相同的布線層的布線形成金屬選擇控制線MSG。金屬字線MWL在未圖示的區(qū)域以預(yù)定間隔與控制柵電極CG電連接。此外，金屬選擇控制線MSG與金屬字線MWL相同，在未圖示的區(qū)域與上層?xùn)烹姌OG1電連接。下層?xùn)烹姌OG2在未圖示的區(qū)域與其他的導(dǎo)電層電連接，對(duì)這些柵電極層G1以及G2進(jìn)行相互不同的電壓控制。
圖9是概要地表示沿圖7所示的線9A-9A的剖面結(jié)構(gòu)。在圖9中，在p型半導(dǎo)體襯底1表面上分別分開形成雜質(zhì)區(qū)域2g、2i以及2h。在雜質(zhì)區(qū)域2g以及2i之間的區(qū)域上層形成浮動(dòng)?xùn)艠OFG。以具有與雜質(zhì)區(qū)域2g以及2i重合的區(qū)域的方式形成浮動(dòng)?xùn)艠OFG。在浮動(dòng)?xùn)艠OFG上層形成控制柵電極CG。與控制柵電極CG直線對(duì)準(zhǔn)地在控制柵電極CG上層形成金屬字線MWL。
在雜質(zhì)區(qū)域2i以及2h之間的區(qū)域上層形成柵電極G2以及G1，此外，在這些柵電極G1以及G2上層，與柵電極G1以及G2直線對(duì)準(zhǔn)地配設(shè)金屬選擇控制線MSG。
如圖7～圖9所示，在與存儲(chǔ)單元晶體管相同的制造步驟中，可形成選擇晶體管。在圖8以及圖9中，雜質(zhì)區(qū)域2h與圖2所示的源雜質(zhì)擴(kuò)散層2c對(duì)應(yīng)，并且，與圖7所示的源雜質(zhì)擴(kuò)散層SD對(duì)應(yīng)。
該浮動(dòng)?xùn)艠OFG以與在其下部形成的雜質(zhì)區(qū)域2g以及2i相重合的方式形成。此種情況下，可以使用如下的結(jié)構(gòu)以未摻雜的多晶硅形成浮動(dòng)?xùn)艠OFG，只向與控制柵電極CG重合的區(qū)域注入高濃度雜質(zhì)，成為低電阻區(qū)域。在該結(jié)構(gòu)中，與雜質(zhì)區(qū)域2g以及2i重合的區(qū)域?yàn)楦唠娮锠顟B(tài)，降低雜質(zhì)區(qū)域2g以及2i和浮動(dòng)?xùn)艠OFG的重合區(qū)域中的寄生電容。浮動(dòng)?xùn)艠OFG可以由進(jìn)行了摻雜的多晶硅構(gòu)成。在該結(jié)構(gòu)中，可以使與下層?xùn)烹姌OG2連接的選擇柵極線SGF成為低電阻，并可以高速改變選擇柵極線SGF的電壓。在任意的結(jié)構(gòu)中，可以在與浮動(dòng)?xùn)艠OFG形成步驟相同的步驟中形成下層?xùn)烹姌OG2以及選擇柵極線SGF。
圖10是概要地表示連接圖7到圖9所示的柵電極G1以及G2的選擇柵極線SGF以及SGC的末端部的版面設(shè)計(jì)的圖。通過控制柵極線SGF，沿X方向在1行上直線對(duì)準(zhǔn)的存儲(chǔ)單元的下層?xùn)烹姌OG2公共連接(下層?xùn)烹姌OG2以及選擇柵極線SGF是同一布線)。在選擇柵極布線SGF上層形成連接上層?xùn)烹姌OG1的第2選擇柵極線SGC(上層?xùn)烹姌OG1與選擇柵極線SGC是同一布線)。沿X方向直線對(duì)準(zhǔn)的1行的存儲(chǔ)單元的上層?xùn)烹姌OG2連接在選擇柵極線SGC上。
在末端部，選擇柵極線SGF通過觸點(diǎn)10a與上層金屬布線12連接。另一方面，選擇柵極線SGC通過觸點(diǎn)10b與金屬選擇控制線MSG連接。在該金屬布線12上連接圖4所示的SG譯碼器/驅(qū)動(dòng)器包含的SGF驅(qū)動(dòng)器的輸出，金屬選擇控制線MSG同樣與SG譯碼器/驅(qū)動(dòng)器包含的SGC驅(qū)動(dòng)器連接。
SGC驅(qū)動(dòng)器以及SGF驅(qū)動(dòng)器與在X方向直線對(duì)準(zhǔn)的存儲(chǔ)單元的各行相對(duì)應(yīng)地配置。由此，分別以各行為單位對(duì)控制選擇柵極線SGC以及SGF的電位進(jìn)行控制。
此外，在圖中雖未圖示，但是，金屬選擇控制線MSG，以與選擇柵極線SGC預(yù)定的間隔電接觸，控制柵極線SGC的電氣電阻等效地降低，可高速地改變其電位。另一方面，控制柵極線SGF在末端部與金屬布線12連接。第2控制柵極線SGF不特別要求高速的電壓驅(qū)動(dòng)，此外，控制柵極線SGF即使在采用分路結(jié)構(gòu)的情況下，也可以在與浮動(dòng)電極FG的低電阻化用的雜質(zhì)注入相同的步驟中進(jìn)行雜質(zhì)注入，使其電阻值變小，能夠以比較高的速度改變電位。
圖11是概要地表示金屬字線MWL以及字線WL(控制柵電極CG)的末端部的版面設(shè)計(jì)圖。金屬字線MWL在末端部通過觸點(diǎn)15與傳送X譯碼器輸出的導(dǎo)電層14連接。金屬字線MWL通過觸點(diǎn)16a、16b與形成在下層的字線WL電連接。存儲(chǔ)晶體管的控制柵電極CG與字線WL連接(由同一布線構(gòu)成)。
并且，在圖11中，以未接收X譯碼器輸出的方式示出連接控制柵電極CG的字線WL的末端部。但是，字線WL在末端部通過同樣的觸點(diǎn)(或者焊線)與導(dǎo)電層14連接，接收X譯碼器輸出，金屬字線MWL以及字線WL共同從末端部由X譯碼器的輸出進(jìn)行驅(qū)動(dòng)。
圖12是表示數(shù)據(jù)讀出時(shí)的存儲(chǔ)單元MC0以及MC1的施加電壓之一例的圖。在圖12中，選擇存儲(chǔ)單元MC0，存儲(chǔ)單元MC1為非選擇狀態(tài)。該存儲(chǔ)單元MC0以及MC1共用位線，在數(shù)據(jù)讀出時(shí)，向與位線連接的雜質(zhì)區(qū)域2a以及2e提供1.0V的位線讀出電壓。在數(shù)據(jù)讀出時(shí)，向存儲(chǔ)單元MC0以及MC1的控制柵電極CG供給電源電壓Vdd作為字線讀出電壓。
通過源極線向雜質(zhì)區(qū)域2c施加接地電壓0.0V。在選擇存儲(chǔ)單元MC0中，在選擇控制線SG0上，分別在不同的時(shí)間向上層?xùn)烹姌OG1以及下層?xùn)烹姌OG2提供電源電壓Vdd，選擇晶體管ST變?yōu)閷?dǎo)通狀態(tài)。另一方面，在存儲(chǔ)單元MC1中，將柵電極G1以及G2共同設(shè)定為接地電壓0.0V，選擇晶體管ST維持非導(dǎo)通狀態(tài)。
因此，通過公共的源極擴(kuò)散層連接雜質(zhì)區(qū)域2c，此外，雜質(zhì)區(qū)域2a以及2e與公共的位線連接，即使供給位線讀出電壓(1.0V)，存儲(chǔ)單元MC0的選擇晶體管ST也為導(dǎo)通狀態(tài)，存儲(chǔ)單元MC1的選擇晶體管ST也處于截止?fàn)顟B(tài)，與選擇存儲(chǔ)單元MC0的存儲(chǔ)單元晶體管MT的存儲(chǔ)信息相對(duì)應(yīng)的電流從雜質(zhì)區(qū)域2a流向雜質(zhì)區(qū)域2c。
在數(shù)據(jù)讀出時(shí)，只對(duì)所有的字線供給電源電壓Vdd。根據(jù)浮動(dòng)?xùn)艠OFG的蓄積電荷設(shè)定存儲(chǔ)單元MC0以及MC1的閾值電壓。對(duì)于閾值電壓分布，利用電源電壓Vdd作為狀態(tài)判別基準(zhǔn)電壓，存儲(chǔ)單元晶體管MT的閾值電壓是低于寫入狀態(tài)以及擦除狀態(tài)的任意一種的電壓電平。此外，即使非選擇存儲(chǔ)單元MC1的存儲(chǔ)晶體管MT是過擦除狀態(tài)，非選擇存儲(chǔ)單元MC1的選擇晶體管ST也為非導(dǎo)通狀態(tài)，雜質(zhì)區(qū)域2c以及2e之間的電流流過的路徑被切斷，可排除該過擦除狀態(tài)的存儲(chǔ)單元晶體管MT的漏電流的影響，進(jìn)行正確的數(shù)據(jù)讀出。
此外，只向控制柵電極CG供給電源電壓Vdd，不使用升壓電壓，可降低數(shù)據(jù)讀出時(shí)的功耗。此外，無論存儲(chǔ)單元的選擇/非選擇，都向所有的存儲(chǔ)單元共同施加字線讀出電壓，由此，在數(shù)據(jù)讀出時(shí)，不需要按每存儲(chǔ)單元選擇來進(jìn)行字線的充放電，僅僅是選擇存儲(chǔ)單元的選擇晶體管的柵極電位的充放電，可抑制功耗的增大。
另一方面，關(guān)于選擇晶體管ST，在存儲(chǔ)單元MC0中，向上層?xùn)烹姌OG1供給電源電壓Vdd。另一方面，向下層?xùn)烹姌OG2供給電源電壓Vdd之后成為浮置狀態(tài)。通過柵電極G1以及G2間的電容耦合進(jìn)行升壓動(dòng)作，使柵電極G2的電位升壓為高電壓Vp。由此，在存儲(chǔ)單元MC0中，使選擇晶體管ST的控制電極電位變高，可增大該溝道電導(dǎo)，增大電流驅(qū)動(dòng)力。由此，可高速地在雜質(zhì)區(qū)域2a以及2c之間流過電流，在位線-源極線間高速地對(duì)位線讀出電流進(jìn)行放電，實(shí)現(xiàn)高速的數(shù)據(jù)讀出。
并且，在數(shù)據(jù)讀出時(shí)的讀出電路中，可以使用檢測(cè)位線電位變化的電壓讀出放大器以及檢測(cè)位線的電流變化的電流檢測(cè)型讀出放大器的任意一種。
圖13是概要地表示圖12所示的選擇存儲(chǔ)單元的選擇控制線SG0的柵電極G1以及G2的經(jīng)時(shí)電壓變化的圖。橫軸的方向表示時(shí)間。
在數(shù)據(jù)讀出時(shí)，字線WL維持電源電壓Vdd電平。在數(shù)據(jù)讀出時(shí)，按照地址信號(hào)在序列發(fā)生器的控制下，并且，選擇存儲(chǔ)單元的選擇晶體管的下層?xùn)烹姌OG2的電壓電平被充電為電源電壓Vdd電平(按照?qǐng)D10的SGF驅(qū)動(dòng)器輸出)。若該下層?xùn)烹姌OG2通過圖10所示的選擇柵極線SGF設(shè)定為電源電壓Vdd電平并被穩(wěn)定化，然后，圖10所示的選擇柵極線SGF維持浮置狀態(tài)(高阻抗?fàn)顟B(tài)Hi-Z)。
然后，按照?qǐng)D10所示的SGC驅(qū)動(dòng)器的輸出信號(hào)，通過選擇柵極線SGC由電源電壓Vdd驅(qū)動(dòng)上層?xùn)烹姌OG1。分別通過柵極線SGC以及SGF連續(xù)地整體地形成柵電極G1以及G2，通過它們之間的電容耦合，浮置狀態(tài)的柵電極G2的電壓電平僅上升電壓Vdd，上升為電壓2·Vdd電平。因此，在存儲(chǔ)單元MC0中，選擇晶體管ST的柵極電壓變?yōu)楦唠妷篤p電平。此種情況下，只使用柵電極G1以及G2(選擇柵極線SGC以及SGF)之間的電容耦合，所使用的電壓只是電源電壓Vdd。因此，不需要使用任何的升壓用的電荷泵浦，所以，能夠以低消費(fèi)電流使選擇存儲(chǔ)單元的選擇晶體管的柵極電位升壓。由此，可高速生成與選擇存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)相對(duì)應(yīng)的位線電流變化。
根據(jù)柵極電壓的升壓結(jié)構(gòu)，不需要增大選擇晶體管ST的尺寸(溝道寬度)，即可抑制存儲(chǔ)單元尺寸的增大。
此外，只利用電源電壓Vdd，不需要具有直到數(shù)據(jù)讀出用的電荷泵浦引起的產(chǎn)生升壓電壓所需要的時(shí)間，即可高速地讀出。
圖14是表示對(duì)數(shù)據(jù)寫入時(shí)(對(duì)浮動(dòng)?xùn)艠O注入電子)的存儲(chǔ)單元MC0以及MC1的施加電壓的圖。在圖14中，存儲(chǔ)單元MC0為選擇存儲(chǔ)單元的情況下，通過位線向雜質(zhì)區(qū)域2a供給4.0V的位線寫入電壓。通過字線向控制柵電極CG供給9.5V的高電壓。在存儲(chǔ)單元MC0的選擇晶體管ST中，下層?xùn)烹姌OG2最終升壓為9.5V左右的高電壓Vpp。在此種情況下，根據(jù)提供給上層?xùn)烹姌OG1的字線寫入電壓Vpw，使下層?xùn)烹姌OG2的電壓電平從電壓Vdd等較低的電壓電平升壓。雜質(zhì)區(qū)域2c通過源極線維持在節(jié)點(diǎn)電壓電平。
存儲(chǔ)單元MC1是非選擇存儲(chǔ)單元，向柵電極G1以及G2供給接地電壓(0.0V)。向控制柵電極CG供給9.5V的高電壓，此外，通過位線向雜質(zhì)區(qū)域2e供給同樣的位線寫入高電壓(4.0V)。
襯底區(qū)域1維持在接地電壓電平。在存儲(chǔ)單元MC0中，對(duì)于存儲(chǔ)晶體管MT來說，控制柵電極CG的電壓是9.5V的高電壓，形成溝道。在存儲(chǔ)單元MC0中，選擇晶體管ST導(dǎo)通，根據(jù)位線寫入電壓4.0V，電流從雜質(zhì)區(qū)域2a流到雜質(zhì)區(qū)域2c。在流過該存儲(chǔ)單元晶體管MT以及選擇晶體管ST的電流中，產(chǎn)生溝道熱電子e，該溝道熱電子根據(jù)提供給控制柵電極CG的高電壓而被加速，被注入到浮動(dòng)?xùn)艠OFG。
在非選擇的存儲(chǔ)單元MC1中，即使選擇晶體管ST為非導(dǎo)通狀態(tài)，存儲(chǔ)單元晶體管MT為導(dǎo)通狀態(tài)，通過雜質(zhì)區(qū)域2d流過電流的路徑被切斷，不產(chǎn)生溝道熱電子，不對(duì)浮動(dòng)電極FG進(jìn)行電子注入。由此，對(duì)選擇存儲(chǔ)單元MC0進(jìn)行數(shù)據(jù)的寫入，在非選擇存儲(chǔ)單元MC1中，可禁止向浮動(dòng)?xùn)艠OFG的電子注入。
圖15是概要地表示圖14所示的被選擇的存儲(chǔ)單元MC0的選擇晶體管ST的柵電極G1以及G2的電壓施加順序圖。
首先，在數(shù)據(jù)寫入時(shí)，對(duì)下層?xùn)烹姌OG2供給電源電壓Vdd。若該電壓電平在電源電壓Vdd電平穩(wěn)定下來，則下層?xùn)烹姌OG2維持浮置狀態(tài)(高阻抗?fàn)顟B(tài)Hi-Z)。然后，上層?xùn)烹姌OG1的電壓電平被驅(qū)動(dòng)為高電壓Vpw電平。根據(jù)該柵電極G1的電壓上升，通過柵電極G1以及G2間的電容耦合，浮置狀態(tài)的柵電極G2的電壓電平上升Vpw，上升為高電壓Vpp電平。該高電壓Vpp是Vdd+Vpw。若寫入完成，則與上層?xùn)烹姌OG1的電壓降一起，柵電極G2被驅(qū)動(dòng)為接地電壓電平。如圖10所示，通過SGC驅(qū)動(dòng)器以及SGF驅(qū)動(dòng)器進(jìn)行柵電極G1以及G2的電壓驅(qū)動(dòng)。
如圖15所示，要求升壓電路生成針對(duì)上層?xùn)烹姌OG1的高電壓Vpw。但是，電壓Vpw是比最終的高電壓Vpp低的電壓電平。因此，與使用電荷泵浦生成高電壓Vpp(例如，9.5V左右)的電壓的狀態(tài)相比，只要求通過泵浦動(dòng)作生成高電壓Vpw，例如6.0V(電源電壓Vdd為3.5V左右的情況下)的電壓，可減少電荷泵浦電路的級(jí)數(shù)，此外，可降低占有面積以及消費(fèi)電流。
并且，在選擇存儲(chǔ)單元MC0中，選擇晶體管ST的下層?xùn)烹姌OG2在充電為電壓Vpp/2的電壓電平之后，將上層?xùn)烹姌OG1驅(qū)動(dòng)為電壓Vpp/2的電平，最終，可將下層?xùn)烹姌OG2的電壓電平設(shè)定為高電壓Vpp。電源電壓Vdd比電壓Vpp/2低時(shí)，可降低選擇晶體管的柵極驅(qū)動(dòng)中所使用的電壓電平(因?yàn)閂pw＞Vpp/2)，這樣，可降低升壓電路的功耗以及版面設(shè)計(jì)面積。
使用與襯底區(qū)域1之間的F-N(Fowler-Nordheim)隧道效應(yīng)電流進(jìn)行寫入的情況下，在非選擇存儲(chǔ)單元中，使控制柵電極CG的電壓維持為電源電壓或者接地電壓電平。向與位線連接的雜質(zhì)區(qū)域2a以及2e供給-9.5V左右的負(fù)電壓，此外，對(duì)襯底區(qū)域1也供給-9.5V左右的負(fù)電壓。由此，向浮動(dòng)?xùn)艠OFG施加高電場(chǎng)，可根據(jù)Fowler-Nordheim隧道效應(yīng)電流，從襯底區(qū)域1向選擇存儲(chǔ)單元MC0的浮動(dòng)?xùn)艠OFG注入電子。在非選擇存儲(chǔ)單元中，控制柵電極CG的電壓是電源電壓Vdd或者接地電壓電平，施加給浮動(dòng)?xùn)艠OFG的電場(chǎng)比產(chǎn)生隧道效應(yīng)現(xiàn)象的強(qiáng)度低，所以，不產(chǎn)生隧道效應(yīng)電流，不進(jìn)行寫入。利用來自襯底區(qū)域的FN隧道電流的情況下，選擇晶體管與源極線側(cè)連接，選擇晶體管ST可維持非導(dǎo)通狀態(tài)，沒有選擇晶體管驅(qū)動(dòng)用的消費(fèi)電流，可降低消費(fèi)電流。
圖16是表示擦除動(dòng)作時(shí)的存儲(chǔ)單元MC0以及MC1的施加電壓的圖。在該擦除動(dòng)作時(shí)，同時(shí)對(duì)存儲(chǔ)單元MC0以及MC1進(jìn)行擦除動(dòng)作。即，對(duì)形成在p型半導(dǎo)體襯底區(qū)域1上的存儲(chǔ)單元(扇區(qū))一起執(zhí)行擦除。在該擦除時(shí)，與位線連接的雜質(zhì)區(qū)域2a以及2e維持開路狀態(tài)。通過源極線向雜質(zhì)區(qū)域2c供給-9.5V的負(fù)電壓。在存儲(chǔ)單元MC0以及MC1中，向控制柵電極CG供給-9.5V的負(fù)電壓。下層?xùn)烹姌OG2設(shè)定為高電壓電平Vpp。p型襯底區(qū)域1維持高電壓9.5V(Vpp電平)。
p型襯底區(qū)域1也維持9.5V的正的高電壓電平，與源極線連接的雜質(zhì)區(qū)域2c維持9.5V的電壓電平，雜質(zhì)區(qū)域2a以及2e為開路狀態(tài)，不存在從襯底區(qū)域1通過雜質(zhì)區(qū)域2a-2e流過電流的路徑。
向雜質(zhì)區(qū)域2c施加的9.5V的高電壓通過存儲(chǔ)單元MC0以及MC1的選擇晶體管ST分別提供給雜質(zhì)區(qū)域2b以及2d。存儲(chǔ)單元MC0以及MC1中，在控制柵電極CG和襯底區(qū)域1之間形成高電場(chǎng)，在浮動(dòng)?xùn)艠OFG蓄積的電子e通過FN隧道效應(yīng)電流向襯底區(qū)域1放出，此外，通過雜質(zhì)區(qū)域2b以及2d，通過選擇晶體管ST下的溝道區(qū)域向源極線放出電子。
在擦除時(shí)，對(duì)選擇晶體管ST的下層?xùn)烹姌OG2的電位采用2級(jí)驅(qū)動(dòng)，從電源電壓Vdd驅(qū)動(dòng)為高電壓Vpp電平或者從電壓Vpp/2驅(qū)動(dòng)為高電壓Vpp，由此，不需要在電荷泵浦電路中產(chǎn)生高電壓Vpp并傳送到存儲(chǔ)單元，即可降低在擦除動(dòng)作時(shí)所使用的升壓電壓生成用的消費(fèi)電流。
圖17是概要地表示驅(qū)動(dòng)字線WL(MWL，CG)的部分的結(jié)構(gòu)圖。由接收行地址信號(hào)RAD的X譯碼器20驅(qū)動(dòng)字線WL。該X譯碼器20包含在圖4所示的行譯碼器XD1-XDn中，并按照各字線進(jìn)行設(shè)置。X譯碼器20響應(yīng)行譯碼器啟動(dòng)信號(hào)XDE的激活而被激活，按照提供給高壓側(cè)電壓節(jié)點(diǎn)VH以及低壓側(cè)電源節(jié)點(diǎn)VL的電壓，驅(qū)動(dòng)對(duì)應(yīng)的字線WL。
圖18是表示供給向圖17所示的X譯碼器20提供的電壓的部分之一例結(jié)構(gòu)的圖。在圖18中，字線電壓供給部包含正的高電壓產(chǎn)生電路22，產(chǎn)生例如9.5V的正的高電壓；負(fù)的高電壓產(chǎn)生電路24，產(chǎn)生例如-9.5V的負(fù)的高電壓；高壓側(cè)電源切換電路26，根據(jù)動(dòng)作模式指示信號(hào)MODE，選擇電源電壓Vdd、正的高電壓產(chǎn)生電路22的輸出電壓以及接地電壓中的任意一個(gè)，并向X譯碼器高壓側(cè)電源節(jié)點(diǎn)VH供給；低壓側(cè)電源切換電路28，根據(jù)動(dòng)作模式指示信號(hào)MODE，選擇負(fù)的高電壓產(chǎn)生電路24的輸出電壓以及接地電壓中的一個(gè)，向X譯碼器低壓側(cè)電源節(jié)點(diǎn)VL供給。
動(dòng)作模式指示信號(hào)MODE是多位的信號(hào)，指定寫入、擦除以及讀出模式。基于從圖4所示的控制電路(序列發(fā)生器)生成的、來自外部的指定動(dòng)作模式的命令來生成。根據(jù)來自外部的地址信號(hào)生成行地址信號(hào)RAD。
高壓側(cè)電源切換電路26在數(shù)據(jù)讀出模式時(shí)選擇電源電壓Vdd，提供給高壓側(cè)電源節(jié)點(diǎn)VH。在寫入動(dòng)作時(shí)，高壓側(cè)電源切換電路26選擇正的高電壓產(chǎn)生電路生成的例如9.5V的正的高電壓，向高壓側(cè)電源節(jié)點(diǎn)VH供給。在擦除模式時(shí)，高壓側(cè)電源切換電路26選擇接地電壓，向高壓側(cè)電源節(jié)點(diǎn)VH供給。在擦除模式時(shí)，向選擇字線供給負(fù)的高電壓(例如，-9.5V)。此種情況下，根據(jù)低壓側(cè)電源切換電路28選擇負(fù)的高電壓產(chǎn)生電路24產(chǎn)生的負(fù)的高電壓，向低壓側(cè)電源節(jié)點(diǎn)VL供給。在寫入以及讀出模式時(shí)，低壓側(cè)電源切換電路28選擇接地電壓。因此，在X譯碼器20中，在擦除模式時(shí)，高壓側(cè)電源節(jié)點(diǎn)VH設(shè)定為接地電壓電平，低壓側(cè)電源節(jié)點(diǎn)VL設(shè)定為負(fù)的高電壓電平。
并且，該圖18所示的正的高電壓產(chǎn)生電路22以及負(fù)的高電壓產(chǎn)生電路24分別包含圖4所示的泵浦電路PUK所包含的正電壓以及負(fù)電壓生成用的電荷泵浦，高壓側(cè)電源切換電路26以及低壓側(cè)電源切換電路28包含在圖4所示的外圍電路PH中。由電荷泵浦電路的升壓動(dòng)作同時(shí)生成正的高電壓以及負(fù)的高電壓。
圖19是概要地表示驅(qū)動(dòng)選擇柵極線SGC以及SGF的電路結(jié)構(gòu)的一例。在圖19中，選擇柵極線驅(qū)動(dòng)部包含SGC驅(qū)動(dòng)器30，按照行地址信號(hào)RAD驅(qū)動(dòng)選擇柵極線SGC；SGF驅(qū)動(dòng)器32，按照行地址信號(hào)RAD驅(qū)動(dòng)選擇柵極線SGF。這些SGC驅(qū)動(dòng)器30以及SGF驅(qū)動(dòng)器32與包含在圖4所示的SG譯碼器/驅(qū)動(dòng)器SDD1-SDDn的、各選擇控制線SG(選擇柵極線SGC、SGF)對(duì)應(yīng)地設(shè)置。
SGC驅(qū)動(dòng)器30響應(yīng)啟動(dòng)信號(hào)ENC的激活而被激活，向?qū)?yīng)的選擇柵極線SGC傳送選擇柵極電壓Vcg。SGF驅(qū)動(dòng)器32按照2個(gè)激活信號(hào)ENFA以及ENFB向?qū)?yīng)的選擇柵極線SGF傳送電源電壓Vdd。SGF驅(qū)動(dòng)器32響應(yīng)激活信號(hào)ENFA而被激活，向選擇柵極線SGF供給電源電壓Vdd，激活信號(hào)ENFB被激活時(shí)，變?yōu)檩敵龈咦杩範(fàn)顟B(tài)。
圖20是概要地表示產(chǎn)生向SGC驅(qū)動(dòng)器30供給的選擇柵極電壓Vcg的部分的結(jié)構(gòu)之一例的圖。在圖20中，選擇柵極電壓產(chǎn)生部包含柵極高電壓產(chǎn)生電路34，產(chǎn)生柵極高電壓Vpw；柵極電壓切換電路36，按照動(dòng)作模式指示信號(hào)MODE選擇電源電壓Vdd以及柵極高電壓Vpw中的一個(gè)，作為選擇柵極電壓Vcg被輸出。
柵極高電壓產(chǎn)生電路34包含圖4所示的泵浦電路中包含的電荷泵浦，并且，也包含檢測(cè)電荷泵浦的輸出電壓電平的電壓檢測(cè)電路等結(jié)構(gòu)。柵極電壓切換電路36包含于圖4所示的外圍電路PH中，按照動(dòng)作模式指示信號(hào)MODE，切換該選擇柵極電壓Vcg的電壓電平。
圖21是概要地表示產(chǎn)生圖17以及圖20所示的控制信號(hào)MODE、XDE、ENC、ENFA以及ENFB的行系統(tǒng)驅(qū)動(dòng)部的結(jié)構(gòu)之一例的圖。在圖21中，行系統(tǒng)驅(qū)動(dòng)部包含模式檢測(cè)電路40，根據(jù)來自外部的命令檢測(cè)動(dòng)作模式；行選擇控制電路42，按照來自模式檢測(cè)電路40的主啟動(dòng)信號(hào)MEN，生成行譯碼器啟動(dòng)信號(hào)XDE；柵極升壓控制電路44，根據(jù)主啟動(dòng)信號(hào)MEN，生成選擇柵極啟動(dòng)信號(hào)ENC；柵極選擇控制電路46，按照主啟動(dòng)信號(hào)MEN，生成激活信號(hào)ENFA以及ENFB。
從模式檢測(cè)電路40輸出動(dòng)作模式指示信號(hào)MODE。模式檢測(cè)電路40包含于圖4所示的控制電路(序列發(fā)生器)SQ中，行選擇控制電路42、柵極升壓控制電路44以及柵極選擇控制電路46包含于圖4所示的外圍電路PH中。
圖22是表示圖21所示的行驅(qū)動(dòng)部的動(dòng)作的時(shí)序圖。在圖22中，還示出選擇柵極線SGF以及SGC的電壓變化。在圖22中，各控制信號(hào)為正邏輯信號(hào)，在H電平時(shí)，作為一例示出激活狀態(tài)。
檢測(cè)電路40按照來自外部的命令檢測(cè)動(dòng)作模式，設(shè)定為指定動(dòng)作模式的狀態(tài)并且激活主啟動(dòng)信號(hào)MEN，該動(dòng)作模式指定了動(dòng)作模式指示信號(hào)MODE。響應(yīng)主啟動(dòng)信號(hào)MEN的激活，行選擇控制電路42被激活，將行譯碼器啟動(dòng)信號(hào)XDE驅(qū)動(dòng)為激活狀態(tài)(H電平)。柵極選擇控制電路46按照該主啟動(dòng)信號(hào)MEN的激活，激活選擇柵極激活信號(hào)ENFA。響應(yīng)該選擇柵極激活信號(hào)ENFA的激活，圖19所示的SGF驅(qū)動(dòng)器被激活，向選擇柵極線SGF傳送電源電Vdd。若選擇柵極線SGF的電壓電平變?yōu)榇_定狀態(tài)，則然后，柵極選擇控制電路46激活選擇柵極激活信號(hào)ENFB(驅(qū)動(dòng)為H電平)。該選擇柵極激活信號(hào)ENFA以及ENFB都為H電平的激活狀態(tài)時(shí)，圖19所示的SGF驅(qū)動(dòng)器32變?yōu)檩敵龈咦杩範(fàn)顟B(tài)，選擇柵極線SGF變?yōu)楦≈脿顟B(tài)。
當(dāng)選擇柵極激活信號(hào)ENFB被激活，選擇柵極線SGF變?yōu)楦≈脿顟B(tài)時(shí)，按照柵極選擇控制電路46的輸出信號(hào)，柵極升壓控制電路44將選擇柵極啟動(dòng)信號(hào)ENC驅(qū)動(dòng)為激活狀態(tài)。按照該選擇柵極啟動(dòng)信號(hào)ENC的激活，SGC驅(qū)動(dòng)器被激活，向選擇柵極線SGC傳送電壓Vcg。按照該選擇柵極線SGC的電壓電平的上升，選擇柵極線SGF的電壓電平上升到Vdd+Vcg的電平。這期間，選擇柵極激活信號(hào)ENFA以及ENFB為H電平的激活狀態(tài)，選擇柵極線SGF處于浮置狀態(tài)。
預(yù)定的動(dòng)作(讀出、寫入、擦除動(dòng)作)結(jié)束后，主啟動(dòng)信號(hào)MEN處于非激活狀態(tài)，這樣，控制電路42、44以及46非激活，控制信號(hào)XED、ENC、ENFA以及ENFB被驅(qū)動(dòng)為L(zhǎng)電平的非激活狀態(tài)。這樣，圖19所示的SGC驅(qū)動(dòng)器30以及SGF驅(qū)動(dòng)器32非激活，選擇柵極線SGC以及SGF分別被驅(qū)動(dòng)為接地電壓電平的非激活狀態(tài)。
因此，只向選擇柵極線SGF供給電源電壓Vdd，不需要使選擇柵極線升壓用的升壓電壓產(chǎn)生部。此外，也可以將驅(qū)動(dòng)選擇柵極線SGC的電路所生成的電壓電平設(shè)定得較低。
(變更例)圖23是概要地表示本發(fā)明實(shí)施方式1的非易失性半導(dǎo)體存儲(chǔ)裝置的變更例的結(jié)構(gòu)圖。在圖23中，概要地示出2位的存儲(chǔ)單元MC0以及MC1的剖面結(jié)構(gòu)。在該圖23所示的存儲(chǔ)單元MC0以及MC1的結(jié)構(gòu)中，存儲(chǔ)單元晶體管MT具有以電荷的方式存儲(chǔ)信息的電荷俘獲膜TRP以代替浮動(dòng)?xùn)艠O。在電荷俘獲膜TRP上形成控制柵電極CG，與字線WL(WL1，WL0)連接。電荷俘獲膜TRP由例如氧化膜-氮化膜-氧化膜的多層結(jié)構(gòu)的ONO膜構(gòu)成，在圖中以斜線示出的氮化膜上蓄積電荷。
圖23所示的存儲(chǔ)單元MC0以及MC1的其它結(jié)構(gòu)要素與圖2所示的存儲(chǔ)單元MC0以及MC1的剖面結(jié)構(gòu)示出的要素相同，對(duì)對(duì)應(yīng)的部分標(biāo)注同一參考符號(hào)，省略其詳細(xì)說明。
在利用以該ONO膜構(gòu)成的電荷俘獲膜TRP的情況下，在與控制柵電極CG相同的步驟中形成選擇晶體管ST的下層?xùn)烹姌OG2。在該下層?xùn)烹姌O層G2上部形成上層?xùn)烹姌OG1。因此，在選擇晶體管ST中，為了將柵極制作成2層結(jié)構(gòu)，增加1個(gè)布線步驟。但是，在制造包含于處理器(微處理器)中的晶體管(邏輯晶體管)的步驟時(shí)，在形成邏輯晶體管的柵電極層時(shí)，可同時(shí)制作上層?xùn)烹姌OG1，并可以抑制制作步驟的增加(邏輯電路的MOS晶體管利用2層多晶硅柵極工藝的情況下)，其中，該處理器與非易失性半導(dǎo)體存儲(chǔ)裝置內(nèi)的動(dòng)作控制用的序列發(fā)生器或者該非易失性半導(dǎo)體存儲(chǔ)裝置集成在同一芯片上。
圖24所示的存儲(chǔ)單元MC0以及MC1的平面版面設(shè)計(jì)與圖7所示的存儲(chǔ)單元的版面設(shè)計(jì)相同。配設(shè)電荷俘獲膜TRP以代替浮動(dòng)?xùn)艠O。與先前使用浮動(dòng)?xùn)艠O的情況相同，進(jìn)行數(shù)據(jù)的寫入/讀出/擦除動(dòng)作(施加的電壓電平不同)。在此種情況下，將選擇晶體管ST制作成2層?xùn)艠O結(jié)構(gòu)，分別對(duì)選擇柵極G1以及G2設(shè)定其電壓電平，由此，可降低生成正或者負(fù)的升壓電壓的電路的規(guī)模，可降低芯片版面設(shè)計(jì)面積以及功耗。
圖24是概要地表示生成施加到源極線以及襯底區(qū)域的電壓的部分之結(jié)構(gòu)圖。在圖24中，源極/襯底電壓供給部包含高電壓產(chǎn)生電路50，產(chǎn)生正的高電壓；電源切換電路52，按照動(dòng)作模式指示信號(hào)MODE，選擇高電壓產(chǎn)生電路50以及接地電壓中的任意一個(gè)，生成源極線電壓Vs1以及襯底電壓Vsub。
向源極線SL供給源極線電壓Vs1，向p型襯底區(qū)域1供給襯底電壓Vsub。
高電壓產(chǎn)生電路50包含電荷泵浦電路、電壓電平檢測(cè)電路以及基于檢測(cè)結(jié)果的泵浦動(dòng)作控制電路，配置在圖4所示的泵浦電路PUK以及外圍電路PH中。
對(duì)于該電源切換電路52來說，在數(shù)據(jù)讀出時(shí)，選擇接地電壓(0.0V)作為源極線電壓Vs1以及襯底電壓Vsub。在數(shù)據(jù)寫入時(shí)，對(duì)于電源切換電路52來說，同樣選擇接地電壓并生成源極線電壓Vs1以及襯底電壓Vsub。在擦除時(shí)，對(duì)于切換電路52來說，選擇來自高電壓產(chǎn)生電路50的高電壓(例如9.5V)，生成源極線電壓Vs1以及襯底電壓Vsub。
該電源切換電路52將源極線電壓Vs1以及襯底電壓Vsub設(shè)定為高電壓產(chǎn)生電路50的輸出電壓或者接地電壓電平。生成溝道熱電子并注入浮動(dòng)?xùn)艠OFG，由此，進(jìn)行數(shù)據(jù)寫入，利用F-N隧道效應(yīng)電流從浮動(dòng)?xùn)艠OFG向襯底區(qū)域放出電子，由此，進(jìn)行擦除。
并且，產(chǎn)生提供給位線BL的位線寫入電壓以及位線讀出電壓的部分也同樣，使用電源切換電路的結(jié)構(gòu)來形成。
利用浮動(dòng)?xùn)艠O以及電荷俘獲膜的存儲(chǔ)單元中的任意一個(gè)都可以為采用該圖24所示的電源系統(tǒng)電路，此外，對(duì)于利用電荷俘獲膜的存儲(chǔ)單元結(jié)構(gòu)，也可以利用圖17到圖19所示的結(jié)構(gòu)，進(jìn)行所需電壓的生成以及選擇存儲(chǔ)單元的驅(qū)動(dòng)。
如上所述，按照本發(fā)明的實(shí)施方式1，以選擇晶體管以及存儲(chǔ)單元晶體管的串聯(lián)體構(gòu)成存儲(chǔ)單元，并且，制作成分別對(duì)每個(gè)選擇晶體管設(shè)定各個(gè)電壓電平的2層?xùn)艠O結(jié)構(gòu)，可以不需要用于使選擇晶體管的柵極電位升壓的升壓用電荷泵浦電路，或者減小其規(guī)模，可降低消費(fèi)電流，此外，可減小芯片版面設(shè)計(jì)面積。
此外，利用選擇晶體管，可降低存儲(chǔ)晶體管MT的閾值電壓，此外，也可以允許過擦除狀態(tài)。因此，不需要在數(shù)據(jù)的寫入時(shí)為了防止過擦除狀態(tài)使閾值電壓上升為預(yù)定值或者預(yù)定值以上用的反寫，此外，不需要進(jìn)行驗(yàn)證是否正確讀出過擦除狀態(tài)的存儲(chǔ)單元的數(shù)據(jù)的驗(yàn)證動(dòng)作，可簡(jiǎn)化數(shù)據(jù)的程序動(dòng)作(寫入以及擦除動(dòng)作)順序，能夠降低控制電路(序列發(fā)生器)的規(guī)模，并減小芯片面積。
此外，該選擇晶體管的閾值電壓可設(shè)定得比較高(為了使柵極電位上升)，并處于存儲(chǔ)單元晶體管的閾值電壓較低的狀態(tài)，此外，在細(xì)微化的情況下，通過選擇晶體管ST切斷存儲(chǔ)單元晶體管的閾值下的漏電流(掉電泄漏電流)路徑，可降低待機(jī)狀態(tài)時(shí)的消費(fèi)電流。
(實(shí)施方式2)圖25是概要地表示本發(fā)明實(shí)施方式2的非易失性存儲(chǔ)單元陣列結(jié)構(gòu)的圖。在圖25中，代表性地示出在1列上直線對(duì)準(zhǔn)地配置的4位存儲(chǔ)單元MC0-MC3。這些存儲(chǔ)單元MC0-MC3共同與位線BL連接，并且，分別與源極線SL共同連接。因此，這些存儲(chǔ)單元MC0-MC3相互并聯(lián)連接在位線BL與源極線SL之間。
存儲(chǔ)單元MC0-MC3具有3層?xùn)艠O結(jié)構(gòu)，包含浮動(dòng)?xùn)艠OFG、第1以及第2控制柵電極CG1以及CG2。在這些存儲(chǔ)單元MC0-MC3上分別設(shè)置字線WL0-WL3。在1行上直線對(duì)準(zhǔn)配置的存儲(chǔ)單元共同與字線WL0-WL3連接。
各個(gè)字線WL0-WL3包含分別與第1以及第2控制柵電極CG1以及CG2連接的字控制線WCL以及字選擇線WSL。分別對(duì)字選擇線WSL以及字控制線WCL設(shè)定其電壓電平。
圖26是概要地表示圖25所示的存儲(chǔ)單元MC0-MC3的剖面結(jié)構(gòu)的圖。這些存儲(chǔ)單元MC0-MC3具有相同的結(jié)構(gòu)，所以，在圖26中，根據(jù)存儲(chǔ)單元MC代表性地表示這些存儲(chǔ)單元MC0-MC3。存儲(chǔ)單元MC包含雜質(zhì)區(qū)域62a以及62b，在p型半導(dǎo)體襯底區(qū)域60的表面上分開形成；浮動(dòng)?xùn)艠OFG，形成在這些雜質(zhì)區(qū)域62a以及62b之間的襯底區(qū)域表面上；第1以及第2控制柵電極CG2以及CG1，形成在浮動(dòng)?xùn)艠OFG上。浮動(dòng)?xùn)艠OFG按每個(gè)存儲(chǔ)單元隔離，另一方面，控制柵電極CG2以及CG1通過字選擇線WSL以及字控制線WCL與在行方向直線對(duì)準(zhǔn)配置的存儲(chǔ)單元公共連接。控制柵電極CG1與字控制線WCL連接，控制柵電極CG2與字選擇線WSL連接。并且，控制柵電極CG1以及CG2表示各存儲(chǔ)單元的電極區(qū)域，以與控制柵電極CG1以及CG2在同一布線層的布線沿直線方向延伸配置的多晶硅層形成字選擇線WSL以及字控制線WCL。
雜質(zhì)區(qū)域62a與位線BL連接，雜質(zhì)區(qū)域62b與源極線SL連接。雜質(zhì)區(qū)域62b與相鄰的存儲(chǔ)單元共用。此外，雜質(zhì)區(qū)域62a也與相鄰存儲(chǔ)單元共用。
圖27是概要地表示圖26所示的存儲(chǔ)單元MC的存儲(chǔ)數(shù)據(jù)讀出時(shí)的控制柵電極CG1以及CG2的電位變化的圖。以下，參照?qǐng)D27，簡(jiǎn)單地對(duì)圖26所示的存儲(chǔ)單元MC的數(shù)據(jù)讀出時(shí)的動(dòng)作進(jìn)行說明。
在數(shù)據(jù)讀出時(shí)，向位線BL供給讀出電壓(例如，1.0V)，源極線SL維持在接地電壓。襯底區(qū)域60是接地電壓電平。在浮動(dòng)?xùn)艠OFG上蓄積與存儲(chǔ)數(shù)據(jù)對(duì)應(yīng)的電荷量。
首先，將字選擇線WSL驅(qū)動(dòng)為電源電壓Vdd電平，其電壓電平穩(wěn)定時(shí)，設(shè)定為浮置狀態(tài)(高阻抗?fàn)顟B(tài)Hi-Z)。此時(shí)，字控制線WCL的電壓電平仍是接地電壓電平?？刂茤烹姌OCG2的電壓電平維持在電源電壓Vdd電平。
然后，該字選擇線WSL變?yōu)楦≈脿顟B(tài)時(shí)，將字控制線WSL的電壓電平驅(qū)動(dòng)為電源電壓Vdd電平。這樣，通過字選擇線WSL以及字控制線WCL之間即控制柵電極CG1以及CG2之間的電容耦合，字選擇線WSL的電壓電平上升到2·Vdd電平，第2控制柵電極CG2的電壓電平上升到2·Vdd電平。
因此，可按照存儲(chǔ)信息將存儲(chǔ)單元MC的閾值電壓設(shè)定為小于等于2·Vdd或者大于等于2·Vdd的電壓電平，為了防止過擦除狀態(tài)而將閾值電壓設(shè)定為較高狀態(tài)，并且，電源電壓Vdd較低的情況下，可正確地在位線BL-源極線SL之間流過與存儲(chǔ)單元MC的存儲(chǔ)數(shù)據(jù)對(duì)應(yīng)的讀出電流。此種情況下，只利用電源電壓，不需要在內(nèi)部利用電荷泵浦生成電壓2·Vdd，可降低消費(fèi)電流并且減小內(nèi)部電壓生成部的占有面積。
此外，只利用電源電壓，與實(shí)施方式1相同，不需要根據(jù)電荷泵浦動(dòng)作等到內(nèi)部電壓穩(wěn)定才開始字線選擇動(dòng)作，即可實(shí)現(xiàn)高速讀出。
并且，在數(shù)據(jù)讀出時(shí)，不產(chǎn)生過擦除的問題，在位線BL以及源極線SL之間可流過讀出電流的情況下，字選擇線WSL以及字控制線WCL在相同時(shí)間被驅(qū)動(dòng)為電源電壓Vdd電平，該讀出電流以電源電壓Vdd的讀出電壓電平與充分對(duì)應(yīng)于存儲(chǔ)單元MC的存儲(chǔ)數(shù)據(jù)的閾值電壓相對(duì)應(yīng)。此種情況下，即使在隔著字選擇線WSL以及字控制線WCL之間的層間絕緣膜的寄生電容較大的情況下，也不受該寄生電容的影響，能夠高速將控制柵電極CG2驅(qū)動(dòng)為電源電壓Vdd電平。
圖28是概要地表示圖26所示的存儲(chǔ)單元的數(shù)據(jù)寫入時(shí)的控制柵極的電壓變化的圖。在數(shù)據(jù)寫入時(shí)，向浮動(dòng)?xùn)艠OFG注入電子。此種情況下，襯底區(qū)域60設(shè)定為負(fù)電壓(例如，-9.5V)，位線BL也設(shè)定為負(fù)電壓-9.5V。源極線SL為開路狀態(tài)(浮置狀態(tài))。在該狀態(tài)下，首先，將字選擇線WSL驅(qū)動(dòng)為最終目標(biāo)電壓的1/2倍，即，驅(qū)動(dòng)為Vpp/2的電壓電平，然后，維持浮置狀態(tài)。此時(shí)，字控制線WCL為接地電壓電平。當(dāng)字選擇線WSL的電壓電平在電壓Vpp/2的電平穩(wěn)定下來時(shí)，然后，將字控制線WCL驅(qū)動(dòng)到電壓Vpp/2的電壓電平。根據(jù)字控制線WCL的電壓上升，根據(jù)隔著層間絕緣膜的電容耦合，字選擇線WSL的電壓電平上升為目標(biāo)電壓Vpp(例如，9.5V)的電平，這樣，控制柵電極CG2的電壓電平維持在高電壓Vpp電平。該高電壓Vpp如果是例如9.5V，則在控制柵電極CG2與襯底區(qū)域60之間施加19V左右的高電壓，通過該高電場(chǎng)，通過F-N隧道電流從襯底區(qū)域60向浮動(dòng)?xùn)艠OFG注入電子。
數(shù)據(jù)寫入結(jié)束后，字選擇線WSL以及字控制線WCL一起被驅(qū)動(dòng)為接地電壓電平。
在寫入時(shí)，在需要高電壓Vpp的情況下，只需要在外圍部分的泵浦電路中產(chǎn)生高電壓的1/2倍，即Vpp/2電平的電壓。因此，可減少產(chǎn)生高電壓Vpp的電荷泵浦的級(jí)數(shù)，這樣，可降低版面設(shè)計(jì)面積以及消費(fèi)電流。特別是，在通過電荷泵浦動(dòng)作從電源電壓Vdd升壓而生成高電壓Vpp的情況下，在電壓電源Vdd為低電壓(例如，2.0V)的情況下，可大幅降低該電荷泵浦的級(jí)數(shù)，增大面積減小效果以及消費(fèi)電流降低效果。
圖29是概要地表示圖26所示的存儲(chǔ)單元的擦除時(shí)控制柵極的電壓變化圖。在擦除模式時(shí)，執(zhí)行針對(duì)襯底區(qū)域60上形成的存儲(chǔ)單元的一并擦除。向字線BL以及襯底區(qū)域60供給高電壓Vpp，源極線SL設(shè)定為浮置狀態(tài)。在該狀態(tài)下，首先將字選擇線WSL驅(qū)動(dòng)為目標(biāo)電壓Vbb的1/2倍的電平，即，驅(qū)動(dòng)到Vbb/2的電平，然后，維持浮置狀態(tài)。此時(shí)，字控制線WCL是接地電壓電平。
字選擇線WSL的電壓電平在電壓Vbb/2的電平穩(wěn)定下來，然后，將字控制線WCL驅(qū)動(dòng)到電壓Vbb/2的電平。這樣，字選擇線WSL的電壓電平通過隔著層間絕緣膜的電容耦合只降低電壓Vbb/2，其電壓電平變?yōu)槟繕?biāo)負(fù)電壓Vbb的電平。因此，負(fù)電壓Vbb為-9.5V的情況下，襯底區(qū)域60為例如9.5V的高電壓，通過F-N隧道電流電子從浮動(dòng)?xùn)艠OFG向襯底區(qū)域60流出。
因此，在擦除動(dòng)作時(shí)也可以使該擦除動(dòng)作所需的負(fù)電壓電平減半，與高電壓生成時(shí)相同，可降低該電荷泵浦的級(jí)數(shù)以及功耗。
并且，對(duì)于字線BL的電壓來說，通過字線電壓產(chǎn)生部分別生成高電壓Vpp以及負(fù)電壓Vbb并進(jìn)行提供。但是，在字線驅(qū)動(dòng)用的電壓產(chǎn)生部中，可降低各動(dòng)作模式中所需的電壓電平，并可以降低字線驅(qū)動(dòng)用電壓產(chǎn)生部的功耗以及存儲(chǔ)芯片版面設(shè)計(jì)面積。
圖30是概要地表示本發(fā)明實(shí)施方式2的字線選擇部結(jié)構(gòu)的圖。在圖30中，字線驅(qū)動(dòng)部包含X譯碼電路65，對(duì)行地址信號(hào)RAD進(jìn)行譯碼；字控制線驅(qū)動(dòng)器67，根據(jù)X譯碼電路65的輸出信號(hào)，決定選擇/非選擇狀態(tài)，將字控制線WCL驅(qū)動(dòng)為選擇/非選擇狀態(tài)；字選擇線驅(qū)動(dòng)器69，根據(jù)來自X譯碼電路65的譯碼信號(hào)，選擇性地將字選擇線WSL驅(qū)動(dòng)為選擇狀態(tài)。
在選擇時(shí)，根據(jù)激活信號(hào)ENC，字控制線驅(qū)動(dòng)器67根據(jù)提供給該電源節(jié)點(diǎn)VH以及VL的電壓將字控制線WCL驅(qū)動(dòng)為電源電壓、高電壓以及負(fù)電壓中的任意一種電壓的電壓電平。
字選擇線驅(qū)動(dòng)器69根據(jù)激活信號(hào)ENFA以及ENFB決定動(dòng)作時(shí)間，將字選擇線WSL驅(qū)動(dòng)為提供給該電源節(jié)點(diǎn)VH以及VL的電壓電平。
X譯碼電路65、字控制線驅(qū)動(dòng)器67、以及字選擇線驅(qū)動(dòng)器69包含在圖4所示的行譯碼器XD1-XDn的塊中，分別與字控制線WCL以及字選擇線WSL對(duì)應(yīng)配置。
在本發(fā)明實(shí)施方式2的非易失性半導(dǎo)體存儲(chǔ)裝置中，未設(shè)置選擇晶體管，所以，未設(shè)置SG譯碼器/驅(qū)動(dòng)器SDD1-SDDn的塊。除此之外，也可以在本實(shí)施方式2中應(yīng)用圖4所示的存儲(chǔ)電路的配置。
激活信號(hào)XDE、ENC、ENFA以及ENFB在與圖17到圖19所示的激活信號(hào)相同的時(shí)間被激活。
圖31是概要地表示產(chǎn)生向圖30所示的驅(qū)動(dòng)器67以及69的電源節(jié)點(diǎn)VH以及VL施加的電壓的行系統(tǒng)電源部結(jié)構(gòu)的圖。共同向驅(qū)動(dòng)器67以及69的電源節(jié)點(diǎn)VH以及VL供給來自行系統(tǒng)電源部的電壓。
在圖31中，行系統(tǒng)電源部包含半Vpp產(chǎn)生電路70，生成電壓Vpp/2；半Vbb產(chǎn)生電路72，生成電壓Vbb/2；字電源切換電路74，根據(jù)動(dòng)作模式指示信號(hào)MODE，選擇電源電壓Vdd、高電壓Vpp/2、以及負(fù)電壓Vbb/2中的任意一種，并向高壓側(cè)電源節(jié)點(diǎn)VH以及低壓側(cè)電源節(jié)點(diǎn)VL傳送。
字電源切換電路74在讀出模式時(shí)選擇電源電壓Vdd以及接地電壓，分別向高壓側(cè)電源節(jié)點(diǎn)VH以及低壓側(cè)電源節(jié)點(diǎn)VL供給。在寫入模式時(shí)，字電源切換電路74選擇來自半Vpp產(chǎn)生電路70的電壓Vdd/2并向高壓側(cè)電源節(jié)點(diǎn)VH供給，并且，選擇接地電壓向低壓側(cè)電源節(jié)點(diǎn)VL傳送。
在擦除模式時(shí)，字電源切換電路74選擇來自半Vbb產(chǎn)生電路72的負(fù)電壓Vbb/2，并向低壓側(cè)電源節(jié)點(diǎn)VL傳送，另一方面，向高壓側(cè)電源節(jié)點(diǎn)VH傳送接地電壓。
驅(qū)動(dòng)器67以及69的電源節(jié)點(diǎn)VH以及VL的電壓電平彼此相同。不需要在各個(gè)驅(qū)動(dòng)器67以及69中配置電源電路，即可簡(jiǎn)化電源電路并降低版面設(shè)計(jì)面積。
使用圖21所示的控制部的結(jié)構(gòu)生成提供給圖30所示的驅(qū)動(dòng)器67以及69的激活信號(hào)ENC、ENFA以及ENFB。代替實(shí)施方式1的選擇晶體管的控制柵極(G1，G2)，通過字控制線WCL以及字選擇線WSL驅(qū)動(dòng)控制柵電極CG1以及CG2。因此，可以在與實(shí)施方式1中的選擇柵極線SGC以及SGF相同的時(shí)間驅(qū)動(dòng)字控制線WCL以及字選擇線WSL。
并且，在產(chǎn)生負(fù)電壓以及高電壓的情況下，在各驅(qū)動(dòng)器67、69以及電源切換電路74中，適宜地在內(nèi)部執(zhí)行控制信號(hào)的電平變換，執(zhí)行正確的電壓切換。
(變更例)圖32是概要地表示本發(fā)明實(shí)施方式2的存儲(chǔ)單元MC結(jié)構(gòu)的圖。在圖32中，存儲(chǔ)單元MC包含電荷俘獲膜(蓄積膜)80，該電荷俘獲膜(蓄積膜)80形成在襯底區(qū)域60的表面上所形成的雜質(zhì)區(qū)域62a以及62b之間。該電荷俘獲膜80由氧化膜-氮化膜-氧化膜的ONO膜構(gòu)成，按照存儲(chǔ)信息在以斜線表示的氮化膜上蓄積電荷(電子)。
在該電荷俘獲膜80上部直線對(duì)準(zhǔn)地形成多晶硅柵極PG2以及PG1。在多晶硅柵極PG1以及PG2之間形成層間絕緣膜82，在多晶硅柵極PG1以及PG2之間形成寄生電容。這些多晶硅柵極PG1以及PG2分別與所述的控制柵電極CG1以及CG2對(duì)應(yīng)。多晶硅柵極PG2與字選擇線WSL連接，多晶硅柵極PG1與字控制線WCL連接。
在使用該圖32所示的存儲(chǔ)單元MC的情況下，代替浮動(dòng)?xùn)艠O使用由ONO膜構(gòu)成的電荷俘獲膜80。該結(jié)構(gòu)的情況下，與使用浮動(dòng)?xùn)艠O的情況相比，可降低其高度，即使將存儲(chǔ)單元MC制作成多層多晶硅柵極結(jié)構(gòu)，也可以緩和存儲(chǔ)裝置內(nèi)部的周邊部或者同一芯片上的處理器等電路的單一柵極的晶體管的臺(tái)階差。
使用電荷俘獲膜80的情況下，蓄積電荷的移動(dòng)少，只在多晶硅柵極PG2下部蓄積電荷。因此，即使直線地在行線方向上連續(xù)地延伸配置電荷俘獲膜80，也可以進(jìn)行正確的數(shù)據(jù)存儲(chǔ)。因此，在圖7所示的平面版面設(shè)計(jì)中，可代替浮動(dòng)?xùn)艠OFG，使電荷俘獲膜沿位線BL直線地延伸，形成存儲(chǔ)單元(在圖7的版面設(shè)計(jì)中，使用選擇柵極作為字線(WCL，WSL))。不需要分離浮動(dòng)?xùn)艠O用的區(qū)域，可減小存儲(chǔ)單元尺寸。
此外，作為字控制線WCL以及字選擇線WSL的版面設(shè)計(jì)，可利用與針對(duì)選擇柵極G1以及G2的布線SGC以及SGF(參照?qǐng)D10)同樣的版面設(shè)計(jì)，字選擇線WSL以及字控制線WCL在末端部分別與字控制線驅(qū)動(dòng)器以及字選擇線驅(qū)動(dòng)器連接。此外，這種情況下，字選擇線WSL以及字控制線WCL可以在相互對(duì)置的端部分別與字選擇線驅(qū)動(dòng)器以及字控制線驅(qū)動(dòng)器連接。對(duì)于1個(gè)字線(WCL，WSL)，因?yàn)樵趦啥藢?duì)置配置字控制線驅(qū)動(dòng)器以及字選擇線驅(qū)動(dòng)器(在一端配置字控制線驅(qū)動(dòng)器，在另一端配置字選擇線驅(qū)動(dòng)器)，所以，可以在與X譯碼電路相同的芯片上配置字控制線驅(qū)動(dòng)器以及字選擇線驅(qū)動(dòng)器。
如上所述，按照本發(fā)明的第2實(shí)施方式，在電荷蓄積區(qū)域(電荷俘獲膜或者浮動(dòng)?xùn)艠O)上部的導(dǎo)電層進(jìn)一步，在其上層形成導(dǎo)電層，分別設(shè)定這些導(dǎo)電層的電壓電平。因此，可利用這些存儲(chǔ)單元的導(dǎo)電層間的電容耦合進(jìn)行升壓動(dòng)作，可降低字線驅(qū)動(dòng)用電壓產(chǎn)生部的產(chǎn)生電壓電平，并可減少使用電荷泵浦情況下的泵浦級(jí)數(shù)，能夠降低功耗以及版面設(shè)計(jì)面積。此外，在電源電壓較低的情況下，在讀出時(shí)，可提高該存儲(chǔ)單元的柵極電位，在以閾值電壓較高的電壓電平進(jìn)行分布的狀態(tài)下，可進(jìn)行存儲(chǔ)單元數(shù)據(jù)的正確讀出，并能夠避免掉電泄漏電流以及過擦除的問題。
(實(shí)施方式3)圖33是概要地表示本發(fā)明實(shí)施方式3的非易失性半導(dǎo)體存儲(chǔ)裝置的主要部分的結(jié)構(gòu)的圖。在圖33中，在p型阱90的外周設(shè)置底部N阱92。在該p型阱90處形成存儲(chǔ)單元MC，與存儲(chǔ)單元對(duì)應(yīng)地配置字線、位線、以及源極線。即，使用p型阱90形成存儲(chǔ)單元。存儲(chǔ)單元MC可以是具有浮動(dòng)?xùn)艠O(FG)的層疊柵型晶體管，此外，可以是具有電荷俘獲膜(ONO膜)結(jié)構(gòu)的任意一種。將浮動(dòng)?xùn)艠O以及電荷俘獲膜總稱為電荷蓄積區(qū)域。
向底部N阱92供給來自底部電壓產(chǎn)生電路94的阱電壓Vnw，向p型阱90供給來自阱電壓產(chǎn)生電路96的阱電壓(襯底電壓)Vpw。
圖34是概要地表示圖33所示的底部N阱以及p型阱90的剖面結(jié)構(gòu)。以包圍p型阱90的側(cè)部以及底部的方式形成底部N阱92。底部N阱92形成在p型襯底區(qū)域99表面上。該p型阱90在先前的圖4所示的非易失性半導(dǎo)體存儲(chǔ)裝置中與各存儲(chǔ)陣列塊對(duì)應(yīng)地被分別分割，通過底部N阱92與其它的存儲(chǔ)陣列塊的襯底區(qū)域隔離。由此，防止襯底噪聲的傳播，并且，實(shí)現(xiàn)各存儲(chǔ)陣列塊單位的襯底電壓的設(shè)定所引起的塊單位的擦除。
按各p型阱90形成底部N阱92，在圖34中，示出相鄰p型阱90以及對(duì)應(yīng)的底部N阱92的一部分。
按照各存儲(chǔ)單元MC在p型阱90的表面形成激活區(qū)域，在各激活區(qū)域形成存儲(chǔ)單元。存儲(chǔ)單元的結(jié)構(gòu)可以使用實(shí)施方式1以及2所示的存儲(chǔ)單元結(jié)構(gòu)，此外，也可以使用與現(xiàn)有技術(shù)相同的存儲(chǔ)單元結(jié)構(gòu)，存儲(chǔ)單元結(jié)構(gòu)是任意的，在圖34中，存儲(chǔ)單元結(jié)構(gòu)只以單斜線塊MC示出，具體的結(jié)構(gòu)未明確示出。
對(duì)于p型阱90來說，按照各p型阱90設(shè)定其基板電壓Vpw，再有，底部N阱92也按照每個(gè)底部N阱來設(shè)定其電壓電平。
圖35是表示圖33以及圖34所示的p型阱90以及底部N阱92的寫入時(shí)的電壓變化圖。以下，參照?qǐng)D35對(duì)數(shù)據(jù)寫入時(shí)的阱電壓施加進(jìn)行說明。
如圖35所示，在數(shù)據(jù)寫入時(shí)，首先，來自阱電壓產(chǎn)生電路96的阱電壓Vpw從接地電壓電平降低到負(fù)電壓Vbb/2的電壓電平。此時(shí)，來自底部電壓產(chǎn)生電路94的底部阱電壓Vnw維持在接地電壓。阱電壓Vpw在電壓Vbb/2的電平穩(wěn)定下來時(shí)，阱電壓產(chǎn)生電路96為輸出高阻抗?fàn)顟B(tài)，p型阱90為浮置狀態(tài)(Hi-Z)。然后，來自底部電壓產(chǎn)生電路94的底部阱電壓Vnw從接地電壓只降低電壓Vbb/2。此時(shí)，通過隔著p型阱90和底部N阱之間的pn結(jié)電容的電容耦合，p型阱90的電位降低，變?yōu)殡妷篤bb電平。另一方面，在存儲(chǔ)單元中，關(guān)于進(jìn)行寫入的存儲(chǔ)單元，其柵極電位維持正的高電壓電平，從p型阱90向選擇存儲(chǔ)單元的電荷蓄積區(qū)域(浮動(dòng)?xùn)艠O或者電荷俘獲膜(ONO膜))注入電子。
寫入動(dòng)作完成后，這些阱電壓Vnw以及Vpw一同恢復(fù)為接地電壓電平。
因此，在寫入動(dòng)作時(shí)，要求內(nèi)部電源電路生成的電壓為目標(biāo)電壓Vbb的1/2倍的電壓Vbb/2，可減小寫入所需的負(fù)電壓的電壓電平的絕對(duì)值，并可以減少用于產(chǎn)生負(fù)電壓的電荷泵浦的級(jí)數(shù)，由此，可降低版面設(shè)計(jì)面積以及功耗。
圖36是表示圖33以及圖34所示的阱電壓Vpw以及底部電壓Vnw的擦除動(dòng)作時(shí)的變化圖。
在擦除動(dòng)作模式中，對(duì)p型阱90內(nèi)形成的存儲(chǔ)單元MC一并進(jìn)行擦除動(dòng)作。此種情況下，首先，來自阱電壓產(chǎn)生電路96的阱電壓Vpw從接地電壓上升到電壓Vpp/2的電壓電平。此外，底部電壓Vnw為接地電壓電平。P型阱90的電壓Vpw在電壓Vpp/2的電平穩(wěn)定后，阱電壓產(chǎn)生電路96為輸出高阻抗?fàn)顟B(tài)，p型阱90在電壓Vpp/2的電平為浮置狀態(tài)。然后，底部電壓產(chǎn)生電路94使該底部電壓Vnw上升為電壓Vpp/2的電平。這樣，通過隔著p型阱90和底部N阱92之間的pn結(jié)電容的電容耦合，p型阱90的電壓電平只上升Vpp/2，變?yōu)閂pp。此時(shí)，在形成于p型阱90的存儲(chǔ)單元MC中，柵極電位設(shè)定為負(fù)電壓電平，從電荷蓄積區(qū)域(浮動(dòng)?xùn)艠O或者電荷俘獲膜(ONO膜))向p型阱90的電子向p型阱90流出。擦除動(dòng)作完成后，這些電壓Vpw以及Vnw一起驅(qū)動(dòng)為接地電壓電平。
并且，在寫入模式時(shí)，底部N阱92維持在負(fù)電壓Vbb/2的電壓電平。此種情況下，p型襯底區(qū)域99的電壓維持在負(fù)電壓Vbb/2的電壓電平，底部N阱92和p型襯底區(qū)域99之間的pn結(jié)維持在非導(dǎo)通狀態(tài)。此種情況下，p型襯底區(qū)域99的電壓電平通?？梢跃S持在負(fù)電壓Vbb/2的電壓電平，此外，按照動(dòng)作模式，該電壓電平可以設(shè)定為負(fù)電壓Vbb/2或者接地電壓電平。p型襯底區(qū)域99為阱區(qū)域，共同設(shè)置在存儲(chǔ)單元陣列(所有存儲(chǔ)陣列塊)上，但是，與外圍電路區(qū)域隔離。由此，在外圍電路動(dòng)作時(shí)，該外圍電路晶體管的襯底電位不受影響，即可在存儲(chǔ)單元陣列中設(shè)定襯底區(qū)域以及阱區(qū)域的電壓電位。
圖37是概要地表示產(chǎn)生電壓Vnw以及Vpw的部分的一例結(jié)構(gòu)的圖。在圖37中，襯底/阱電壓產(chǎn)生部包含半Vpp產(chǎn)生電路100，產(chǎn)生阱用高電壓Vpp/2；半Vbb產(chǎn)生電路102，產(chǎn)生襯底用負(fù)電壓Vbb/2；偏置電壓電源切換電路104，按照動(dòng)作模式指示信號(hào)MODE，選擇電壓Vpp/2以及Vbb/2中的一個(gè)，生成偏置電壓Vbias。該半Vpp產(chǎn)生電路100以及半Vbb產(chǎn)生電路102具有包含在圖4所示的泵浦電路PUK中的電荷泵浦以及包含在外圍電路PH中的電壓電平控制電路。偏置電壓電源切換電路104包含于該圖4所示的外圍電路PH中。
偏置電壓電源切換電路104在擦除模式時(shí)選擇正的高電壓Vpp/2，在寫入模式時(shí)，選擇負(fù)的高電壓Vbb/2，分別輸出選擇電壓作為偏置電壓Vbias。
動(dòng)作模式指示信號(hào)MODE表示讀出模式或者待機(jī)模式時(shí)，偏置電壓電源切換電路104將偏置電壓Vbias維持在接地電壓。
圖38概要地表示圖33所示的底部電壓產(chǎn)生電路94以及阱電壓產(chǎn)生電路96的結(jié)構(gòu)。為了控制底部電壓產(chǎn)生電路94以及阱電壓產(chǎn)生電路96的動(dòng)作，設(shè)置了根據(jù)命令檢測(cè)動(dòng)作模式的模式檢測(cè)電路106、以及根據(jù)來自模式檢測(cè)電路106的動(dòng)作模式指示信號(hào)被激活并對(duì)激活時(shí)塊地址BAD進(jìn)行譯碼并生成塊選擇信號(hào)BS的塊譯碼器108。根據(jù)來自該塊譯碼器108的塊選擇信號(hào)BS指定圖4所示的存儲(chǔ)陣列塊#1～#n中的1個(gè)。來自模式檢測(cè)電路106的動(dòng)作模式指示信號(hào)MODE提供給圖37所示的偏置電壓電源切換電路104。
底部電壓產(chǎn)生電路94包含底部電壓控制電路94a，根據(jù)來自模式檢測(cè)電路106的激活信號(hào)MEN和塊譯碼器108的塊選擇信號(hào)BS，生成電壓切換控制信號(hào)ENFB；電壓選擇電路96b，根據(jù)來自底部電壓控制電路94a的電壓切換控制信號(hào)ENVB選擇偏置電壓Vbias以及接地電壓Vss(0.0V)中的一個(gè)，生成底部阱電壓Vnw。
阱電壓產(chǎn)生電路96包含阱電壓控制電路96a，按照來自模式檢測(cè)電路106的激活信號(hào)MEN，生成電壓選擇控制信號(hào)ENW1以及ENW2；電壓選擇電路94b，來自該阱電壓控制電路96a的電源選擇控制信號(hào)ENW1以及ENW2激活時(shí)，選擇偏置電壓Vbias以及接地電壓Vss中的一個(gè)，生成阱電壓Vpw。
塊選擇信號(hào)BS只對(duì)選擇存儲(chǔ)陣列決進(jìn)行激活。塊選擇信號(hào)BS為非激活狀態(tài)時(shí)，來自阱電壓控制電路96a以及底部電壓控制電路94a的控制信號(hào)ENW1、ENW2以及ENVB處于非激活狀態(tài)。在該狀態(tài)下，電壓選擇電路96b以及94b分別選擇接地電壓Vss(0.0V)，并分別生成底部N阱電壓Vnw以及阱電壓Vpw。
另一方面，在塊選擇信號(hào)BS激活時(shí)，按照來自模式檢測(cè)電路106的激活控制信號(hào)MEN，阱電壓控制電路96a以及底部電壓控制電路94a分別在預(yù)定的時(shí)間生成電壓控制信號(hào)ENW1、ENW2以及電壓切換控制信號(hào)ENVB。根據(jù)這些控制信號(hào)ENVB以及ENW1、ENW2，電壓選擇電路96b以及94b選擇偏置電壓Vbias并且在預(yù)定時(shí)間輸出選擇電壓，生成電壓Vnw以及Vpw。電壓選擇電路96b首先選擇接地電壓。電壓選擇電路94b選擇偏置電壓Vbias，生成阱電壓Vpw。
然后，電壓選擇控制信號(hào)ENW2變?yōu)榧せ顮顟B(tài)后，電壓選擇電路94b變?yōu)檩敵龈咦杩範(fàn)顟B(tài)。按照該電壓選擇電路94b的輸出高阻抗?fàn)顟B(tài)，激活電壓切換控制信號(hào)ENVB，電壓選擇電路96b根據(jù)偏置電壓Vbias生成電壓Vnw。由此，可生成具有圖35以及圖36所示的電壓波形的電壓Vpw以及Vnw。
并且，電壓選擇電路96b以及94b可以由具有選擇功能的多路轉(zhuǎn)接器構(gòu)成。此外，電壓選擇電路94b以及96b按照分別生成的電壓電平，將選擇路徑可靠地設(shè)定為導(dǎo)通·關(guān)閉狀態(tài)，進(jìn)行電壓選擇，所以，內(nèi)部具有路徑切換控制信號(hào)的電平變換功能。
由此，只對(duì)于選擇存儲(chǔ)陣列塊，可按照偏置電壓Vbias生成阱電壓Vpw以及底部阱電壓Vnw，在剩下的非選擇存儲(chǔ)陣列塊中，可將電壓Vnw以及Vpw維持為接地電壓Vss電平。
此種情況下，共同設(shè)置在存儲(chǔ)單元塊上的襯底區(qū)域(99)的電壓電平在寫入動(dòng)作模式時(shí)設(shè)定為負(fù)電壓Vbb/2的電壓電平，擦除以及讀出模式時(shí)設(shè)定為接地電平。
圖39是概要地表示形成有本發(fā)明實(shí)施方式3的非易失性半導(dǎo)體存儲(chǔ)裝置的系統(tǒng)LSI的半導(dǎo)體芯片上的版面設(shè)計(jì)圖。在圖39中，非易失性半導(dǎo)體存儲(chǔ)裝置120形成在半導(dǎo)體芯片110上。在半導(dǎo)體芯片110上形成處理器以及ROM或RAM等引導(dǎo)存儲(chǔ)器以及作業(yè)用存儲(chǔ)器130。即，非易失性半導(dǎo)體存儲(chǔ)裝置120進(jìn)行至少需要邏輯電路130的數(shù)據(jù)/程序的存儲(chǔ)。此種情況下，非易失性半導(dǎo)體存儲(chǔ)裝置120也可以作為存儲(chǔ)邏輯電路130的引導(dǎo)程序的存儲(chǔ)器來利用。在該半導(dǎo)體芯片110中，實(shí)現(xiàn)存儲(chǔ)器內(nèi)置微處理器。
非易失性半導(dǎo)體存儲(chǔ)裝置120包含形成有存儲(chǔ)器陣列的p型襯底區(qū)域99A和形成該存儲(chǔ)器陣列以外的外圍電路(包含序列發(fā)生器)以及電源電路等的p型襯底區(qū)域99B。這些p型襯底區(qū)域99A以及99B被相互隔離。在p型襯底區(qū)域99A上與各存儲(chǔ)器陣列塊對(duì)應(yīng)設(shè)置p型阱90A-90M、與這些p型阱90A-90M分別對(duì)應(yīng)設(shè)置底部N阱92A-92M。分別與p型阱90A-90M以及底部N阱92A-92M的塊對(duì)應(yīng)設(shè)置阱/襯底電壓產(chǎn)生電路122A-122M。這些阱/襯底電壓產(chǎn)生電路122A-122M分別包含圖33所示的底部電壓產(chǎn)生電路94以及阱電壓產(chǎn)生電路96，分別向?qū)?yīng)的p型阱以及底部N阱供給電壓Vpw以及Vnw。
共同向阱/襯底電壓產(chǎn)生電路122A-122M提供來自設(shè)置于p型襯底99B上的電壓產(chǎn)生部124的偏置電壓Vbias。電壓產(chǎn)生部124還包含產(chǎn)生其它的高電壓Vpp、Vpp/2、Vbb、Vbb/2等的提供給字線以及位線、源極線的電壓的電路。因此，該p型襯底區(qū)域99B上配置圖4所示版面設(shè)計(jì)的外圍電路、電源電路以及序列發(fā)生器。
將p型襯底區(qū)域99A以及99B作為阱區(qū)域，在半導(dǎo)體芯片110上相互隔離配置，由此，對(duì)于形成有邏輯電路130的襯底區(qū)域，不受存儲(chǔ)器陣列部使用的偏置電壓(阱電壓以及襯底電壓)以及外圍電路的電壓產(chǎn)生部生成的偏置電壓的影響，能夠以低功耗穩(wěn)定地使非易失性半導(dǎo)體存儲(chǔ)裝置120進(jìn)行動(dòng)作。
并且，在實(shí)施方式3中也可應(yīng)用實(shí)施方式1或者2的結(jié)構(gòu)。
如上所述，按照本發(fā)明的實(shí)施方式3，以包圍行列狀排列存儲(chǔ)單元的阱區(qū)域的方式形成底部阱區(qū)域，使用該底部區(qū)域和阱區(qū)域之間的結(jié)電容設(shè)定阱區(qū)域的電壓。因此，可減小該阱電壓設(shè)定用的電壓產(chǎn)生部產(chǎn)生的電壓電平的絕對(duì)值，并可以減小電壓產(chǎn)生部的消費(fèi)電流以及版面設(shè)計(jì)面積。
本發(fā)明一般可應(yīng)用于非易失性半導(dǎo)體存儲(chǔ)裝置，特別是，應(yīng)用在與處理器等邏輯電路集成在同一半導(dǎo)體芯片上的非易失性半導(dǎo)體存儲(chǔ)裝置的情況下，可實(shí)現(xiàn)小消費(fèi)電流并且可減小芯片面積的系統(tǒng)LSI(大規(guī)模集成電路)。
對(duì)本發(fā)明進(jìn)行了詳細(xì)說明，但是，這只是例示，并不被限定，很明確，本發(fā)明的宗旨和范圍僅通過附加的權(quán)利要求書進(jìn)行限定。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，具有存儲(chǔ)單元晶體管，非易失地存儲(chǔ)數(shù)據(jù)；選擇晶體管，與所述存儲(chǔ)單元晶體管串聯(lián)連接，并且具有相互直線對(duì)準(zhǔn)配置并可對(duì)每個(gè)設(shè)定電壓電平的第1以及第2的導(dǎo)電層，導(dǎo)通時(shí)，可讀出所述存儲(chǔ)單元晶體管的存儲(chǔ)數(shù)據(jù)；第1電壓設(shè)定電路，設(shè)定所述選擇晶體管的第1導(dǎo)電層的電壓；和第2電壓設(shè)定電路，設(shè)定所述選擇晶體管的第2導(dǎo)電層的電壓。
2.如權(quán)利要求1記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中所述存儲(chǔ)單元晶體管具有以電荷的方式存儲(chǔ)信息的浮動(dòng)?xùn)艠O；和控制向所述浮動(dòng)?xùn)艠O進(jìn)行電荷的注入以及抽出，并且施加用于讀出所述存儲(chǔ)單元晶體管的存儲(chǔ)數(shù)據(jù)的電壓的、配置在所述浮動(dòng)?xùn)艠O上的控制電極層，所述第1導(dǎo)電層以與所述浮動(dòng)?xùn)艠O相同的布線層的布線形成，并且，所述第2導(dǎo)電層以與所述控制電極層相同的布線層的布線構(gòu)成。
3.一種非易失性半導(dǎo)體存儲(chǔ)裝置，具有存儲(chǔ)單元，其具有以電荷的形式存儲(chǔ)信息的電荷蓄積區(qū)域、形成在所述電荷蓄積區(qū)域上的第1導(dǎo)電層、與所述第1導(dǎo)電層直線對(duì)準(zhǔn)并形成在所述第1導(dǎo)電層上層的第2導(dǎo)電層；第1電壓設(shè)定電路，設(shè)定所述第1導(dǎo)電層的電壓；以及第2電壓設(shè)定電路，與所述第1導(dǎo)電層單獨(dú)地設(shè)定所述第2導(dǎo)電層的電壓。
4.如權(quán)利要求3記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中所述電荷蓄積區(qū)域由處于電浮置狀態(tài)的導(dǎo)電層構(gòu)成。
5.如權(quán)利要求3記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中所述電荷蓄積區(qū)域由絕緣膜構(gòu)成。
6.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其中具有形成在第1導(dǎo)電型的襯底區(qū)域上、非易失地存儲(chǔ)信息的存儲(chǔ)單元，所述存儲(chǔ)單元具有電荷蓄積區(qū)域，形成在所述襯底區(qū)域上并以電荷的形式存儲(chǔ)所述信息；和控制電極層，形成在施加用于寫入和讀出所述存儲(chǔ)單元的存儲(chǔ)信息的電壓之所述電荷區(qū)域上，還包括以包圍所述襯底區(qū)域的底部和側(cè)部的方式形成的第2導(dǎo)電型的底部阱區(qū)域；第1電壓控制電路，設(shè)定所述襯底區(qū)域的電壓；以及第2電壓控制電路，與所述第1電壓控制電路的電壓設(shè)定單獨(dú)地動(dòng)作，按照動(dòng)作模式設(shè)定所述底部阱區(qū)域的電壓，并調(diào)整所述襯底區(qū)域的電壓電平。
全文摘要
在非易失性存儲(chǔ)單元(MC；MC0，MC1)中，與存儲(chǔ)單元晶體管(MT)串聯(lián)連接選擇晶體管(ST)。該選擇晶體管為2層?xùn)艠O結(jié)構(gòu)，分別驅(qū)動(dòng)各柵極(G1，G2)的電壓。使用這些選擇晶體管的層疊柵極電極間的電容耦合，將選擇晶體管的柵極電位設(shè)定為預(yù)定的電壓電平?？蓽p小選擇晶體管柵極電壓產(chǎn)生部的產(chǎn)生電壓電平的絕對(duì)值，降低消費(fèi)電流，此外，可減小電壓產(chǎn)生部的版面設(shè)計(jì)面積。
文檔編號(hào)H01L29/788GK1866544SQ20061007723
公開日2006年11月22日 申請(qǐng)日期2006年4月28日 優(yōu)先權(quán)日2005年4月28日
發(fā)明者石井元治, 遠(yuǎn)藤誠一 申請(qǐng)人:株式會(huì)社瑞薩科技