專利名稱：經(jīng)位線屏蔽而改善電荷保持的半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置和制造半導(dǎo)體存儲(chǔ)裝置的導(dǎo)電屏蔽構(gòu)件的方法。
背景技術(shù)：
例如DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的半導(dǎo)體存儲(chǔ)裝置使用可以存入/讀出于電容器的電荷來(lái)寫入/讀出信息位。最好采用形成在半導(dǎo)體襯底內(nèi)的溝道電容(trench capacitor)和形成在半導(dǎo)體襯底上的堆疊電容(stack capacitor)作為半導(dǎo)體存儲(chǔ)單元的電容。為了正常的存儲(chǔ)器操作，具有溝道電容的DRAM需要每個(gè)存儲(chǔ)單元大約35fF的電容值，而具有堆疊電容的DRAM需要每個(gè)存儲(chǔ)單元大約25fF的電容值。所需要的電容值(取決于電容的實(shí)施形式)的差別可以歸因于具有溝道電容的DRAM和具有堆疊電容的DRAM之間總位線電容和位線-位線耦合具有不同的量值，因而，必然伴有不同的信號(hào)形狀。
為了將與溝道電容或者堆疊電容的電容設(shè)計(jì)無(wú)關(guān)的、具有相似信號(hào)幅度的信號(hào)提供給讀出放大器，具有溝道電容的DRAM的電容值設(shè)計(jì)為大于具有堆疊電容的DRAM的電容值。在具有堆疊電容的DRAM的場(chǎng)合，位線是由將選擇晶體管連接到堆疊電容的存儲(chǔ)器結(jié)點(diǎn)接觸件相互分開的，因而，在一方面，必然伴有較大的總位線電容值，但另一方面，造成相鄰位線之間的屏蔽。在具有溝道電容的DRAM的場(chǎng)合，由于溝道電容就設(shè)在半導(dǎo)體襯底中，不需要設(shè)置由位線導(dǎo)引的存儲(chǔ)器結(jié)點(diǎn)接觸件。
隨著為提高集成度而不斷減小的元件尺寸，在過渡到下一代存儲(chǔ)器的過程中，通過減小電容的介質(zhì)層厚度來(lái)保持溝道電容的電容值。在向具有基本規(guī)則(ground rule)小于100nm的存儲(chǔ)器世代過渡的過程中，由于產(chǎn)生隧道電流，就不能依靠繼續(xù)減小介質(zhì)層的厚度。因而，關(guān)于可以達(dá)到的電容值，必須提出進(jìn)一步增加電容表面的概念和提供高k值材料，以補(bǔ)償當(dāng)結(jié)構(gòu)尺寸減小時(shí)電容面積的縮小。
電容的電荷保持時(shí)間(這伴隨地決定刷新時(shí)間)基本上取決于(尤其是)總位線電容和位線-位線耦合。在具有溝道電容的DRAM的場(chǎng)合，慣例上使用所謂位線絞合(bit line twist)的技術(shù)來(lái)減小位線-位線耦合。在該場(chǎng)合，位線分別成對(duì)地連接讀出放大器，此時(shí)，與位線僅僅相互平行地沒有任何絞合的延伸相比較，兩個(gè)位線作為一對(duì)位線與讀出放大器連接，所述兩個(gè)位線從位線對(duì)到位線對(duì)交替地絞合和不絞合。相互平行地伸展的兩個(gè)位線例如通過借助于另外的金屬平面使兩個(gè)位線相交叉，然后又這樣地排列它們，使得兩個(gè)位線又相互平行地延伸。這樣使得減小位線-位線耦合成為可能。然而，這種位線絞合技術(shù)必然伴有缺點(diǎn)，即位線的這種絞合要占據(jù)芯片面積，造成每個(gè)半導(dǎo)體存儲(chǔ)裝置所需要的面積量的增加，因此增加成本。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出具有改善的電荷保持又消除了上述問題的半導(dǎo)體存儲(chǔ)裝置以及制造所述半導(dǎo)體存儲(chǔ)裝置的方法。
按照本發(fā)明，通過半導(dǎo)體存儲(chǔ)裝置和制造所述半導(dǎo)體存儲(chǔ)裝置的方法來(lái)達(dá)到上述目的。以下還描述了本發(fā)明的優(yōu)選實(shí)施例。
本發(fā)明提出具有多個(gè)位線以及絕緣結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置，所述多個(gè)位線相互靠近地排布在半導(dǎo)體襯底上，所述絕緣結(jié)構(gòu)至少橫向地鄰接所述位線。在該場(chǎng)合，設(shè)有形成在兩個(gè)位線(它們是相互靠近地排列)之間的各個(gè)導(dǎo)電屏蔽構(gòu)件，所述導(dǎo)電屏蔽構(gòu)件離位線一定距離，并且至少部分地鄰接絕緣結(jié)構(gòu)。位線各自用于連接選擇晶體管，用與字線連接的柵極可以導(dǎo)通和截止選擇晶體管，從而使與選擇晶體管連接的存儲(chǔ)電容充電/放電。存儲(chǔ)在存儲(chǔ)電容的電荷表征存儲(chǔ)狀態(tài)，即包含選擇晶體管和存儲(chǔ)電容的存儲(chǔ)單元的邏輯“0”或者“1”的存在。屏蔽構(gòu)件(最好形成在具有溝道電容的DRAM中)一方面增加總的位線電容值，另一方面減小位線-位線耦合。存儲(chǔ)電容中的電荷保持(這取決于總的位線電容值和位線-位線耦合)可以通過減小位線-位線耦合而得到改善，位線-位線耦合的減小提升電荷保持，過度補(bǔ)償本來(lái)會(huì)削弱電荷保持的總的位線電容值的增加。應(yīng)當(dāng)指出，電荷保持及其檢測(cè)基于動(dòng)態(tài)操作，其結(jié)果是電容的再充電過程(Umladungsvorgaenge)尤其重要。因此，使用讀出放大器的電荷檢測(cè)不是唯一地決定于泄漏電流。
導(dǎo)電屏蔽構(gòu)件最好具有多個(gè)屏蔽單元。所述多個(gè)屏蔽單元可以例如以這樣的方式排列，使得多個(gè)屏蔽單元位置沿著相互靠近地排列的兩個(gè)位線之間的水平連接線。同樣，可能以這樣的方式排列導(dǎo)電屏蔽單元，使得一個(gè)各自的屏蔽單元沿著相互靠近地排列的兩個(gè)位線之間的水平連接線形成，屏蔽單元垂直方向相互地堆疊，然而，其結(jié)果是相互靠近地排列的兩個(gè)位線之間的水平連接線橫越不同的屏蔽單元(取決于其高度)。
導(dǎo)電屏蔽構(gòu)件最好具有至少一種金屬和/或至少一種摻雜的半導(dǎo)體材料。合適金屬的選擇基本上由工藝確定，鋁、銅、鎢、鈦或者這些材料的組合最適合作為金屬。同樣，可以使用例如TiSi2、MoSi2、WSi2、CoSi2或者這些材料的組合的金屬硅化物來(lái)形成導(dǎo)電屏蔽構(gòu)件。一種備選或附加的方案是，導(dǎo)電屏蔽構(gòu)件或者其各部分可以為摻雜的半導(dǎo)體材料的形式。多晶硅尤其適合用作半導(dǎo)體材料，多晶硅的導(dǎo)電率的調(diào)整對(duì)于N型導(dǎo)電率用(例如)磷摻雜或者對(duì)于P型導(dǎo)電率用硼摻雜。同樣，可以以一種或者多種金屬氮化物(最好為TiN)的形式形成導(dǎo)電屏蔽構(gòu)件或者其各部分。
在一個(gè)優(yōu)選實(shí)施例中，導(dǎo)電屏蔽構(gòu)件主要這樣地形成，使得導(dǎo)電屏蔽構(gòu)件至少與在位于位線下面的中間介質(zhì)層中的位線一樣地接近半導(dǎo)體襯底。中間介質(zhì)層將位線和導(dǎo)電屏蔽單元與半導(dǎo)體襯底隔開，中間介質(zhì)層最好以硅氧化物的形式，更具體地說(shuō)，就是TEOS(原硅烷四乙酯tetraethylorthosilane)。假如導(dǎo)電屏蔽構(gòu)件這樣地形成，使得導(dǎo)電屏蔽構(gòu)件比位線更接近半導(dǎo)體襯底，從導(dǎo)電屏蔽構(gòu)件的下側(cè)經(jīng)過中間介質(zhì)層到半導(dǎo)體襯底表面的垂直距離要比從位線的下側(cè)算起的對(duì)應(yīng)距離短些。因此，經(jīng)過中間介質(zhì)層引起的位線-位線耦合被減小。應(yīng)當(dāng)指出，屏蔽構(gòu)件的下側(cè)也可以稍微比位線的下側(cè)高些，這取決于制造絕緣結(jié)構(gòu)時(shí)的工藝控制。
最好這樣地形成絕緣結(jié)構(gòu)，使得絕緣結(jié)構(gòu)比位線更接近半導(dǎo)體襯底。因此，從絕緣結(jié)構(gòu)的下側(cè)經(jīng)過中間介質(zhì)層到半導(dǎo)體襯底表面的垂直距離要比從位線的下側(cè)到半導(dǎo)體襯底表面的對(duì)應(yīng)距離短些。撇開工藝技術(shù)上可能的優(yōu)點(diǎn)不談，若中間介質(zhì)層具有大于絕緣結(jié)構(gòu)的介電常數(shù)，這種實(shí)施例就特別有利。
在另一個(gè)實(shí)施例中，絕緣結(jié)構(gòu)鄰接導(dǎo)電屏蔽構(gòu)件的下側(cè)。因?yàn)樵诮^緣結(jié)構(gòu)的這種情況中，絕緣結(jié)構(gòu)這樣地形成，使得絕緣結(jié)構(gòu)要比位線更接近半導(dǎo)體襯底，假如中間介質(zhì)層的介電常數(shù)大于絕緣結(jié)構(gòu)的介電常數(shù)，則在導(dǎo)電屏蔽構(gòu)件下側(cè)周圍的這種絕緣結(jié)構(gòu)的結(jié)構(gòu)特別有利。從制造的角度看(例如節(jié)省工藝步驟)，同樣是這種實(shí)施例有利。
最好將絕緣結(jié)構(gòu)形成為在單元陣列(即包含存儲(chǔ)單元的區(qū)域)中連續(xù)的絕緣結(jié)構(gòu)。因此，絕緣結(jié)構(gòu)不僅側(cè)向地鄰接位線作為隔離層，而且也這樣地形成在位線上，使得絕緣結(jié)構(gòu)鄰接中間介質(zhì)層在相鄰位線之間的部分。因而絕緣結(jié)構(gòu)覆蓋半導(dǎo)體存儲(chǔ)裝置的單元陣列。
最好在每個(gè)位線上形成保護(hù)層。所述保護(hù)層可以是(例如)以氧化物硬掩模的形式，更具體地說(shuō)由TEOS構(gòu)成的掩模，或者可以具有在將位線圖案化時(shí)適合用作蝕刻保護(hù)層的一種或者多種材料。
在一個(gè)優(yōu)選實(shí)施例中，這樣地形成導(dǎo)電屏蔽構(gòu)件，使得導(dǎo)電屏蔽構(gòu)件距離半導(dǎo)體襯底至少與位線距離半導(dǎo)體襯底一樣。假如導(dǎo)電屏蔽構(gòu)件這樣地形成，使得導(dǎo)電屏蔽構(gòu)件要比位線更遠(yuǎn)離，從半導(dǎo)體襯底表面到屏蔽構(gòu)件的上側(cè)的垂直距離大于從半導(dǎo)體襯底表面到位線上側(cè)的對(duì)應(yīng)距離。更具體地說(shuō)，這個(gè)實(shí)施例造成那個(gè)部分的位線-位線耦合的減小，所述那個(gè)部分的位線-位線耦合可以歸因于經(jīng)過形成在位線上的介質(zhì)層(例如，金屬間氧化物，即IMOX)在相鄰位線之間的耦合。
有利的是，屏蔽構(gòu)件形成在位線上，并且使屏蔽構(gòu)件覆蓋單元陣列。在這種情況下，形成在位線上的屏蔽構(gòu)件與形成在位線之間的屏蔽構(gòu)件可以是連續(xù)的。這個(gè)實(shí)施例特別適合于減小可歸因于形成在位線上面的介質(zhì)層的位線-位線耦合。
絕緣結(jié)構(gòu)最好鄰接導(dǎo)電屏蔽構(gòu)件。假如絕緣結(jié)構(gòu)的介電常數(shù)比形成在位線上的介質(zhì)層的介電常數(shù)小些，則此實(shí)施例適合于進(jìn)一步減小位線-位線耦合電容。
在半導(dǎo)體存儲(chǔ)裝置的單元陣列的邊緣區(qū)域，導(dǎo)電屏蔽構(gòu)件可被有利地電接觸連接。在這種情況下，導(dǎo)電屏蔽構(gòu)件最好連接恒定電位，從而通過適當(dāng)?shù)卦O(shè)定位線-位線耦合電容和總位線電容來(lái)改善電荷保持。至于減小泄漏電流，選擇補(bǔ)償電壓VBLEQ通常對(duì)應(yīng)于最大位線電壓Vblh的一半，即Vblh/2作為恒定電位是有利的。
按照本發(fā)明，制造用于減小半導(dǎo)體存儲(chǔ)裝置的相鄰位線之間的電容耦合的導(dǎo)電屏蔽構(gòu)件的方法包括以下步驟在已經(jīng)預(yù)先處理的半導(dǎo)體襯底上涂覆金屬層；在金屬層上涂覆保護(hù)層；將保護(hù)層圖案化，從而限定將要在金屬層中形成的位線；通過清除未被保護(hù)層蓋住的區(qū)域中金屬層，形成位線；涂覆絕緣結(jié)構(gòu)，從而蓋住保護(hù)層、位線和介質(zhì)層在位線之間露出的這部分區(qū)域；在絕緣結(jié)構(gòu)上涂覆導(dǎo)電屏蔽構(gòu)件；在半導(dǎo)體存儲(chǔ)裝置的單元陣列區(qū)域的導(dǎo)電屏蔽構(gòu)件上涂覆保護(hù)掩模并清除單元陣列之外即非單元陣列區(qū)域上的導(dǎo)電屏蔽構(gòu)件。從而，保護(hù)層為單元陣列提供蝕刻保護(hù)。為此，根據(jù)蝕刻工藝而定，抗蝕層或者其它適合用作蝕刻保護(hù)的層可以用作保護(hù)層。
已經(jīng)預(yù)先處理的半導(dǎo)體襯底具有(例如)已涂覆的中間介質(zhì)層。在已經(jīng)預(yù)先處理的半導(dǎo)體襯底上制造的金屬層最好含有鋁、鎢、銅或它們的組合，在這些材料中可以任選地和附加地加入硅?？紤]有關(guān)導(dǎo)電率、峰值形成和電遷移的要求來(lái)選擇所述材料。最好可以運(yùn)用濺射、PVD(物理氣相淀積)、CVD(化學(xué)氣相淀積)、ECD(電化學(xué)淀積)或者還有PNLD(脈沖核層淀積)工藝來(lái)形成金屬層，根據(jù)材料系統(tǒng)而定。為了界定要在金屬層上形成的位線，最好用光刻工藝將金屬層圖案化，運(yùn)用蝕刻工藝選擇地清除金屬層。絕緣結(jié)構(gòu)最好實(shí)現(xiàn)為硅氧化物(更具體地說(shuō)，TEOS)，最好運(yùn)用CVD(化學(xué)氣相淀積)方法(更具體地說(shuō)，LPCVD，即低壓CVD方法)共形地淀積。同樣可以用不同于硅氧化物的一種或者多種材料(例如氮化硅或者低k值材料)來(lái)形成絕緣結(jié)構(gòu)。取決于導(dǎo)電屏蔽構(gòu)件的材料組成，導(dǎo)電屏蔽構(gòu)件的形成可以使用例如PVD通過蒸發(fā)和濺射金屬或者CVD的方法，從而淀積鎢或者多晶硅(例如)，或者使用ECD來(lái)淀積銅。當(dāng)蝕刻單元陣列之外即非單元陣列區(qū)域(例如，具有驅(qū)動(dòng)和讀出電路塊的支持區(qū)域)時(shí)，覆蓋在半導(dǎo)體存儲(chǔ)裝置的單元陣列上的保護(hù)掩模對(duì)導(dǎo)電屏蔽構(gòu)件提供保護(hù)。
有利的方式是，在位線已形成以后且在絕緣結(jié)構(gòu)形成以前，清除在已清除的金屬層下面的中間介質(zhì)層的一部分。蝕刻工藝步驟適用于這一目的。清除中間介質(zhì)層的一部分使得可能這樣地形成絕緣結(jié)構(gòu)，使得絕緣結(jié)構(gòu)要比位線更低些，因此使得絕緣結(jié)構(gòu)可能(例如)從下面鄰接屏蔽構(gòu)件，盡管屏蔽構(gòu)件形成得使屏蔽構(gòu)件至少與位線一樣地接近半導(dǎo)體襯底表面。
有利的方式是，在絕緣結(jié)構(gòu)已形成以后且在導(dǎo)電屏蔽構(gòu)件涂覆以前，進(jìn)行延伸的隔離層蝕刻，以清除在保護(hù)層上的和鄰接中間介質(zhì)層的絕緣結(jié)構(gòu)底部區(qū)域的部分中的絕緣結(jié)構(gòu)，從而形成鄰接位線側(cè)壁的隔離層。在底部區(qū)域下面的中間介質(zhì)層的一部分被額外地清除。額外地清除中間介質(zhì)層的一部分使得可能形成比位線和絕緣結(jié)構(gòu)在半導(dǎo)體襯底方向更深地進(jìn)入的導(dǎo)電屏蔽構(gòu)件。
有利的方式是，在導(dǎo)電屏蔽構(gòu)件已形成以后且在保護(hù)掩模涂覆以前，在導(dǎo)電屏蔽構(gòu)件上加覆蓋層?？梢?例如)由多晶硅組成的這種覆蓋層，使得(例如)導(dǎo)電屏蔽構(gòu)件內(nèi)在相互靠近地排列的位線1之間的間隙能被充填，所述間隙是在使金屬層圖案化時(shí)由于CD(關(guān)鍵尺寸)波動(dòng)引起的。
有利的方式是，再部分地清除導(dǎo)電屏蔽構(gòu)件，在位線1之間形成的部分仍保持，而將在位線上面形成的部分除掉。蝕刻工藝步驟適用于這一目的。當(dāng)導(dǎo)電屏蔽構(gòu)件形成在位線上面時(shí)，若由于總位線電容的增加可與位線-位線耦合的減小相比，使存儲(chǔ)電容的電荷保持時(shí)間不能被改善，則清除在位線上面形成的屏蔽構(gòu)件尤其適用。
在單元陣列外已清除導(dǎo)電屏蔽構(gòu)件后覆蓋絕緣覆蓋層是有利的。所述絕緣覆蓋層可以(例如)采用TEOS層的形式。
以下的解釋用于幫助理解總位線電容和位線-位線耦合對(duì)電荷保持時(shí)間Tret的影響。這由以下公式給出Tret=CdtIleak[(Vblh·Pw-Vbleq)-VsaPr·Cdt+Cbl′Cdt·(1-CblblCbl′)]]]>公式中Cdt是存儲(chǔ)電容，Ileak是存儲(chǔ)單元的泄漏電流，Vblh是位線的最大電壓，Pw是寫入部分，Vbleg是補(bǔ)償電壓，Vsa是正確計(jì)值的最小讀出信號(hào)，Pr是讀出部分，Cbl′＝Cbl+2Cblbl，Cbl是總的位線電容和Cblbl是單邊的位線-位線耦合電容。為了解釋導(dǎo)電屏蔽構(gòu)件對(duì)電荷保持時(shí)間的影響，下文參照與確定Tret有關(guān)的參數(shù)的示范值來(lái)說(shuō)明具有和不具有屏蔽構(gòu)件的半導(dǎo)體存儲(chǔ)裝置。在不具有屏蔽構(gòu)件的半導(dǎo)體存儲(chǔ)裝置的例中，公式中Cdt＝35fF，Cbl＝110fF，Cblbl＝40fF，Cbl′＝190fF，由此推出如下
Tret∝Cdt·X-Y·(Cdt+Cbl′)(Cdt·(1-Cblbl/Cbl′))]]>=35·X-Y·(35+190)/(35·(1-40/190))]]>=35·X-Y·8.24]]>在上述公式中參數(shù)X和Y包含當(dāng)插入導(dǎo)電屏蔽構(gòu)件時(shí)保持不變的半導(dǎo)體存儲(chǔ)裝置的參數(shù)。在具有屏蔽構(gòu)件的半導(dǎo)體存儲(chǔ)裝置的情況，Cdt＝35fF，Cbl＝147fF，Cblbl＝15fF和Cbl′＝187fF。由此，推出存在導(dǎo)電屏蔽構(gòu)件時(shí)的電荷保持時(shí)間如下Tret∝Cdt·X-Y·(Cdt+Cbl′)(Cdt·(1-Cblbl/Cbl′))]]>=35·X-Y·(35+187)/(35·(1-15/187))]]>=35·X-Y·6.89]]>導(dǎo)電屏蔽構(gòu)件導(dǎo)致總位線電容Cbl的增加和單邊的位線-位線耦合電容Cblbl的減小。盡管總的位線電容Cbl增加，因?yàn)榻柚谏鲜鍪痉缎詤?shù)值分析，Cbl′實(shí)際上保持不變，考慮到位線-位線耦合電容Cblbl單方面的減小和Cbl′實(shí)際上保持不變，公式(1-Cblbl/Cbl′)減小，有可能增加電荷保持時(shí)間。然而，由于導(dǎo)電屏蔽構(gòu)件造成的位線-位線耦合的減小引起的以上最后提及的表達(dá)式的減小，導(dǎo)致電荷保持時(shí)間的增加。因此，盡管在插入導(dǎo)電屏蔽構(gòu)件時(shí)總的位線電容增加，但是通過位線-位線耦合電容Cblbl的單方面減小，有可能增加電荷保持時(shí)間Tret。


下面結(jié)合

優(yōu)選實(shí)施例，將會(huì)更清楚地了解本發(fā)明的更多的特征和優(yōu)點(diǎn)，附圖如下圖1A和B表示本發(fā)明第一實(shí)施例的具有導(dǎo)電屏蔽構(gòu)件的半導(dǎo)體存儲(chǔ)裝置的截面圖和平面圖；圖2A至7表示在第一實(shí)施例的制造時(shí)各工藝步驟的示意截面圖和平面圖；圖8A和B表示本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意截面圖和平面圖；圖9A和B表示本發(fā)明第三實(shí)施例的具有導(dǎo)電屏蔽構(gòu)件的半導(dǎo)體存儲(chǔ)裝置的示意截面圖和平面圖；圖10A和B表示本發(fā)明第四實(shí)施例的具有導(dǎo)電屏蔽構(gòu)件的半導(dǎo)體存儲(chǔ)裝置示意截面圖和平面圖；圖11和12表示具有導(dǎo)電屏蔽構(gòu)件的半導(dǎo)體存儲(chǔ)裝置的單元陣列的示意平面圖，所述導(dǎo)電屏蔽構(gòu)件具有用于接觸連接導(dǎo)電屏蔽構(gòu)件的接觸區(qū)域；圖13表示沒有使用位線絞合技術(shù)的具有導(dǎo)電屏蔽構(gòu)件的半導(dǎo)體存儲(chǔ)裝置的單元陣列的平面圖。
具體實(shí)施例方式
圖1A表示半導(dǎo)體存儲(chǔ)裝置(更具體地說(shuō)，DRAM)的位線1的示意的截面圖，所述位線相互鄰近地排列。應(yīng)該指出，只畫出半導(dǎo)體存儲(chǔ)裝置的一部分，更具體地說(shuō)，就是位線1的區(qū)域，所述部分對(duì)于解釋本發(fā)明是重要的。位線1用于將具有存儲(chǔ)電容的存儲(chǔ)單元(更具體地說(shuō)，DRAM存儲(chǔ)單元)的選擇晶體管連接讀出放大器(未圖示)。位線1的路線經(jīng)過中間介質(zhì)層2上，中間介質(zhì)層2形成在半導(dǎo)體襯底S上(圖1A作為以后的截面圖的代表，只在圖1A上表示S)。保護(hù)層3(例如，圖案化的TEOS)覆蓋在位線1上。絕緣結(jié)構(gòu)4(例如，TEOS)將位線1、形成在位線1之間的中間介質(zhì)層2的一部分和保護(hù)層3相連接。絕緣結(jié)構(gòu)4的路線經(jīng)過形成在位線1之間的中間介質(zhì)層2中的開口內(nèi)，為此，這樣地形成絕緣結(jié)構(gòu)4，使得在鄰接中間介質(zhì)層2的區(qū)域，絕緣結(jié)構(gòu)4要比位線更靠近半導(dǎo)體襯底S的表面。在相鄰位線1之間的絕緣結(jié)構(gòu)4具有間隙，所述間隙到達(dá)位線1的下側(cè)，并充填有導(dǎo)電屏蔽構(gòu)件5，導(dǎo)電屏蔽構(gòu)件5另外又鄰接在位線1上面的絕緣結(jié)構(gòu)4的上側(cè)，其結(jié)果是在相鄰位線1之間和在位線1的上面連續(xù)地存在導(dǎo)電屏蔽構(gòu)件5。導(dǎo)電屏蔽構(gòu)件5在不與絕緣結(jié)構(gòu)4鄰接的表面被蓋以一層覆蓋層6(例如，多晶硅層)。因而，導(dǎo)電屏蔽構(gòu)件5可減少位線-位線耦合，因?yàn)檫@種經(jīng)由形成在鄰近的位線1之間的絕緣結(jié)構(gòu)4和形成在位線上面的介質(zhì)層的耦合被屏蔽。
圖1B表示具有本發(fā)明的導(dǎo)電屏蔽構(gòu)件5的半導(dǎo)體存儲(chǔ)裝置的第一實(shí)施例(圖1A表示)的平面圖。在單元陣列Z的外部即非單元陣列區(qū)域NZ(例如，支持區(qū)域)，已經(jīng)清除了鄰接保護(hù)層3和絕緣結(jié)構(gòu)4的導(dǎo)電屏蔽構(gòu)件5和覆蓋層6。
圖2A表示在形成導(dǎo)電屏蔽構(gòu)件的工藝順序開始時(shí)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意截面圖。該圖表示本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的保護(hù)層3已經(jīng)被圖案化，形成位線1的金屬層已經(jīng)被蝕刻，并且在中間介質(zhì)層2上刻出開口。在蝕刻工藝使用例如反應(yīng)性離子蝕刻(RIE)。
圖2B表示在確定位線1的蝕刻工藝以后半導(dǎo)體存儲(chǔ)裝置的第一實(shí)施例的截面圖(圖2A表示)的平面圖。圖中畫出在相互平行延伸的位線1上面形成的保護(hù)層3。
圖3A表示本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的絕緣結(jié)構(gòu)4已經(jīng)被涂覆后的工藝步驟。絕緣結(jié)構(gòu)4(例如，TEOS層)覆蓋在保護(hù)層3、位線1和中間介質(zhì)層2的由于位線1被蝕刻而露出的部分上。形成在相鄰位線1之間的絕緣結(jié)構(gòu)4的部分上設(shè)有間隙，所述間隙在隨后的工藝步驟中用于形成導(dǎo)電屏蔽構(gòu)件。該間隙基本上形成形成得使其深度與位線1的深度一樣。
圖3B表示第一實(shí)施例的示意截面圖(圖3A)的平面圖。圖中示出在絕緣結(jié)構(gòu)4的相鄰條之間的用于形成導(dǎo)電屏蔽構(gòu)件的間隙。
如圖4A的示意截面圖所示，在已形成絕緣結(jié)構(gòu)4以后，制造導(dǎo)電屏蔽構(gòu)件5。所述導(dǎo)電屏蔽構(gòu)件例如以一種導(dǎo)電材料或者以幾種導(dǎo)電材料的組合(例如，以TiN層的形式)淀積。導(dǎo)電屏蔽構(gòu)件既充填絕緣結(jié)構(gòu)4的形成在在相鄰位線1之間的間隙，又蓋在絕緣結(jié)構(gòu)4之上的單元陣列Z和非單元陣列區(qū)域NZ(只在圖4B和隨后的圖中標(biāo)明Z和NZ)。
在圖4B中畫出用導(dǎo)電屏蔽構(gòu)件5覆蓋單元陣列Z和非單元陣列區(qū)域NZ，形成具有本發(fā)明第一實(shí)施例的的導(dǎo)電屏蔽構(gòu)件的半導(dǎo)體存儲(chǔ)裝置的平面圖中的均勻覆蓋層。
如圖5A的示意截面圖所示，在已形成導(dǎo)電屏蔽構(gòu)件5后，在導(dǎo)電屏蔽構(gòu)件5上形成覆蓋層6。覆蓋層6可以使用適當(dāng)?shù)姆椒?例如，CVD方法，更具體地說(shuō)，LPCVD方法)例如以多晶硅層的形式(更具體地說(shuō)，以摻雜的多晶硅層的形式)涂覆。
在圖5B的平面圖中表示的覆蓋層6覆蓋在單元陣列區(qū)域Z和非單元陣列區(qū)域NZ上。
形成覆蓋層6在如下的場(chǎng)合特別有利，即如果當(dāng)涂覆導(dǎo)電屏蔽構(gòu)件5時(shí)相鄰位線1之間留有剩余的間隙，即導(dǎo)電屏蔽構(gòu)件5沒有完全充填絕緣結(jié)構(gòu)4內(nèi)在相鄰位線1之間的間隙。剩余的間隙發(fā)生的原因可以是例如當(dāng)使位線1圖案化時(shí)關(guān)健尺寸CD的波動(dòng)。
圖6表示第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置在相鄰位線1之間形成的導(dǎo)電屏蔽構(gòu)件5的區(qū)域有剩余間隙的示意截面圖。涂以覆蓋層6充填剩余的間隙，可以補(bǔ)償例如CD波動(dòng)等的工藝波動(dòng)。
圖7表示在非單元陣列區(qū)域NZ上已經(jīng)清除覆蓋層6和導(dǎo)電屏蔽構(gòu)件5以后的第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的平面圖，所述區(qū)域NZ在圖中僅僅畫出一部分，例如具有單元陣列Z的計(jì)值與驅(qū)動(dòng)電路塊的支持區(qū)域。為達(dá)到清除的目的，將例如保護(hù)掩模蓋在覆蓋層6上，進(jìn)行圖案化，再用各向同性的蝕刻在非單元陣列區(qū)域NZ清除覆蓋層6和導(dǎo)電屏蔽構(gòu)件5這兩者。在蝕刻時(shí)可以清除絕緣結(jié)構(gòu)4的一些部分或全部絕緣結(jié)構(gòu)。
圖8A表示第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意截面圖。以對(duì)應(yīng)于在圖1A至7所示的和如上所述的第一實(shí)施例的形成的方式，進(jìn)行直至并包含導(dǎo)電屏蔽構(gòu)件之形成的工藝步驟(對(duì)應(yīng)于圖4A表示的截面圖)。然而，不同于第一實(shí)施例，向后蝕刻導(dǎo)電屏蔽構(gòu)件5直到在位線1上形成的絕緣結(jié)構(gòu)4，其結(jié)果是所述絕緣結(jié)構(gòu)僅僅充填絕緣結(jié)構(gòu)4的在相鄰位線1之間形成的間隙。然后，將絕緣結(jié)構(gòu)4加厚，使得絕緣結(jié)構(gòu)4也包圍導(dǎo)電屏蔽構(gòu)件5的上側(cè)。
圖8B表示圖8A表示的第二實(shí)施例的示意截面圖的平面圖。在非單元陣列區(qū)域NZ已經(jīng)清除導(dǎo)電屏蔽構(gòu)件5。
圖9A表示本發(fā)明第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意截面圖。與上述結(jié)合圖1A至8B解釋的第一和第二實(shí)施例相比較，在第三實(shí)施例中導(dǎo)電屏蔽層5延伸進(jìn)入中間介質(zhì)層2。更具體地說(shuō)，這減小了由形成在位線1下面的中間介質(zhì)層2引起的位線-位線耦合的部分。在形成隔離層時(shí)例如通過對(duì)絕緣結(jié)構(gòu)4的延伸蝕刻，可以達(dá)到比絕緣結(jié)構(gòu)4更深地進(jìn)入中間介質(zhì)層2的開口。應(yīng)當(dāng)指出，在該場(chǎng)合，大約在從刻入中間介質(zhì)層2的那個(gè)時(shí)刻起，形成在位線1上面的保護(hù)層3同樣可能部分地被清除。為了避免在蝕刻中間介質(zhì)層2時(shí)完全清除保護(hù)層3并露出位線1，保護(hù)層3可以具有加厚的設(shè)計(jì)，使得在完成了中間介質(zhì)層2的刻入以后，保護(hù)層3繼續(xù)覆蓋在位線1上。在蝕刻具有高選擇性的中間介質(zhì)層2時(shí)同樣可用不受刻蝕的材料來(lái)形成保護(hù)層3。在絕緣結(jié)構(gòu)4已經(jīng)被蝕刻以后實(shí)現(xiàn)的導(dǎo)電屏蔽構(gòu)件5的形成，就是用導(dǎo)電屏蔽構(gòu)件5充填在絕緣結(jié)構(gòu)4內(nèi)在相鄰位線1之間形成的間隙和在中間介質(zhì)層2內(nèi)形成的間隙。導(dǎo)電屏蔽構(gòu)件5還另外形成在保護(hù)層3上(保護(hù)層3形成在位線1上面)，使得導(dǎo)電屏蔽構(gòu)件5延伸地蓋在單元陣列Z上。
圖9B是表示第三實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意截面圖(圖9A表示)的平面圖。在非單元陣列區(qū)域NZ已清除導(dǎo)電屏蔽構(gòu)件5。
圖10A是表示第四實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意截面圖。與圖9A表示的第三實(shí)施例一樣，在第四實(shí)施例中在相鄰位線1之間導(dǎo)電屏蔽構(gòu)件也要比絕緣結(jié)構(gòu)4更深入地進(jìn)入中間介質(zhì)層2。與第三實(shí)施例的截面圖(圖9A表示)不同的是，在第四實(shí)施例中導(dǎo)電屏蔽構(gòu)件5并不形成在單元陣列Z的保護(hù)層3上，而是僅僅在相鄰位線1之間的間隙，從而特別地減小橫向的位線-位線耦合。
圖10B是表示第四實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示意截面圖(圖10A表示)的平面圖。在非單元陣列區(qū)域NZ已經(jīng)清除導(dǎo)電屏蔽構(gòu)件5。
圖11是表示具有導(dǎo)電屏蔽構(gòu)件5的單元陣列Z的示意平面圖。為了達(dá)到將導(dǎo)電屏蔽構(gòu)件5連接最佳的恒定電位(例如VBLEQ)的目的，要接觸連接導(dǎo)電屏蔽構(gòu)件5，使用導(dǎo)電屏蔽構(gòu)件5的接觸區(qū)域7，所述接觸區(qū)域7形成在單元陣列Z的邊緣。導(dǎo)電屏蔽構(gòu)件5可以例如借助用于接觸連接位線的接觸塞來(lái)機(jī)械地接觸連接。
圖12表示具有導(dǎo)電屏蔽構(gòu)件5的單元陣列Z的示意平面圖(圖11表示)。導(dǎo)電屏蔽構(gòu)件5通過在單元陣列Z的下側(cè)和/或上側(cè)的單元陣列Z的接觸區(qū)域7接觸連接。
圖13表示具有導(dǎo)電屏蔽構(gòu)件5的半導(dǎo)體存儲(chǔ)裝置的單元陣列Z的示意平面圖。形成在相鄰位線1之間的導(dǎo)電屏蔽構(gòu)件5設(shè)計(jì)為在單元陣列區(qū)域Z是連續(xù)的，位線1沒有使用位線絞合技術(shù)時(shí)的絞合而相互平行地延伸。消除位線的絞合導(dǎo)致因此所需的芯片面積的節(jié)省，這種芯片面積的節(jié)省大約為單元陣列Z的面積的4-5％，有可能偏離這個(gè)值，這取決于位線絞合技術(shù)的設(shè)計(jì)。然而，通過在圖13中消除位線絞合節(jié)省芯片面積并不造成減小電荷保持時(shí)間，因?yàn)閷?dǎo)電屏蔽構(gòu)件5對(duì)所述電荷保持時(shí)間的增加有貢獻(xiàn)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，設(shè)有多個(gè)位線，它們相互靠近地排列，并在半導(dǎo)體襯底上延伸；絕緣結(jié)構(gòu)，該結(jié)構(gòu)至少側(cè)向地鄰接所述位線；形成在相互靠近地排列的兩個(gè)位線之間的各導(dǎo)電屏蔽構(gòu)件，所述導(dǎo)電屏蔽構(gòu)件離位線一定距離，并且至少部分地鄰接所述絕緣結(jié)構(gòu)，其中，形成所述導(dǎo)電屏蔽構(gòu)件，實(shí)現(xiàn)如下兩種狀態(tài)中的至少一種包含比所述位線的下側(cè)離所述半導(dǎo)體襯底近的下側(cè)和包含比所述位線的上側(cè)離所述半導(dǎo)體襯底遠(yuǎn)的上側(cè)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中所述導(dǎo)電屏蔽構(gòu)件(5)具有多個(gè)屏蔽單元。
3.如權(quán)利要求1和2中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其中所述導(dǎo)電屏蔽構(gòu)件(5)含有至少一種金屬和/或至少一種經(jīng)摻雜的半導(dǎo)體材料。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其中所述導(dǎo)電屏蔽構(gòu)件或該構(gòu)件的若干部分包含由金屬硅化物、經(jīng)摻雜的半導(dǎo)體材料或金屬氮化物構(gòu)成的組中的至少一個(gè)。
5.如上述權(quán)利要求中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其中所述導(dǎo)電屏蔽構(gòu)件(5)基本上形成得使其至少與位于所述位線(1)以下的中間介質(zhì)層(2)中的位線(1)一樣地接近半導(dǎo)體襯底。
6.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其中所述絕緣結(jié)構(gòu)(4)形成得使其比所述位線(1)更接近半導(dǎo)體襯底(S)。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，其中所述絕緣結(jié)構(gòu)(4)鄰接所述導(dǎo)電屏蔽構(gòu)件(5)的下側(cè)。
8.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其中所述絕緣結(jié)構(gòu)(4)相接觸地形成在單元陣列(Z)中。
9.如上述權(quán)利要求中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其中各所述位線(1)上有保護(hù)層(3)形成。
10.如上述權(quán)利要求中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其中所述導(dǎo)電屏蔽構(gòu)件(5)形成得使其距離所述半導(dǎo)體襯底(S)至少與所述位線(1)一樣。
11.如上述權(quán)利要求中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其中所述導(dǎo)電屏蔽構(gòu)件(5)在所述位線(1)上覆蓋單元陣列(Z)。
12.如上述權(quán)利要求中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其中所述絕緣結(jié)構(gòu)(4)鄰接所述導(dǎo)電屏蔽構(gòu)件(5)的上側(cè)。
13.如上述權(quán)利要求中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其中所述導(dǎo)電屏蔽構(gòu)件(5)可在單元陣列(Z)的邊緣區(qū)域電接觸連接。
14.一種用以減小半導(dǎo)體存儲(chǔ)裝置相鄰位線之間的電容耦合的導(dǎo)電屏蔽構(gòu)件的制造方法，所述方法包括以下步驟在經(jīng)預(yù)處理的半導(dǎo)體襯底(S)上設(shè)置金屬層；在所述金屬層上設(shè)置保護(hù)層(3)；將所述保護(hù)層(3)圖案化，以界定將要在所述金屬層中形成的所述位線(1)；通過清除未被所述保護(hù)層(3)覆蓋的區(qū)域中的所述金屬層，形成所述位線(1)；在所述保護(hù)層(3)、所述位線(1)和所述中間介質(zhì)層(2)在所述位線(1)之間露出的區(qū)域上設(shè)置絕緣結(jié)構(gòu)(4)；在所述絕緣結(jié)構(gòu)(4)上設(shè)置導(dǎo)電屏蔽構(gòu)件(5)，以使得所述導(dǎo)電屏蔽構(gòu)件形成為如下兩種狀態(tài)中的至少一種包含比所述位線的下側(cè)離所述半導(dǎo)體襯底近的下側(cè)和包含比所述位線的上側(cè)離所述半導(dǎo)體襯底遠(yuǎn)的上側(cè)；在所述單元陣列(Z)中的所述導(dǎo)電屏蔽構(gòu)件(5)上設(shè)置保護(hù)掩模；清除在所述單元陣列(Z)之外的非單元陣列區(qū)域(NZ)中的所述導(dǎo)電屏蔽構(gòu)件(5)。
15.如權(quán)利要求14所述的方法，其中在所述位線(1)形成后且在所述導(dǎo)電屏蔽構(gòu)件(5)設(shè)置前，清除在金屬層之下且在所述半導(dǎo)體襯底(S)之上形成的中間介質(zhì)層(2)的部分。
16.如權(quán)利要求14或15所述的方法，其中在所述絕緣結(jié)構(gòu)(4)形成后且在所述導(dǎo)電屏蔽構(gòu)件(5)設(shè)置前，進(jìn)行延伸的隔離層蝕刻，以清除在所述保護(hù)層(3)上的絕緣結(jié)構(gòu)(4)的部分和鄰接所述中間介質(zhì)層(2)的所述絕緣結(jié)構(gòu)(4)的底部區(qū)域的若干部分，從而形成作為隔離層的絕緣結(jié)構(gòu)(4)；另外，將所述底部區(qū)域下的中間介質(zhì)層(2)的一部分清除。
17.如權(quán)利要求14至16中任一項(xiàng)所述的方法，其中在所述導(dǎo)電屏蔽構(gòu)件(5)設(shè)置后且在所述保護(hù)掩模設(shè)置前，在所述導(dǎo)電屏蔽構(gòu)件(5)上設(shè)置覆蓋層(6)。
18.如權(quán)利要求14至17中任一項(xiàng)所述的方法，其中部分地清除所述導(dǎo)電屏蔽構(gòu)件(5)，在所述位線(1)之間形成的所述導(dǎo)電屏蔽構(gòu)件(5)的部分被保留，而覆蓋在所述單元陣列上的所述導(dǎo)電屏蔽構(gòu)件(5)的部分被除掉。
19.如權(quán)利要求14至180中任一項(xiàng)所述的方法，其中在所述導(dǎo)電屏蔽構(gòu)件(5)被清除后，設(shè)置絕緣覆蓋層。
全文摘要
本發(fā)明涉及具有用于驅(qū)動(dòng)包含存儲(chǔ)電容的選擇晶體管的位線(1)的半導(dǎo)體存儲(chǔ)裝置。運(yùn)用導(dǎo)電屏蔽構(gòu)件(5)在相鄰位線(1)之間的屏蔽導(dǎo)致位線－位線耦合的減小，使得即使在不使用要占用芯片面積的例如位線絞合的技木時(shí)也能夠改善電荷保持時(shí)間。
文檔編號(hào)H01L21/768GK1897281SQ20061008195
公開日2007年1月17日 申請(qǐng)日期2006年5月11日 優(yōu)先權(quán)日2005年5月11日
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