專利名稱：半導體裝置的制造方法
技術領域：
本發(fā)明涉及一種制造具有異質半導體區(qū)的半導體裝置的方法。
背景技術：
作為本發(fā)明的背景技術，現(xiàn)有技術包括一種由申請人提交的、公開于日本特開2003-318398號公報的半導體裝置。
現(xiàn)有技術的半導體裝置包括半導體基底，它由n+型碳化硅襯底和形成于其上的n-型碳化硅外延區(qū)構成；以及n-型和n+型多晶硅區(qū)，其形成為與半導體基底的一個主表面相接觸。在該半導體裝置中，外延區(qū)以及n-和n+型多晶硅區(qū)連接在一起以形成異質結。該半導體裝置還包括柵極，該柵極鄰接其間具有柵絕緣膜的外延區(qū)和n+型多晶硅區(qū)之間的結而形成。該半導體裝置還包括具有連接到n-型多晶硅區(qū)的源極；以及形成于n+型碳化硅襯底背面的漏極。
上述構成的半導體裝置在使用時其源極接地，并且其漏極被施加預定的正電勢。在這種狀態(tài)下，半導體裝置通過控制柵極電勢而用作開關。具體而言，通過柵極接地，反向偏壓被施加到n-型和n+型多晶硅區(qū)與外延區(qū)之間的異質結上，使得沒有電流通過漏極和源極之間。但是，通過對柵極施加預定的正電壓，柵電場作用于n+型多晶硅區(qū)與外延區(qū)之間的異質結界面上，從而引起通過柵氧化膜界面的異質結表面而形成的能壘(energy barrier)厚度的減小，從而允許在漏極和源極之間通過電流?，F(xiàn)有技術的半導體裝置將異質結用作電流截止或導通的控制通道。因此，半導體裝置能具有基本等于異質能壘的厚度的通道長度，這對于半導體裝置的功能來說是足夠的。半導體裝置因此能獲得低電阻導通特性。
順便提及，由濺鍍、CVD(化學氣相沉積)或者其他方法形成的多晶硅層迄今已經(jīng)用于異質半導體區(qū)，其形成于碳化硅基底上，與碳化硅基底形成異質結。

發(fā)明內容
在現(xiàn)有技術的半導體裝置中，多晶硅用于異質半導體區(qū)。由于這一點，存在于晶粒之間的晶粒邊界上的大量懸空鍵(非接合方)處于界面態(tài)，從而引起載流子遷移率的降低，并且導致驅動電流的下降，這是現(xiàn)有技術的半導體裝置所具有的問題。
本發(fā)明的目的在于提供一種制造能夠減少界面態(tài)的出現(xiàn)從而增大驅動電流的半導體裝置的方法。
為了解決上述問題，本發(fā)明提供一種制造半導體裝置的方法。該半導體裝置包括由第一半導體材料制成的半導體基底；以及由第二半導體材料制成的異質半導體區(qū)，所述第二半導體材料具有與所述第一半導體材料不同的帶隙，并且與所述半導體基底形成異質結。該異質結的形成是通過將所述半導體基底與由所述第二半導體材料制成的襯底接合起來而實現(xiàn)的。
為了解決上述問題，本發(fā)明還提供一種制造半導體裝置的方法，所述半導體裝置包括由第一半導體材料制成的半導體基底；由第二半導體材料制成的異質半導體區(qū)，所述第二半導體材料具有與所述第一半導體材料不同的帶隙，并且與所述半導體基底形成異質結，與所述半導體基底相接觸地形成的陰極；以及與所述異質半導體區(qū)相接觸地形成的陽極，其中，所述異質結的形成是通過將所述半導體基底與由所述第二半導體材料制成的襯底接合起來而實現(xiàn)的。
為了解決上述問題，本發(fā)明還提供一種制造半導體裝置的方法，所述半導體裝置包括由第一半導體材料制成的半導體基底；一個或更多個異質半導體區(qū)，其具有與所述第一半導體材料不同的帶隙，并且與所述半導體基底形成一個或更多個異質結；柵極，其鄰接所述異質結而布置，所述柵極與所述異質結之間設有柵絕緣膜；源極，其與所述一個或更多個異質半導體區(qū)相接觸地形成；以及漏極，其與所述半導體基底相接觸地形成，所述制造半導體裝置的方法的特征在于通過將所述半導體基底與由所述第二半導體材料制成的襯底接合起來形成所述異質結。


圖1是根據(jù)本發(fā)明第一實施例的半導體裝置(具體而言為二極管)的截面圖；圖2A～2H是示出根據(jù)本發(fā)明第一實施例制造半導體裝置的工藝的步驟的截面圖；圖3是根據(jù)本發(fā)明第二實施例的半導體裝置(具體而言為二極管)的截面圖；圖4A～4G是示出根據(jù)本發(fā)明第二實施例制造半導體裝置的工藝的步驟的截面圖；圖5是根據(jù)本發(fā)明第三實施例的半導體裝置(具體而言為晶體管)的截面圖；圖6A～6L是示出根據(jù)本發(fā)明第三實施例制造半導體裝置的工藝的步驟的截面圖；圖7A和7B是根據(jù)本發(fā)明第三實施例的半導體裝置(具體而言為晶體管)的其它結構的截面圖；圖8A～8D是示出制造工藝的步驟的截面圖，其示出根據(jù)本發(fā)明第一實施例制造半導體裝置的方法的概要。
具體實施例方式
下面將參考附圖詳細說明本發(fā)明的實施例。在下文將要說明的附圖中，相同的附圖標記表示具有相同功能的部分，并且省略對這些部分的重復說明。
第一實施例結構圖1是根據(jù)本發(fā)明第一實施例的半導體裝置(具體而言為二極管)的截面圖。
第一實施例的半導體裝置包括碳化硅(SiC)半導體基底100，它由n型碳化硅襯底1和形成于其上的n型碳化硅外延層2構成。該半導體裝置包括異質半導體區(qū)3，該異質半導體區(qū)3由例如p型單晶硅(Si)制成，從而與碳化硅外延層2形成異質結300。異質結300的每一端以由p型半導體層制成的場限制區(qū)4結束。該半導體裝置包括與碳化硅襯底1相接觸而形成的陰極7；以及與異質半導體區(qū)3相接觸而形成的陽極6。附圖標記5表示層間絕緣膜。
在第一實施例的半導體裝置中，異質半導體區(qū)3的導電類型與半導體基底100的導電類型是相反的。半導體裝置能夠以這種結構實現(xiàn)減小漏電流，從而獲得更高的擊穿電壓。
制造方法下面參考圖2A～2H，給出關于根據(jù)圖1所示的第一實施例制造半導體裝置的方法的說明。圖2A～2H是示出制造工藝步驟的截面圖。
如圖2A所示，首先，碳化硅基底100通過在n型碳化硅襯底1上生長n型碳化硅外延層2來制備。碳化硅外延層2具有例如10μm的厚度，以及例如1.0×1016cm-3的雜質濃度。
如圖2B所示，然后，p型場限制區(qū)4通過使用CVD氧化膜101等作為掩膜，在碳化硅外延層2的預定區(qū)域中注入鋁(Al)離子102來形成。離子注入的條件是，例如如下在30～360keV的加速電壓下多級注入；5.0×1016cm-3的總劑量；以及800度的襯底溫度。離子注入后，CVD氧化膜101用BHF(緩沖氫氟酸)溶液等去除。進行活化退火以活化所注入的鋁?；罨嘶鸬臈l件是，例如，在氬氣環(huán)境中1700度和10分鐘。
如圖2C所示，然后，p型單晶硅襯底200通過以室溫在襯底200的表面注入氫(H)離子201來制備，從而在襯底200表面下的預定深度形成預定厚度的氫離子注入層202。在這一步驟中，單晶硅襯底200具有，例如，1.0×1020cm-3的雜質濃度。氫離子注入的條件是，例如，100keV的加速電壓和1.0×1016cm-2的劑量。
如圖2D所示，然后將碳化硅半導體基底100和p型單晶硅襯底200接合起來。具體而言，半導體基底100的具有形成于其中的p型場限制區(qū)4的碳化硅外延層2，與硅襯底200的注入氫離子201側接合，其中該硅襯底200具有形成于其中的氫離子注入層202。具體而言，加熱或者加壓使得共價接合界面上的元件。這產生異質結300。
接合之后，在600度的氮氣環(huán)境中加熱。如圖2E所示，硅襯底200沿著由氫離子注入層202形成的邊界來剝離。剝離之后，采用熱氧化來平整所生成的異質半導體區(qū)3的表面。所生成的氧化膜通過BHF溶液去除。
如圖2F所示，然后，異質半導體區(qū)3通過使用光刻和刻蝕來圖案化。在這一步驟中，圖案化以這種方式進行，以使異質半導體區(qū)3的每一端在場限制區(qū)4上結束。
圖案化異質半導體區(qū)3之后，沉積氧化膜以形成層間絕緣膜5，如圖2G所示。
然后，如圖2H所示，通過使用光刻和刻蝕在層間絕緣膜5中形成接觸孔。形成陽極6的鋁被濺鍍沉積，其與異質半導體區(qū)3相接觸。
最后，如圖1所示，陽極6通過使用光刻和刻蝕圖案化鋁層而形成。以鈦、鎳的順序濺鍍沉積鈦和鎳，其與碳化硅襯底1相接觸。這完成了圖1所示的半導體裝置(具體而言為二極管)。
如上所述，第一實施例提供了制造半導體裝置的方法。該半導體裝置包括由第一半導體材料(例如這里使用碳化硅)制成的半導體基底100；由第二半導體材料(例如這里使用硅)制成的異質半導體區(qū)3，第二半導體材料與第一半導體材料具有不同帶隙，并且與半導體基底100形成異質結300。異質結300的形成是通過將半導體基底100和由第二半導體材料制成的襯底200接合起來而完成的。
如上所述，單晶襯底200例如硅與半導體基底100例如碳化硅接合起來，以形成異質半導體區(qū)3。這樣，第一實施例的方法能夠形成由高品質單晶硅制成的異質半導體區(qū)3，而不必使用例如激光退火的特殊工藝。
具體而言，第一實施例有如下給出的有益效果(1)～(4)。
(1)為了形成由單晶例如硅制成的異質半導體區(qū)，前述現(xiàn)有技術需要例如激光退火的特殊工藝，這導致制造工藝的成本增加。然而，第一實施例便于形成由單晶制成的異質半導體區(qū)3，從而能夠降低制造工藝的成本。
(2)現(xiàn)有技術以多晶即不穩(wěn)定狀態(tài)使用多晶硅形成異質半導體區(qū)。在這種情況下，現(xiàn)有技術必須為制造工藝(主要是雜質擴散)的條件考慮相當大的裕量。此外，雜質傾向于沿著晶粒之間的晶粒邊界擴散或分離。小型化的要素之一是滿足制造工藝的嚴格條件，例如微小區(qū)域上的導電控制。然而，現(xiàn)有技術因為前述問題而難以滿足嚴格的條件。因此，現(xiàn)有技術限于單位單元的集成度，因而難以減小導通態(tài)電阻。另一方面，第一實施例能夠形成由單晶制成的異質半導體區(qū)3。因此，第一實施例對制造工藝(主要是雜質擴散)的條件僅需要窄范圍的裕量，從而易于滿足制造工藝的條件，因而在小型化方面具有優(yōu)勢，并因而易于減小導通態(tài)電阻。
(3)用于現(xiàn)有技術的多晶硅的電阻比單晶硅的電阻大2～3倍。這導致高的源電阻(source resistance)，妨礙導通態(tài)電阻的減小。因為第一實施例能夠形成由單晶硅制成的異質半導體區(qū)3，所以第一實施例能夠減小源電阻，從而易于減小導通態(tài)電阻。
(4)大量懸空鍵(dangling bond)存在于多晶硅晶粒的表面上(即晶粒之間的晶粒邊界上)。懸空鍵用作界面態(tài)(interface state)，從而降低載流子遷移率，并且減小驅動電流。因為第一實施例能夠形成由單晶硅制成的異質半導體區(qū)3，所以第一實施例能夠提高載流子遷移率，從而增大驅動電流。
本發(fā)明還提供制造半導體裝置(具體而言為二極管)的方法。該二極管包括由第一半導體材料制成的半導體基底100；由第二半導體材料制成的異質半導體區(qū)3，第二半導體材料與第一半導體材料具有不同的帶隙，并且與半導體基底100形成異質結300；與半導體基底100相接觸而形成的陰極7；以及與異質半導體區(qū)3相接觸而形成的陽極6。異質結300的形成是通過將半導體基底100和由第二半導體材料制成的襯底200接合起來而完成的。這種方法可以獲得與上述相同的效果。
該制造半導體裝置的方法還包括在襯底200的預定區(qū)域注入氫離子201的步驟；將襯底200和半導體基底100(見圖2D)接合起來的步驟；將襯底200的一部分沿著由被注入氫離子201的預定區(qū)域(具體而言為氫離子注入層202)而形成的邊界來分離的步驟。
圖8A～8D是示出制造工藝的步驟的截面圖，其示出根據(jù)第一實施例制造半導體裝置的方法的概要。具體而言，如圖8A所示，制備例如碳化硅基底100以及以較高濃度的氫離子注入的單晶硅襯底200。形成于碳化硅基底100上的單晶硅層的厚度能夠根據(jù)形成于單晶硅襯底200中的氫離子注入層202的位置(或深度)進行控制。如圖8B所示，然后將碳化硅基底100和單晶硅襯底200接合起來。施加壓力等在SiC-Si界面形成共價鍵。如圖8C所示，然后進行加熱，以分離單晶硅襯底200。單晶硅襯底200沿著由氫離子注入層202形成的邊界分離為兩部分。如圖8D所示，然后以與現(xiàn)有技術方法相同的方式形成本裝置。使用稱作智能切割(smart cut)的方法，如前所述，允許容易并且高精度地將硅襯底形成為薄膜(例如，在第一實施例中使用的形成異質半導體區(qū)3)。
在第一實施例的方法中，第一半導體材料是碳化硅。盡管可以使用其它寬能帶半導體材料，但是因為在制造工藝方面具有顯著優(yōu)點，例如允許使用熱氧化的優(yōu)點，以及便于在圖8D的箭頭所示的微小區(qū)域內進行導電控制的優(yōu)點，所以碳化硅是理想的。另外，碳化硅能夠實現(xiàn)具有高耐壓的半導體裝置。
在第一實施例的方法中，第二半導體材料是硅。盡管可以使用其它半導體材料，但是因為在制造工藝方面具有顯著優(yōu)點，例如允許使用熱氧化的優(yōu)點，以及便于在圖8D的箭頭所示的微小區(qū)域內進行導電控制的優(yōu)點，所以單晶硅是理想的。
第二實施例結構圖3是根據(jù)本發(fā)明第二實施例的半導體裝置(具體而言為二極管)的截面圖。
第二實施例的半導體裝置包括p型異質半導體區(qū)3(其構成單晶硅襯底200的一部分)；形成于異質半導體區(qū)3上的碳化硅半導體基底100，它由n型碳化硅層8和更高的n型碳化硅層9構成。作為在這里使用的術語，術語“濃度”指的是雜質濃度。異質結300形成于碳化硅層8和異質半導體區(qū)3之間。半導體裝置包括與更高濃度n型碳化硅層9相接觸地形成的陰極7；以及與異質半導體區(qū)3相接觸地形成的陽極6(其構成單晶硅襯底200的一部分)。在圖3中，附圖標記5表示層間絕緣膜。
制造方法下面參考圖4A～4G說明關于制造根據(jù)圖3所示的第二實施例的半導體裝置的方法。圖4A～4G是示出制造工藝步驟的截面圖。
如圖4A所示，首先，制備低濃度n型碳化硅襯底400。該低濃度n型碳化硅襯底400具有例如1.0×1016cm-3的雜質濃度。
如圖4B所示，然后以室溫將氫離子201注入低濃度n型碳化硅襯底400的表面，從而在襯底400表面下的預定深度形成預定厚度的氫離子注入層202。在這一步驟中，氫離子注入的條件是，例如，400eV的加速電壓，及3.0×1016cm-2的劑量。
如圖4C所示，然后將低濃度n型碳化硅襯底400和p型單晶硅襯底200接合起來。具體而言，將其中具有氫離子注入層202的碳化硅襯底400的被注入氫離子201的側與單晶硅襯底200接合起來。具體而言，施加熱或者壓力來共價接合界面上的元件。這產生異質結300。在這一步驟中，單晶硅襯底200具有例如1.0×1020cm-3的雜質濃度接合之后，以600度在氮氣環(huán)境中加熱。如圖4D所示，低濃度n型碳化硅襯底400沿著由氫離子注入層202形成的邊界而剝離。剝離之后，進行熱氧化以平整所生成的碳化硅層8的表面。所生成的氧化膜通過BHF溶液去除。
如圖4E所示，然后在襯底溫度600度將磷(P)離子500注入到碳化硅層8的表面。在這一步驟中，離子注入的條件是，例如，50eV的加速電壓，3.0×1016cm-2的劑量，以及600度的襯底溫度。注入之后，進行活化退火以活化所注入的磷，從而形成更高濃度n型碳化硅層9?；罨嘶鸬臈l件是，例如，1200度和在氮氣環(huán)境中12小時。
如圖4F所示，然后將氧化膜沉積在更高濃度n型碳化硅層9上，從而形成層間絕緣膜5。
然后，如圖4G所示，通過使用光刻和刻蝕在層間絕緣膜5中形成接觸孔。以鈦、鋁的順序濺鍍沉積鈦和鋁以形成陰極7，其與更高濃度n型碳化硅層9相接觸。
最后，如圖3所示，通過使用光刻和刻蝕圖案化鋁層和鈦層來形成陰極7。陽極6通過與作為異質半導體區(qū)3的p型單晶硅襯底200相接觸地濺鍍沉積鋁而形成。這使得圖3中所示的半導體裝置(具體而言為二極管)得以完成。
根據(jù)第二實施例制造半導體裝置的方法包括在碳化硅襯底400的預定區(qū)域注入氫離子201的步驟；將碳化硅襯底400和襯底200接合起來的步驟；將碳化硅襯底400的一部分沿著被注入氫離子的預定區(qū)域(具體而言為氫離子注入層202)而形成的邊界分離的步驟。在前述現(xiàn)有技術的情況中，碳化硅襯底構成碳化硅基底的幾乎整個區(qū)域。碳化硅襯底僅作為確保擊穿電壓的碳化硅外延層的支撐襯底，或者僅作為漏極或陰極的接觸層。當操作為半導體裝置時，碳化硅襯底僅作為電阻器。這樣，襯底的電阻直接影響導通態(tài)電阻，并且干擾導通態(tài)電阻的降低。當使用根據(jù)第二實施例的制造半導體裝置的方法時，碳化硅襯底400幾乎完全僅被確保擊穿電壓的區(qū)域占據(jù)，并且沒有與已作為電阻器的碳化硅襯底相對應的區(qū)域。這樣，第二實施例的方法能夠獲得導通態(tài)電阻的進一步降低。與硅相比，碳化硅襯底非常昂貴，并且導致制造成本的增加。在第二實施例中，碳化硅襯底400被剝離(見圖4D)之后，可以再次接合和使用。這樣，同一襯底可以重復使用很多次。簡而言之，第二實施例也能夠獲得成本的降低。
第三實施例結構圖5是根據(jù)本發(fā)明第三實施例的半導體裝置(具體而言為晶體管)的截面圖。在圖5中，所示結構是兩個結構單位單元串聯(lián)排列。
第三實施例的半導體裝置包括碳化硅半導體基底100，它由n型碳化硅襯底1和形成于其上的n型碳化硅外延層2構成。p型場限制區(qū)4形成于碳化硅外延層2的預定區(qū)域中。該半導體裝置包括異質半導體區(qū)3和13，它們分別由p型單晶硅和n型單晶硅制成，并且形成于碳化硅外延層2上，以與碳化硅外延層2形成異質結300。形成溝道14，使得沿深度方向穿透n型單晶硅異質半導體區(qū)13并到達碳化硅外延層2。該半導體裝置包括在溝道14內形成的柵極11，溝道14與柵極11之間具有柵絕緣膜10。該半導體裝置包括與由p型和n型單晶硅分別制成的異質半導體區(qū)3和13相接觸地形成的源極12；以及與碳化硅襯底1相接觸地形成的漏極15。蓋(cap)氧化膜600在柵極11與p型和n型單晶硅異質半導體區(qū)3和13以及源極12之間提供電隔離。
在第三實施例的半導體裝置中，異質半導體區(qū)3和13是電連接的，并且具有相同的電勢。這樣，由異質半導體區(qū)3和13形成的各異質結二極管并聯(lián)連接，從而在回流(back flow)操作期間能夠通過大電流。此外，異質半導體區(qū)3的導電類型與半導體基底100的導電類型是相反的。這樣，該半導體裝置能夠獲得漏電流的減小，從而獲得更高的擊穿電壓。此外，p型和n型異質半導體區(qū)3和13的接合得到高反向擊穿電壓和低導通態(tài)電阻。
制造方法下面參考圖6A～6L給出關于制造根據(jù)圖5所示第三實施例的半導體裝置的方法的說明。圖6A～6L是示出制造工藝步驟的截面圖。
如圖6A所示，首先碳化硅基底100通過在n型碳化硅襯底1上生長n型碳化硅外延層2而制備。碳化硅外延層2具有例如10μm的厚度以及例如1.0×1016cm-3的雜質濃度。
如圖6B所示，然后p型場限制區(qū)4在碳化硅外延層2的預定區(qū)域利用CVD氧化膜101等作為掩膜通過注入鋁離子102來形成。離子注入的條件是，例如如下在30～360keV的加速電壓下多級注入；5.0×1016cm-3的總劑量；800度的襯底溫度。離子注入之后，CVD氧化膜101用BHF溶液等去除。進行活化退火以活化所注入的鋁?；罨嘶鸬臈l件是，例如，1700度和在氬氣環(huán)境中10分鐘。
如圖6C所示，然后p型單晶硅襯底200通過以室溫在襯底200的表面注入氫離子201而制備，從而在襯底200的表面下的預定深度形成預定厚度的氫離子注入層202。在這一步驟中，單晶硅襯底200具有，例如，1.0×1020cm-3的雜質濃度。氫離子注入的條件是，例如，100keV的加速電壓，1.0×1016cm-2的劑量。
如圖6D所示，然后將碳化硅半導體基底100和p型單晶硅襯底200接合起來。具體而言，將半導體基底100的具有形成于其中的場限制區(qū)4的碳化硅外延層2，接合到硅襯底200的注入氫離子201的側，該硅襯底具有形成于其中的氫離子注入層202。具體而言，施加熱或者壓力使得共價粘結界面上的元件。這產生異質結300。
接合之后，在600度的氮氣環(huán)境中加熱。如圖6E所示，硅襯底200沿著由氫離子注入層202形成的邊界得以剝離。剝離之后，進行熱氧化以平整所生成的異質半導體區(qū)3的表面。所生成的氧化膜用BHF溶液去除。
如圖6F所示，然后以CVD氧化膜101等作為掩膜，以室溫將磷(P)離子500注入p型單晶硅異質半導體區(qū)3的預定區(qū)域。離子注入后，CVD氧化膜101使用BHF溶液等去除。進行活化退火以活化所注入的磷(P)，從而形成由n型單晶硅制成的異質半導體區(qū)13。在這一步驟中，離子注入的條件是，例如，80keV的加速電壓和1.0×1015cm-2的劑量?；罨嘶鸬臈l件是，例如，1000度以及在氬氣環(huán)境中1分鐘。順便提及，擴散工藝，例如固相擴散，可以用于在p型單晶硅異質半導體區(qū)3的預定區(qū)域中摻入磷。
如圖6G所示，然后將氧化膜101和氮化硅膜103以該順序沉積在分別由p型和n型單晶硅制成的異質半導體區(qū)3和13上。
如圖6H所示，然后通過使用光刻和刻蝕來刻蝕掉氧化膜101、氮化硅膜103、以及由n型單晶硅制成的異質半導體區(qū)13，將溝道14形成為延伸到碳化硅外延層2。
如圖6I所示，然后由TEOS(tetraethylorthosilicate，四乙基原硅酸鹽)膜制成的柵絕緣膜10沿著溝道14的內壁形成。形成柵極11的多晶硅層被形成為使得填入溝道14。多晶硅層形成之后，多晶硅層在POCl3環(huán)境中摻入磷(P)。順便提及， 離子注入可以用于在多晶硅層中摻入磷。
如圖6J所示，然后通過回刻蝕(etching back)多晶硅層來形成柵極11。
然后，柵極11部分經(jīng)過熱氧化，從而形成蓋氧化膜600。在這一步驟中，涂以氮化硅膜103的區(qū)域以極低的速度進行氧化，使得蓋氧化膜600僅在柵極11的部分形成，如圖6K所示。
然后，如圖6L所示，氮化硅膜103通過磷酸除去，之后，將形成于硅化氮膜103下面的氧化膜101回刻蝕。在前面的通過熱氧化部分由多晶硅制成的柵極11而形成蓋氧化膜600的步驟中，蓋氧化膜600以很厚的厚度形成，使得即使在回刻蝕之后，盡管因為是回刻蝕而部分刻蝕，蓋氧化膜600仍有殘留。在回刻蝕之后，將用于形成源極12的鋁與分別由p型和n型單晶硅制成的異質半導體區(qū)3和13相接觸地濺鍍沉積。
最后，如圖5所示，漏極15通過將鈦和鎳以該順序濺鍍沉積，而與碳化硅襯底1相接觸地形成。這使得如圖5所示的半導體裝置(具體而言為晶體管)得以完成。
順便提及，第三實施例的半導體裝置(具體而言為晶體管)可以具有溝道14不是形成于碳化硅外延層2中的平整(planer)結構，如圖7A所示；或者可以具有將p型場限制區(qū)4布置在柵極11正下方的結構，如圖7B所示。
如上所述，第三實施例的半導體裝置是例如具有Si-SiC異質結界面的異質結界面調節(jié)裝置，其基于用于第三實施例、SOI(絕緣體上的硅)晶圓等的晶圓接合技術的應用。第三實施例提供制造半導體裝置(具體而言為晶體管)的方法。該晶體管包括由第一半導體材料制成的半導體基底100；異質半導體區(qū)3和13，它們具有與第一半導體材料不同的帶隙，并且與半導體基底100形成異質結300的；柵極11，它與異質結300鄰接而設置，并且與異質結300相接觸，在它們之間有柵絕緣膜10；與異質半導體區(qū)3和13相連接地形成的源極12；以及與半導體基底100相連接地形成的漏極15。異質結300的形成是通過將半導體基底100和由第二半導體材料制成的襯底200接合起來而完成的。第三實施例的方法能夠形成由單晶硅制成的異質半導體區(qū)3和13，即源區(qū)。這樣，與將多晶硅用于異質半導體區(qū)的現(xiàn)有技術的方法相比，第三實施例的方法能夠減小源電阻。因此，第三實施例的方法能夠獲得低導通態(tài)電阻。當然，因為不必使用例如激光退火的特殊工藝，第三實施例的方法能夠實現(xiàn)降低成本。此外，在第三實施例中，在晶粒之間不產生空隙(或晶粒邊界)。這樣，第三實施例的方法能夠以高精度進行微小區(qū)域內的導電性控制(即，雜質擴散濃度分布的控制)。換句話說，第三實施例的方法便于小型化。因此，第三實施例的方法能夠提高單位單元的集成度。此外，第三實施例的方法能夠減少界面態(tài)的出現(xiàn)，從而減小導通態(tài)電阻，并因而增大晶體管的驅動電流。
應當指出，上述實施例是為了便于理解本發(fā)明，而非意欲限制本發(fā)明的范圍。因此，所公開的與上述實施例有關的結構組成部分意欲覆蓋落入本發(fā)明的技術范圍內的全部這種設計變化和等同物。雖然通過給出將碳化硅用作半導體基底100的材料的半導體裝置作為離子，對全部實施例進行了說明，但是其它半導體材料例如硅、鍺硅、氮化鎵或者金剛石，可以用作基底材料。在全部實施例中，多型碳化硅4H、6H、或者3C、或者其它多型都是可用的。雖然第三實施例以稱為垂直晶體管為例進行了說明，在垂直晶體管中漏極15和源極12通過其間的漏區(qū)互相面對地布置以使沿垂直方向通過漏電流，但是可以使用例如所謂的橫向晶體管，在該橫向晶體管中，漏極15和源極12布置在同一主表面上，使得沿橫向方向通過漏電流。雖然第三實施例以多晶硅用作異質半導體區(qū)3或13材料的例子進行了說明，但是只要可以與碳化硅形成異質結，可以使用任何材料。雖然第一和第三實施例以碳化硅基底100由碳化硅襯底1構成并且碳化硅外延層2是n型的為例進行了說明，但顯然基底100可以為p型。雖然第一和第三實施例以單晶硅襯底200和異質半導體區(qū)3是p型的為例進行了說明，但襯底200和區(qū)域3可以為n型。雖然第三實施例以n型碳化硅(SiC)和n型多晶硅分別用于漏區(qū)和異質半導體區(qū)3為例進行了說明，但n型SiC和p型多晶硅、p型SiC和p型多晶硅、或者p型SiC和n型多晶硅的任意組合可以用于漏區(qū)和異質半導體區(qū)3。
通過引用引入于2004年12月22日在日本提交的專利申請?zhí)枮樘卦?004-371036的全部內容。
本發(fā)明不限于上述實施例。在本發(fā)明的教導下，本領域技術人員可以做出上述實施例的修改和變化。本發(fā)明的范圍參考所附權利要求書來限定。
權利要求
1.一種制造半導體裝置的方法，其中，所述半導體裝置包括由第一半導體材料制成的半導體基底；以及由第二半導體材料制成的異質半導體區(qū)，所述第二半導體材料具有與所述第一半導體材料不同的帶隙，并且與所述半導體基底形成異質結，所述制造半導體裝置的方法的特征在于通過將所述半導體基底與由所述第二半導體材料制成的襯底接合起來形成所述異質結。
2.根據(jù)權利要求1所述的制造半導體裝置的方法，其特征在于，該方法包括在所述襯底的預定區(qū)域中注入氫離子；將所述襯底與所述半導體基底接合起來；以及沿著由被注入氫離子的所述預定區(qū)域形成的邊界分離所述襯底的一部分。
3.根據(jù)權利要求1所述的制造半導體裝置的方法，其特征在于，該方法包括在所述半導體基底的預定區(qū)域中注入氫離子；將所述半導體基底與所述襯底接合起來；以及沿著由被注入氫離子的所述預定區(qū)域形成的邊界分離所述半導體基底的一部分。
4.根據(jù)權利要求1所述的制造半導體裝置的方法，其特征在于，所述第一半導體材料為碳化硅。
5.根據(jù)權利要求1所述的制造半導體裝置的方法，其特征在于，所述第二半導體材料為硅。
6.一種制造半導體裝置的方法，其中，所述半導體裝置包括由第一半導體材料制成的半導體基底；由第二半導體材料制成的異質半導體區(qū)，所述第二半導體材料具有與所述第一半導體材料不同的帶隙，并且與所述半導體基底形成異質結，與所述半導體基底相接觸地形成的陰極；以及與所述異質半導體區(qū)相接觸地形成的陽極，所述制造半導體裝置的方法的特征在于通過將所述半導體基底與由所述第二半導體材料制成的襯底接合起來形成所述異質結。
7.一種制造半導體裝置的方法，其中，所述半導體裝置包括由第一半導體材料制成的半導體基底；一個或更多個異質半導體區(qū)，其具有與所述第一半導體材料不同的帶隙，并且與所述半導體基底形成一個或更多個異質結；柵極，其鄰接所述異質結而布置，所述柵極與所述異質結之間設有柵絕緣膜；源極，其與所述一個或更多個異質半導體區(qū)相接觸地形成；以及漏極，其與所述半導體基底相接觸地形成，所述制造半導體裝置的方法的特征在于通過將所述半導體基底與由所述第二半導體材料制成的襯底接合起來形成所述異質結。
全文摘要
本發(fā)明提供一種半導體裝置的制造方法。該半導體裝置包括由第一半導體材料制成的半導體基底；由第二半導體材料制成的異質半導體區(qū)，第二半導體材料具有與第一半導體材料不同的帶隙，并且與半導體基底形成異質結。該異質結的形成是通過將半導體基底與由第二半導體材料制成的襯底接合起來而完成的。
文檔編號H01L21/329GK101093797SQ200610082949
公開日2007年12月26日 申請日期2006年6月21日 優(yōu)先權日2006年6月21日
發(fā)明者田中秀明, 星正勝, 下井田良雄, 林哲也 申請人:日產自動車株式會社