專利名稱：半導體裝置及其制造方法
技術(shù)領域：
本發(fā)明涉及半導體裝置及其制造方法，特別涉及包含具有全硅化物(Fully SilicidedFUSI)結(jié)構(gòu)的場效應晶體管的半導體裝置及其制造方法。
背景技術(shù)：
至今為止，在半導體集成電路裝置中集成化的半導體元件的集成度正在增加，在將構(gòu)成例如MIS(metal-insulator-semiconductor)型場效應晶體管(FETfield-effect transistor)的柵極電極微細化的同時，將高電介質(zhì)用在柵極絕緣膜的絕緣膜材料中來實現(xiàn)柵極絕緣膜的電薄膜化的方法正在使用。然而，由于一般不能通過進行雜質(zhì)注入來防止使用在柵極電極中的多晶硅的耗盡化，柵極絕緣膜的膜厚因該耗盡化而成為電增大的狀態(tài)，因此這成為妨礙FET的性能提高的主要原因。
近年來，提出了能夠防止柵極電極的耗盡化的柵極電極結(jié)構(gòu)。作為抑制柵極電極的耗盡化的有效方法，例如，提出了這樣一種結(jié)構(gòu)讓金屬材料在構(gòu)成柵極電極的硅材料中反應，將整個硅材料硅化物化的全硅化物(FUSI)結(jié)構(gòu)。
在下述非專利文獻1中，提出了FUSI結(jié)構(gòu)的形成方法。并且，在非專利文獻2中，提出了對FUSI電極的N型FET和P型FET使用不同材料的結(jié)構(gòu)的方法，例如，對N型FET使用NiSi，對P型FET使用Ni3Si。
圖23(a)～圖23(d)示出了在非專利文獻1中所示的以往的MIS型FET的制造方法的FUSI電極的形成工序中的主要部分的剖面結(jié)構(gòu)。
首先，如圖23(a)所示，在由硅構(gòu)成的半導體襯底1的上部形成元件隔離膜2，然后，在半導體襯底1中的由元件隔離膜2區(qū)劃的N型FET區(qū)域A及P型FET區(qū)域B上，依次形成柵極絕緣膜3及具有導電性的多晶硅膜。接著，將所形成的多晶硅膜圖案化，在N型FET區(qū)域A中形成第一柵極電極形成膜4A，在P型FET區(qū)域B中形成第二柵極電極形成膜4B。其次，在各柵極電極形成膜4A、4B的側(cè)面上形成絕緣性側(cè)壁(sidewallspacer)5，再以所形成的各側(cè)壁5為掩模，在半導體襯底1的活性區(qū)域中分別形成源極漏極區(qū)域6。然后，在半導體襯底1上形成覆蓋各柵極電極形成膜4A、4B及側(cè)壁5的層間絕緣膜7，利用化學機械研磨(CMP)法等對所形成的層間絕緣膜7進行研磨，使各柵極電極形成膜4A、4B露出。
其次，如圖23(b)所示，將在P型FET區(qū)域B開口的抗蝕圖案8形成在層間絕緣膜7上，以所形成的抗蝕圖案8為掩模，通過蝕刻將從P型FET區(qū)域B的層間絕緣膜7露出的第二柵極電極形成膜4B的上部除去。
其次，如圖23(c)所示，在將抗蝕圖案8除去后，在露出各柵極電極形成膜4A、4B的層間絕緣膜7上沉積由鎳構(gòu)成的金屬膜9。
其次，如圖23(d)所示，通過對半導體襯底1進行熱處理，讓由多晶硅構(gòu)成的各柵極電極形成膜4A、4B和金屬膜9相互反應，來在N型FET區(qū)域A中形成上部被硅化物化的第一柵極電極10A，在P型FET區(qū)域B中形成被全硅化物化的第二柵極電極10B。在非專利文獻1中，在構(gòu)成N型FET的第一柵極電極10A的下部殘存有由多晶硅構(gòu)成的柵極電極形成膜4A的一部分，在構(gòu)成P型FET的第二柵極電極10B的下部沒有殘存由多晶硅構(gòu)成的柵極電極形成膜4B，全部為NiSi。
并且，在非專利文獻2中，記載有通過將金屬膜沉積得較厚，來使整個第一柵極電極10A為NiSi，使整個第二柵極電極10B為Ni3Si的結(jié)構(gòu)。
非專利文獻12004 IEEE，Proposal of New HfSiON CMOSFabrication Process(HAMDAMA)for Low Standby Power Device，T.Aoyama et.al非專利文獻22004 IEEE，Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation(PC-FUSI)Technique for 45nm-node LSTP and LOP Devices，K.Takahashi et.al本案發(fā)明者們在對以往的FUSI結(jié)構(gòu)反復進行各種研究和討論后，發(fā)現(xiàn)了這樣的現(xiàn)象當使MISFET中的柵極電極FUSI化時，柵極電極形成用的多晶硅膜的全硅化物化不均勻。此現(xiàn)象在柵極長度較長時特別顯著。圖24(a)及圖24(b)示出了此現(xiàn)象。
如圖24(a)所示，在半導體襯底1的活性區(qū)域上分別形成有由多晶硅構(gòu)成的第一柵極電極形成膜4C、和柵極長度大于該第一柵極電極形成膜4C的第二柵極電極形成膜4D。此時，在以往的柵極電極的硅化物化工序中，不僅金屬原子從沉積在各柵極電極形成膜4C、4D上的金屬膜9擴散到多晶硅中，而且金屬也從各側(cè)壁5的上側(cè)及其附近部分提供到多晶硅中。即，金屬從沉積在各柵極電極形成膜4C、4D上的柵極長度方向的兩側(cè)部過剩提供的結(jié)果是，造成在各多晶硅中的側(cè)壁5的附近，硅化物化反應過分的現(xiàn)象。
這樣一來，如圖24(b)所示，在對柵極長度相對較小的第一柵極電極形成膜4C進行FUSI化，形成了具有所希望的組成比的第一柵極電極10C時，不能對柵極長度相對較大的第二柵極電極形成膜4D全部硅化物化，在所硅化物化的第二柵極電極10D的下部殘存有由多晶硅構(gòu)成的第二柵極電極形成膜4D的一部分。
而在對柵極長度相對較大的第二柵極電極形成膜4D進行FUSI化，形成了第二柵極電極10D時，由于金屬被過剩提供到柵極長度較小的第一柵極電極形成膜4C，因此形成金屬組成比大于所希望的組成比的第一柵極電極10C。
而且，當對柵極長度相對較大的第二柵極電極形成膜4D進行FUSI化時，僅有沉積在該多晶硅上側(cè)部分的金屬被提供到構(gòu)成第二柵極電極形成膜4D的多晶硅的與側(cè)壁5分開的中央部分上。而在多晶硅的鄰接在側(cè)壁5的近旁部分中，不僅是沉積在該多晶硅上側(cè)部分的金屬被提供到多晶硅中，而且各側(cè)壁5的上側(cè)部分及其近旁部分的金屬也被提供到多晶硅中。這樣一來，鄰接在側(cè)壁5的近旁部分的金屬組成比大于與側(cè)壁5分開的中央部分的金屬組成比，因此第二柵極電極10D的組成不同。在這種方式下，由于在柵極長度較大的FET中，柵極電極的組成在側(cè)壁5的近旁部分和柵極電極的中央部分不同，因而成為FET的閾值電壓變化的原因。
并且，在將以往的FUSI化方法使用在電阻元件或電容元件的上部電極中時，也會成為電阻元件的電阻值變化，電容元件的電容值變化的原因。

發(fā)明內(nèi)容
為了解決以往的問題，本發(fā)明的目的在于能夠?qū)崿F(xiàn)不管柵極長度如何、具有相同組成的FUSI結(jié)構(gòu)的半導體裝置及其制造方法。
為了達到上述目的，本發(fā)明的半導體裝置及其制造方法是通過使設置在柵極電極側(cè)面上的側(cè)壁為自柵極電極一側(cè)開始含有第一側(cè)壁及第二側(cè)壁的疊層結(jié)構(gòu)，除去與柵極電極接觸的第一側(cè)壁的上部，來在第二側(cè)壁和柵極電極的側(cè)面之間設置空隙部的。
具體地說，本發(fā)明所涉及的半導體裝置是以包括具有由金屬全硅化物化的第一柵極電極的第一MIS型晶體管的半導體裝置為對象的，其特征在于，第一MIS型晶體管，具有第一柵極絕緣膜，形成在半導體區(qū)域上；第一柵極電極，形成在第一柵極絕緣膜上；第一側(cè)壁，形成在第一柵極電極的側(cè)面上；以及第二側(cè)壁，隔著第一側(cè)壁形成在第一柵極電極的側(cè)面上。第一側(cè)壁和第二側(cè)壁彼此的蝕刻特性不同。第一側(cè)壁的上端形成得低于第一柵極電極的上表面及第二側(cè)壁的上端。
根據(jù)本發(fā)明的半導體裝置，由于形成在第一柵極電極的側(cè)面上的第一側(cè)壁上端，低于第一柵極電極的上表面及第二側(cè)壁的上端，因此在第一柵極電極的側(cè)面和第二側(cè)壁之間產(chǎn)生空隙。這樣一來，在將金屬膜沉積在含有側(cè)壁的第一柵極電極上進行的硅化物化工序中，第一柵極電極的兩側(cè)面上的與第二側(cè)壁之間的空隙造成被沉積的金屬膜在柵極電極上分開或膜厚變小。因此，僅從位于第一柵極電極上方的部分提供金屬，幾乎沒有從其它部分提供金屬。結(jié)果是不管第一柵極電極的大小(柵極長度尺寸)如何，被FUSI化的柵極電極具有相同的組成。
最好在本發(fā)明的半導體裝置中，第二側(cè)壁的上端高于第一柵極電極的上表面。
最好本發(fā)明的半導體裝置還包括第二MIS型晶體管，該第二MIS型晶體管具有由金屬全硅化物化的、柵極長度大于第一柵極電極的第二柵極電極。第二MIS型晶體管，具有第二柵極絕緣膜，形成在半導體區(qū)域上；第二柵極電極，形成在第二柵極絕緣膜上；第一側(cè)壁，形成在第二柵極電極的側(cè)面上；以及第二側(cè)壁，隔著第一側(cè)壁形成在第二柵極電極的側(cè)面上。第一側(cè)壁的上端形成得低于第二柵極電極的上表面及第二側(cè)壁的上端。第一MIS型晶體管的導電型和第二MIS型晶體管的導電型相同。
此時，最好第一柵極電極的上表面及第二柵極電極的上表面距離半導體區(qū)域的上表面的高度彼此相等。
并且，此時，最好第一柵極電極和第二柵極電極具有相同的組成。
最好本發(fā)明的半導體裝置還包括第三MIS型晶體管，該第三MIS型晶體管具有由金屬全硅化物化的第三柵極電極。第三MIS型晶體管，具有第三柵極絕緣膜，形成在半導體區(qū)域上；第三柵極電極，形成在第三柵極絕緣膜上；第一側(cè)壁，形成在第三柵極電極的側(cè)面上；以及第二側(cè)壁，隔著第一側(cè)壁形成在第三柵極電極的側(cè)面上。第一側(cè)壁的上端形成得低于第三柵極電極的上表面及第二側(cè)壁的上端。第一MIS型晶體管的導電型和第三MIS型晶體管的導電型是不同的導電型。
此時，最好第一柵極電極和第三柵極電極具有不同的組成。
最好本發(fā)明的半導體裝置還包括電阻元件，該電阻元件具有由金屬全硅化物化的電阻器。電阻元件，具有電阻器，形成在設置在半導體區(qū)域上的元件隔離區(qū)域上；第一側(cè)壁，形成在電阻器的側(cè)面上；以及第二側(cè)壁，隔著第一側(cè)壁形成在電阻器的側(cè)面上。第一側(cè)壁的上端形成得低于電阻器的上表面及第二側(cè)壁的上端。
此時，最好第一柵極電極和電阻器具有相同的組成。
最好本發(fā)明的半導體裝置還包括電容元件，該電容元件具有由金屬全硅化物化的上部電極。電容元件，具有電容絕緣膜，形成在半導體區(qū)域上；上部電極，形成在電容絕緣膜上；第一側(cè)壁，形成在上部電極的側(cè)面上；以及第二側(cè)壁，隔著第一側(cè)壁形成在上部電極的側(cè)面上。第一側(cè)壁的上端形成得低于上部電極的上表面及第二側(cè)壁的上端。
此時，最好第一柵極電極和上部電極具有相同的組成。
本發(fā)明所涉及的半導體裝置的制造方法，是以包括了在第一柵極絕緣膜上具有第一柵極電極的第一MIS型晶體管的半導體裝置的制造方法為對象的，該制造方法的特征在于，包括工序a，在半導體區(qū)域上形成第一柵極絕緣膜；工序b，在第一柵極絕緣膜上形成第一柵極用硅膜；工序c，在第一柵極用硅膜的側(cè)面上形成第一側(cè)壁；工序d，隔著第一側(cè)壁，在第一柵極用硅膜的側(cè)面上形成第二側(cè)壁；工序e，在工序d后，對第一側(cè)壁進行蝕刻，使第一側(cè)壁上端的高度低于第一柵極用硅膜的上表面及第二側(cè)壁的上端；工序f，在工序e后，在第一柵極用硅膜上形成金屬膜；以及工序g，由金屬膜將第一柵極用硅膜全硅化物化，來形成第一柵極電極。
根據(jù)本發(fā)明的半導體裝置的制造方法，先形成第一柵極用硅膜，再在所形成的第一柵極用硅側(cè)面上依次形成第一側(cè)壁和隔著該第一側(cè)壁的第二側(cè)壁。接著，對第一側(cè)壁進行蝕刻，使第一側(cè)壁上端的高度低于第一柵極電極的上表面，因此在其后的在第二側(cè)壁及第一柵極電極上形成金屬膜的工序中，在第一柵極電極的兩側(cè)面和第二側(cè)壁之間產(chǎn)生空隙。由于此空隙造成所沉積的金屬膜在第一柵極電極上分開或膜厚變小，因此僅從位于第一柵極電極的上方的部分提供金屬，而從其它部分幾乎沒有金屬提供。這樣一來，不管第一柵極電極的大小(柵極長度尺寸)如何，能夠使被FUSI化的柵極電極具有相同的組成。而且，以往，因在層間絕緣膜等的成膜工序的熱處理時所產(chǎn)生的柵極電極材料和側(cè)壁材料的膨脹率或收縮率的不同而使應力施加在半導體區(qū)域上，本發(fā)明通過形成在第一柵極電極的側(cè)面的空隙大大緩和了該應力。結(jié)果是能夠防止由FUSI化產(chǎn)生的應力而使晶體管特性變化的現(xiàn)象。
最好在本發(fā)明的半導體裝置的制造方法中，工序b包含在第一柵極用硅膜上形成保護絕緣膜的工序。工序c包含在第一柵極用硅膜及保護絕緣膜的側(cè)面上形成第一側(cè)壁的工序。工序d包含隔著第一側(cè)壁，在第一柵極用硅膜及保護絕緣膜的側(cè)面上形成第二側(cè)壁的工序。工序e包含對保護絕緣膜進行蝕刻，使第一柵極用硅膜的上表面露出的工序。
最好在本發(fā)明的半導體裝置的制造方法中，半導體裝置還包括第二MIS型晶體管，該第二MIS型晶體管在第二柵極絕緣膜上具有柵極長度大于第一柵極電極的第二柵極電極。工序a包含在半導體區(qū)域上形成第二柵極絕緣膜的工序。工序b包含在第二柵極絕緣膜上形成第二柵極用硅膜的工序。工序c包含在第二柵極用硅膜的側(cè)面上形成第一側(cè)壁的工序。工序d包含隔著第一側(cè)壁，在第二柵極用硅膜的側(cè)面上形成第二側(cè)壁的工序。工序e包含對第一側(cè)壁進行蝕刻，使第一側(cè)壁上端的高度低于第二柵極用硅膜的上表面及第二側(cè)壁上端的工序。工序f包含在第二柵極用硅膜上形成金屬膜的工序。工序g包含由金屬膜將第二柵極用硅膜全硅化物化，來形成第二柵極電極的工序。
最好在本發(fā)明的半導體裝置的制造方法中，半導體裝置還包括第三MIS型晶體管，該第三MIS型晶體管在第三柵極絕緣膜上具有由組成與第一柵極電極的組成不同的組成構(gòu)成的第三柵極電極。工序a包含在半導體區(qū)域上形成第三柵極絕緣膜的工序。工序b包含在第三柵極絕緣膜上形成第三柵極用硅膜的工序。工序c包含在第三柵極用硅膜的側(cè)面上形成第一側(cè)壁的工序。工序d包含隔著第一側(cè)壁，在第三柵極用硅膜的側(cè)面上形成第二側(cè)壁的工序。工序e包含對第一側(cè)壁進行蝕刻，使第一側(cè)壁上端的高度低于第三柵極用硅膜的上表面及第二側(cè)壁上端的工序。工序f包含在第三柵極用硅膜上形成金屬膜的工序。工序g包含由金屬膜將第三柵極用硅膜全硅化物化，來形成第三柵極電極的工序。在工序b后，工序(f)前，還包括對第三柵極用硅膜進行蝕刻，使第三柵極用硅膜上表面的高度低于第一柵極用硅膜上表面的工序(h)。
最好在本發(fā)明的半導體裝置的制造方法中，半導體裝置還包括第三MIS型晶體管，該第三MIS型晶體管在第三柵極絕緣膜上具有組成與第一柵極電極的組成不同的組成的第三柵極電極。工序a包含在半導體區(qū)域上形成第三柵極絕緣膜的工序。工序b包含在第三柵極絕緣膜上形成第三柵極用硅膜的工序。工序c包含在第三柵極用硅膜的側(cè)面上形成第一側(cè)壁的工序。工序d包含隔著第一側(cè)壁，在第三柵極用硅膜的側(cè)面上形成第二側(cè)壁的工序。工序e包含對第一側(cè)壁進行蝕刻，使第一側(cè)壁上端的高度低于第三柵極用硅膜的上表面及第二側(cè)壁上端的工序。在工序e后，還包括在第三柵極用硅膜上形成其它金屬膜的工序i、和由其它金屬膜將第三柵極用硅膜全硅化物化來形成第三柵極電極的工序j。
最好在本發(fā)明的半導體裝置的制造方法中，半導體裝置還包括具有電阻器的電阻元件。在工序a前，該制造方法還包括在半導體區(qū)域上部形成元件隔離區(qū)域的工序k。工序b包含在元件隔離區(qū)域上形成電阻用硅膜的工序。工序c包含在電阻用硅膜的側(cè)面上形成第一側(cè)壁的工序。工序d包含隔著第一側(cè)壁，在電阻用硅膜的側(cè)面上形成第二側(cè)壁的工序。工序e包含對第一側(cè)壁進行蝕刻，使第一側(cè)壁上端的高度低于電阻用硅膜的上表面及第二側(cè)壁上端的工序。工序f包含在電阻用硅膜上形成金屬膜的工序。工序g包含由金屬膜將電阻用硅膜全硅化物化，來形成電阻器的工序。
最好在本發(fā)明的半導體裝置的制造方法中，半導體裝置還包括具有上部電極的電容元件。工序a包含在半導體區(qū)域上形成電容絕緣膜的工序。工序b包含在電容絕緣膜上形成電容用硅膜的工序。工序c包含在電容用硅膜的側(cè)面上形成第一側(cè)壁的工序。工序d包含隔著第一側(cè)壁，在電容用硅膜的側(cè)面上形成第二側(cè)壁的工序。工序e包含對第一側(cè)壁進行蝕刻，使第一側(cè)壁上端的高度低于電容用硅膜的上表面及第二側(cè)壁上端的工序。工序f包含在電容用硅膜上形成金屬膜的工序。工序g包含由金屬膜將電容用硅膜全硅化物化，來形成上部電極的工序。
(發(fā)明的效果)根據(jù)本發(fā)明的半導體裝置及其制造方法，由于能夠在不管柵極電極的柵極長度尺寸如何的情況下，獲得柵極電極的組成相同的FUSI結(jié)構(gòu)，因此能夠抑制閾值電壓的變化。而且，能夠防止由FUSI化而產(chǎn)生的應力使晶體管特性變化的現(xiàn)象。
附圖的簡單說明

圖1為模式地示出了本發(fā)明的第一實施例所涉及的半導體裝置的剖面圖。
圖2(a)及圖2(b)為模式地示出了本發(fā)明的第一實施例所涉及的半導體裝置中的柵極電極，圖2(a)為平面圖，圖2(b)為圖2(a)的IIb-IIb線的剖面圖。
圖3(a)及圖3(b)為示出了本發(fā)明的第一實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖4(a)及圖4(b)為示出了本發(fā)明的第一實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖5(a)及圖5(b)為示出了本發(fā)明的第一實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖6為示出了本發(fā)明的第一實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖7(a)～圖7(c)為模式地示出了本發(fā)明的第二實施例所涉及的半導體裝置的剖面圖。
圖8(a)～圖8(c)為示出了本發(fā)明的第二實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖9(a)～圖9(c)為示出了本發(fā)明的第二實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖10(a)～圖10(c)為示出了本發(fā)明的第二實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖11(a)～圖11(c)為示出了本發(fā)明的第二實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖12(a)～圖12(c)為示出了本發(fā)明的第二實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖13(a)～圖13(c)為示出了本發(fā)明的第二實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖14(a)～圖14(c)為模式地示出了本發(fā)明的第三實施例所涉及的半導體裝置的剖面圖。
圖15(a)～圖15(c)為示出了本發(fā)明的第三實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖16(a)～圖16(c)為示出了本發(fā)明的第三實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖17(a)～圖17(c)為示出了本發(fā)明的第三實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖18(a)～圖18(c)為示出了本發(fā)明的第三實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖19(a)～圖19(c)為示出了本發(fā)明的第三實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖20(a)～圖20(c)為示出了本發(fā)明的第三實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖21(a)～圖21(c)為示出了本發(fā)明的第三實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖22(a)～圖22(c)為示出了本發(fā)明的第三實施例所涉及的半導體裝置的制造方法的工序順序的剖面圖。
圖23(a)～圖23(d)為示出了以往的具有FUSI電極結(jié)構(gòu)的FET的制造方法的工序順序的剖面圖。
圖24(a)及圖24(b)為示出了以往的具有FUSI電極結(jié)構(gòu)的FET的制造方法課題的剖面圖。
(符號的說明)T-FET形成區(qū)域；R-電阻元件形成區(qū)域；C-電容元件形成區(qū)域；T1-N型FET形成區(qū)域；T2-P型FET形成區(qū)域；R1-第-電阻元件形成區(qū)域；R2-第二電阻元件形成區(qū)域；C1-第一電容元件形成區(qū)域；C2-第二電容元件形成區(qū)域；11-第一N型FET；12-第二N型FET；21-第一電阻元件；22-第二電阻元件；31-第一電容元件；32-第二電容元件；14T1-第一柵極電極；14T2-第二柵極電極；14T3-第三柵極電極；14T4-第四柵極電極；14R1-第一電阻器；14R2-第二電阻器；14R3-第三電阻器；14R4-第四電阻器；14C1-第一上部電極；14C2-第二上部電極；14C3-第三上部電極；14C4-第四上部電極；15T3-第三柵極電極；15T4-第四柵極電極；15R3-第三電阻器；15R4-第四電阻器；15C3-第三上部電極；15C4-第四上部電極；101-半導體襯底；102-元件隔離區(qū)域；103-柵極絕緣膜；104-N型延伸區(qū)域；104C-N型區(qū)域；104N-N型延伸區(qū)域；104P-P型延伸區(qū)域；104NC-N型區(qū)域；104PC-P型區(qū)域；105-第一側(cè)壁；106-第二側(cè)壁；107-N型源極漏極區(qū)域；107C-N型區(qū)域；107NC-N型區(qū)域；107PC-P型區(qū)域；107N-N型源極漏極區(qū)域；107P-P型源極漏極區(qū)域；108-層間絕緣膜；109-(第一)金屬膜；110-第二金屬膜；113-電容絕緣膜；114-多晶硅膜；114a-多晶硅膜；115-保護絕緣膜；116-N型區(qū)域；117-下部電極；117N-N型下部電極；117P-P型下部電極；119-抗蝕膜；129-第一抗蝕膜；139-第二抗蝕膜；111-第一N型FET；121-第二N型FET；112-第一P型FET；122-第二P型FET；211-第一電阻元件；221-第二電阻元件；212-第三電阻元件；222-第四電阻元件；311-第一電容元件；321-第二電容元件；312-第三電容元件；322-第四電容元件。
具體實施例方式
(第一實施例)參照附圖對本發(fā)明的第一實施例加以說明。
圖1示出了本發(fā)明的第一實施例所涉及的半導體裝置的剖面結(jié)構(gòu)。如圖1所示，在例如由硅(Si)構(gòu)成的半導體襯底101的主面，通過由淺溝渠隔離(STI)構(gòu)成的元件隔離區(qū)域102區(qū)劃形成有FET形成區(qū)域T、電阻元件形成區(qū)域R及電容元件形成區(qū)域C。這里，將電阻元件形成區(qū)域R設置在元件隔離區(qū)域102上。
在FET形成區(qū)域T形成有柵極長度彼此不同的第一N型FET11及第二N型FET12，在電阻元件形成區(qū)域R形成有寬度彼此不同的第一電阻元件21及第二電阻元件22，在電容元件形成區(qū)域C形成有上部電極的寬度彼此不同的第一電容元件31及第二電容元件32。
FET形成區(qū)域T中的第一N型FET11及第二N型FET12由柵極絕緣膜103、第一柵極電極14T1及第二柵極電極14T2、第一側(cè)壁105及第二側(cè)壁106、N型延伸區(qū)域104、和N型源極漏極區(qū)域107構(gòu)成。其中，該柵極絕緣膜103形成在半導體襯底101上；該第一柵極電極14T1形成在該柵極絕緣膜103上，由被全硅化物化(FUSI化)的金屬硅化物構(gòu)成；該第二柵極電極14T2形成在該柵極絕緣膜103上，由被全硅化物化(FUSI化)的金屬硅化物構(gòu)成，柵極長度大于該第一柵極電極14T1；該第一側(cè)壁105及該第二側(cè)壁106依次形成在各柵極電極14T1、14T2的兩側(cè)面上，該第一側(cè)壁105由例如氧化硅(SiO2)構(gòu)成，該第二側(cè)壁106由例如氮化硅(Si3N4)構(gòu)成；該N型延伸區(qū)域104分別形成在半導體襯底101的各柵極電極14T1、14T2的側(cè)方區(qū)域，由注入N型雜質(zhì)離子而成；該N型源極漏極區(qū)域107分別形成在半導體襯底101的第二側(cè)壁106的側(cè)方區(qū)域，由注入N型雜質(zhì)離子而成。
電阻元件形成區(qū)域R中的第一電阻元件21及第二電阻元件22由第一電阻器14R1及第二電阻器14R2、和第一側(cè)壁105及第二側(cè)壁106構(gòu)成。其中，該第一電阻器14R1及該第二電阻器14R2由被FUSI化的金屬硅化物構(gòu)成，該第二電阻器14R2的寬度大于該第一電阻器14R1的寬度；該第一側(cè)壁105及該第二側(cè)壁106依次形成在各電阻器14R1、14R2的兩側(cè)面上。
電容元件形成區(qū)域C中的第一電容元件31及第二電容元件32，為MIS型電容元件，分別由電容絕緣膜113、第一上部電極14C1及第二上部電極14C2、第一側(cè)壁105及第二側(cè)壁106、和下部電極117構(gòu)成。其中，該電容絕緣膜113形成在半導體襯底101上；該第一上部電極14C1及該第二上部電極14C2形成在該電容絕緣膜113上，由被FUSI化的金屬硅化物構(gòu)成，該第二上部電極14C2的寬度大于該第一上部電極14C1；該第一側(cè)壁105及該第二側(cè)壁106依次形成在各上部電極14C1、14C2的兩側(cè)面上；該下部電極117形成在半導體襯底101的各上部電極14C1、14C2的側(cè)方區(qū)域及電容絕緣膜113的下側(cè)，由注入N型雜質(zhì)離子而成。下部電極117由N型區(qū)域116、N型區(qū)域104C、和N型區(qū)域107C構(gòu)成。其中，該N型區(qū)域116形成在半導體襯底101的電容絕緣膜113的下側(cè)，由注入N型雜質(zhì)離子而成；該N型區(qū)域104C分別形成在半導體襯底101的各上部電極14C1、14C2的側(cè)方區(qū)域，由注入N型雜質(zhì)離子而成；該N型區(qū)域107C分別形成在半導體襯底101的第二側(cè)壁106的側(cè)方區(qū)域，由注入N型雜質(zhì)離子而成。
第一實施例的特征在于，使形成在被FUSI化的各柵極電極14T1、14T2的柵極長度方向的兩側(cè)面上的第一側(cè)壁105的上端，低于各柵極電極14T1、14T2的上表面及第二側(cè)壁106的上端。同樣，在被FUSI化的各電阻器14R1、14R2及各上部電極14C1、14C2中，也使形成在各自的側(cè)面上的第一側(cè)壁105的上端，低于各電阻器14R1、14R2的上表面或各上部電極14C1、14C2的上表面、以及第二側(cè)壁106的上端。
另外，在圖1中，為了方便，示出了各為兩個的FET11、12、電阻元件21、22及電容元件31、32，但在半導體襯底101上形成有更多的元件。
圖2(a)示出了第一實施例所涉及的半導體裝置中的被FUSI化的第一柵極電極14T1的平面結(jié)構(gòu)，圖2(b)示出了圖2(a)的IIb-IIb線的剖面結(jié)構(gòu)。在圖2中，對與圖1所示的構(gòu)成部件同一的構(gòu)成部件標注同一符號。圖2(a)所示的第一柵極電極14T1的寬度較寬的部分為形成在元件隔離區(qū)域102上的接觸形成部。如圖2(a)所示，在第一柵極電極14T1的周圍，從該第一柵極電極14T1一側(cè)開始，依次疊層形成有第一側(cè)壁105及第二側(cè)壁106。并且，如圖2(b)所示，在第一側(cè)壁105的上側(cè)，形成有被第一柵極電極14T1和第二側(cè)壁106夾著而成的空隙部105a。這里，以N型FET的第一柵極14T1作為了例子，包括第二柵極電極14T2在內(nèi)、各電阻元件21、22的第一及第二電阻器14R1、14R2以及各電容元件31、32的第一及第二上部電極14C1、14C2，都具有同一結(jié)構(gòu)。
由于此結(jié)構(gòu)，在第一實施例所涉及的半導體裝置中，分別被FUSI化且具有同一結(jié)構(gòu)的各柵極電極14T1、14T2、各電阻器14R1、14R2及各上部電極14C1、14C2通過自動調(diào)整(self-align)而具有相同的組成，不管這些各柵極電極14T1、14T2、各電阻器14R1、14R2及各上部電極14C1、14C2的大小(平面尺寸)如何。因此，例如，在N型FET11、12中，能夠防止因第一柵極電極14T1及第二柵極電極14T2的大小而使組成不同，從而造成閾值電壓變化的現(xiàn)象。并且，在各電阻元件21、22中，防止了電阻值的變化，在各電容元件中，防止了電容值的變化。其結(jié)果是能夠?qū)崿F(xiàn)半導體裝置性能的提高及高集成化。
另外，在圖1中，示出了將第一N型FET11和第二N型FET12形成在由用元件隔離區(qū)域102區(qū)劃的半導體襯底101構(gòu)成的同一區(qū)域內(nèi)，且將第一電容元件31和第二電容元件32形成在由用元件隔離區(qū)域102區(qū)劃的半導體襯底101構(gòu)成的同一區(qū)域內(nèi)的例子，也可以將這些元素單獨形成在由元件隔離區(qū)域102區(qū)劃的區(qū)域內(nèi)。并且，也可以將任意兩種元素組合在同一區(qū)域內(nèi)形成。并且，示出了將第一電阻元件21和第二電阻元件22鄰接形成在元件隔離區(qū)域102上的例子，也可以將它們分開形成在元件隔離區(qū)域102上。并且，N型FET11、12也可以是P型FET。并且，所形成的元件并不限定于電阻元件及電容元件，能夠形成具有FUSI結(jié)構(gòu)的導電體的其它元件，例如，能夠形成保險絲元件等。
以下，參照附圖對上述結(jié)構(gòu)的半導體裝置的制造方法加以說明。
圖3(a)、圖3(b)到圖6示出了本發(fā)明的第一實施例所涉及的半導體裝置的制造方法的工序順序的剖面結(jié)構(gòu)。
首先，如圖3(a)所示，在由硅構(gòu)成的半導體襯底101的上部形成由STI構(gòu)成的元件隔離區(qū)域102，然后，對電容元件形成區(qū)域C選擇性地注入例如N型雜質(zhì)離子，在半導體襯底101的上部形成成為下部電極117的一部分的N型區(qū)域116。該N型區(qū)域116在電容元件113的正下方成為下部電極117。然后，利用化學氣相沉積(CVD)法，在半導體襯底101的主面上的FET形成區(qū)域T及電容元件形成區(qū)域C，分別沉積物理膜厚為3nm的由氧化鉿(HfO2)構(gòu)成的柵極絕緣膜103及電容絕緣膜113。這里，也可以在電阻元件形成區(qū)域R的元件隔離區(qū)域102上形成由氧化鉿構(gòu)成的絕緣膜。接著，利用CVD法，在半導體襯底101上依次沉積膜厚為75nm的導電性多晶硅膜114、和膜厚為25nm的由氧化硅(SiO2)構(gòu)成的保護絕緣膜115，此時，是以在FET形成區(qū)域T中柵極絕緣膜103夾在半導體襯底101上和多晶硅膜114之間的形式，在電容元件形成區(qū)域C中電容絕緣膜113夾在半導體襯底101上和保護絕緣膜115之間的形式來沉積的。另外，也能夠?qū)щ娦苑墙Y(jié)晶硅用于多晶硅膜114。然后，利用光刻法，在保護絕緣膜115上形成以FET形成區(qū)域T的柵極電極形成區(qū)域、電阻元件形成區(qū)域R的電阻器形成區(qū)域及電容元件形成區(qū)域C的上部電極形成區(qū)域為掩模的抗蝕圖案(無圖示)。接著，以所形成的抗蝕圖案為掩模，通過蝕刻將保護絕緣膜115及多晶硅膜114圖案化，在FET形成區(qū)域T中形成柵極長度不同的第一及第二柵極電極圖案，在電阻元件形成區(qū)域R中形成寬度不同的第一及第二電阻器圖案，在電容元件形成區(qū)域C中形成寬度不同的第一及第二上部電極。這里，當將干蝕刻法用作蝕刻方法時，作為蝕刻氣體，例如，能夠?qū)⒁蕴挤衔餅橹饕煞值臍怏w用于氧化硅，將以氯為主要成分的氣體用于多晶硅。接著，通過利用CVD法，在半導體襯底101上沉積覆蓋被圖案化的各多晶硅膜114及保護絕緣膜115的、膜厚為5nm的氧化硅膜，將所沉積的氧化硅膜蝕刻，來在各柵極電極圖案、各電阻器圖案及各上部電極圖案各自的兩側(cè)面上形成由氧化硅構(gòu)成的第一側(cè)壁105。
其次，如圖3(b)所示，通過以各保護絕緣膜115為掩模，對半導體襯底101注入N型雜質(zhì)離子，來在FET形成區(qū)域T中形成N型延伸區(qū)域104，在電容元件形成區(qū)域C中形成成為下部電極117的一部分的N型區(qū)域104C。然后，利用CVD法，在半導體襯底101上沉積分別形成了第一側(cè)壁105的各多晶硅膜114及保護絕緣膜115的例如氮化硅膜，對所沉積的氮化硅膜進行蝕刻，在各多晶硅膜114及保護絕緣膜115的兩側(cè)面上分別形成隔有第一側(cè)壁105的第二側(cè)壁106。接著，通過以各保護絕緣膜115、第一側(cè)壁105及第二側(cè)壁106為掩模，對半導體襯底101注入N型雜質(zhì)離子，來在FET形成區(qū)域T中形成N型源極漏極區(qū)域107，在電容元件形成區(qū)域C中形成成為下部電極117的一部分的N型區(qū)域107C。因此，在FET形成區(qū)域T中形成由N型延伸區(qū)域104和N型源極漏極區(qū)域107構(gòu)成的源極漏極區(qū)域，在電容元件形成區(qū)域C中形成由N型區(qū)域104C、N型區(qū)域107C和N型區(qū)域116構(gòu)成的下部電極117。接著，也可以用鎳(Ni)等將N型源極漏極區(qū)域107及下部電極117中的N型區(qū)域107C的表面硅化物化。另外，這里，僅將第一側(cè)壁105形成在了例如柵極絕緣膜103、多晶硅膜114及保護絕緣膜115的側(cè)面上，但也可以將第一側(cè)壁105的下部形成為使其在第二側(cè)壁106的底部和半導體襯底101之間彎曲的剖面L字狀。并且，由氮化硅構(gòu)成了第二側(cè)壁106，但第二側(cè)壁106也可以是由氧化硅和氮化硅構(gòu)成的兩層結(jié)構(gòu)，而且也可以是由氧化硅、氮化硅和氧化硅構(gòu)成的3層結(jié)構(gòu)。
其次，如圖4(a)所示，利用CVD法，在半導體襯底101上沉積覆蓋各保護絕緣膜115及各側(cè)壁105、106的例如由氧化硅構(gòu)成的層間絕緣膜108，通過例如化學機械研磨(CMP)法將所沉積的層間絕緣膜108平坦化，使各保護絕緣膜115的上表面露出。
其次，如圖4(b)所示，利用例如濕蝕刻，除去各保護絕緣膜115，分別露出位于各保護絕緣膜115下側(cè)的多晶硅膜114。此時，由于第一側(cè)壁105和保護絕緣膜115都由氧化硅構(gòu)成，因此各第一側(cè)壁105的上端低于與其鄰接的多晶硅膜114的上表面。此時，最好從多晶硅膜114的上表面到第一側(cè)壁105上端為止的距離(空隙部105a的深度)，與第一側(cè)壁105的寬度大小相同、或者大于或等于第一側(cè)壁105的寬度大小。另外，在第一實施例中，由于由氧化硅來形成層間絕緣膜108，因此在對保護絕緣膜115及第一側(cè)壁105進行蝕刻的同時，層間絕緣膜108也將被蝕刻。不過，由于即使層間絕緣膜108被同時蝕刻，也能夠進行不讓半導體襯底101露出的蝕刻控制，因此沒有什么特別的問題。并且，也可以對保護絕緣膜115和層間絕緣膜108使用蝕刻率彼此不同的材料或沉積條件。例如，由于能夠通過對構(gòu)成保護絕緣膜115的氧化硅添加磷(P)或硼(B)，來使保護絕緣膜115的蝕刻率高于層間絕緣膜108的蝕刻率，因此能夠讓層間絕緣膜108具有蝕刻選擇性。另外，為了使構(gòu)成多晶硅膜114和第二側(cè)壁106的氮化硅與氧化硅之間具有蝕刻選擇性，只要在進行濕蝕刻時，使用以氟酸為主要成分的蝕刻劑即可。并且，作為進行干蝕刻的一個例子，利用蝕刻條件如下的反應性離子蝕刻即可，該蝕刻條件為用6.7Pa的壓力提供流量為15ml/min(標準狀態(tài))的C5F8、流量為18ml/min(標準狀態(tài))的O2以及流量為950ml/min(標準狀態(tài))的Ar，使RF輸出(T/B)為1800W/1500W，襯底溫度為0℃。這樣一來，在各第二側(cè)壁106和各多晶硅膜114之間形成具有較高的縱橫尺寸比的空隙部105a。另外，在第一實施例中，當預先在多晶硅膜114上沉積保護絕緣膜115，再利用蝕刻將該保護絕緣膜115除去時，對第一側(cè)壁105的上部也同時進行了蝕刻，但也可以在保護絕緣膜115和第一側(cè)壁105中使用不同的材料，分別單獨對保護絕緣膜115和第一側(cè)壁105進行蝕刻。并且，也可以不沉積保護絕緣膜115，在各多晶硅膜114上直接沉積層間絕緣膜108，利用CMP法等使各多晶硅膜114的上表面露出，然后，再利用蝕刻將第一側(cè)壁105的上部除去。
其次，如圖5(a)所示，利用濺射法，在包含露出的各側(cè)壁105、106以及多晶硅膜114的層間絕緣膜108上沉積例如膜厚為45nm的由鎳(Ni)構(gòu)成的金屬膜109。由于金屬膜109的沉積一般具有較低的階梯覆蓋性(step coverage)，即具有較高的方向性(high directivity)，因此無論多晶硅膜114的大小如何，幾乎沒有金屬膜109沉積在分別形成于第二側(cè)壁106和多晶硅膜114之間的第一側(cè)壁105上側(cè)的空隙部105a中的現(xiàn)象。所以，各空隙部105a仍然殘存下來。不過，也有跨越該空隙部105a的上側(cè)沉積金屬膜109的時候，此時，由于金屬膜109的膜厚很小，因此沒有什么問題。
其次，如圖5(b)所示，通過利用例如高速熱處理(RTA)法，在溫度為400℃的氮環(huán)境中對半導體襯底101進行熱處理，使各多晶硅膜114和金屬膜109之間產(chǎn)生硅化物化反應，來對各多晶硅膜114的全部進行硅化物化。藉此方法，在半導體襯底101上的FET形成區(qū)域T中，形成具有FUSI結(jié)構(gòu)且柵極長度彼此不同的第一柵極電極14T1及第二柵極電極14T2，在電阻元件形成區(qū)域R中形成具有FUSI結(jié)構(gòu)且寬度彼此不同的第一電阻器14R1及第二電阻器14R2，在電容元件形成區(qū)域C中形成具有FUSI結(jié)構(gòu)且寬度彼此不同的第一上部電極14C1及第二上部電極14C2。
第一實施例的特征在于，在硅化物化工序中，因通過除去第一側(cè)壁105的上部而形成在第二側(cè)壁106和多晶硅膜114之間的空隙部105a，使金屬膜109分別在各多晶硅膜114上獨立、或者金屬膜109的膜厚薄于其它部分。因而，沒有硅化物用的金屬從第二側(cè)壁106的上側(cè)及其近旁過剩提供到各多晶硅膜114的現(xiàn)象。所以，各多晶硅膜114和金屬膜109的可產(chǎn)生反應的體積比(volume ratio)變得不依存于各柵極電極14T1、14T2等的柵極長度，即不依存于各柵極電極14T1、14T2等的平面尺寸。即，各多晶硅膜114和金屬膜109的可產(chǎn)生反應的體積比由在圖4(b)所示的工序中露出的多晶硅膜114、和在圖5(a)所示的工序中沉積的金屬膜109這兩者的膜厚而定，幾乎不變。換句話說，對于各多晶硅膜114的硅化物化反應從反應極限(reaction-limited)轉(zhuǎn)移到供給極限(supply-limited)。這樣一來，即使是彼此的平面尺寸不同的柵極電極14T1、14T2、電阻器14R1、14R2以及上部電極14C1、14C2，也能夠?qū)λ鼈儗崿F(xiàn)組成相同的FUSI結(jié)構(gòu)。另外，此時，由于在多晶硅膜114和其上的金屬膜109之間產(chǎn)生硅化物化，因此幾乎不會產(chǎn)生朝向橫方向(半導體襯底101的面內(nèi)方向)的生長。因而，被全硅化物化的各柵極電極14T1、14T2等的上部在第二側(cè)壁106之間分開，保持了空隙部105a。另外，沉積在N型源極漏極區(qū)域107以及下部電極117上側(cè)的金屬膜109，由于隔有層間絕緣膜108，因此沒有產(chǎn)生硅化物化反應。
其次，如圖6所示，利用例如硫酸和過氧化氫的混合溶液將殘存在層間絕緣膜108等上方的未反應金屬膜109蝕刻除去。然后，在包含被FUSI化的各柵極電極14T1、14T2等的層間絕緣膜108上沉積上層層間絕緣膜，來形成接觸孔及布線。
如上所述，根據(jù)第一實施例所涉及的半導體裝置的制造方法，在被硅化物化的多晶硅膜114的側(cè)面上依次形成了第一側(cè)壁105及第二側(cè)壁106，然后，將第一側(cè)壁105的上部除去，在第二側(cè)壁106和多晶硅膜114之間設置空隙部105a。這樣一來，能夠在多晶硅膜114上沉積金屬膜109時，使金屬膜109在各多晶硅膜114上獨立。并且，即使不獨立時，如上所述，金屬膜109的空隙部105a的上側(cè)部分的膜厚也薄于其它部分的薄厚。因此，能夠防止金屬從形成在層間絕緣膜108及第二側(cè)壁106上的金屬膜109過剩提供到各多晶硅膜114的現(xiàn)象。結(jié)果是不管柵極電極14T1、14T2、電阻器14R1、14R2及上部電極14C1、14C2的尺寸如何，都能夠?qū)⑺鼈冃纬蔀榫哂型唤M成的相同結(jié)構(gòu)。
而且，以往，因柵極電極和側(cè)壁的膨脹率或收縮率的不同而使應力通過側(cè)壁施加到了半導體襯底上。但在本實施例中，不管柵極電極14T1、14T2的平面尺寸如何，因形成在各柵極電極14T1、14T2側(cè)面的空隙部105a，而大大緩和了由各柵極電極14T1、14T2產(chǎn)生的通過第二側(cè)壁106施加到半導體襯底101上的應力。并且，即使是有了接觸，應力也因空隙部105a而被緩和。因此，能夠防止由FUSI化產(chǎn)生的應力使晶體管特性變化的現(xiàn)象。
并且，在第一實施例所涉及的制造方法中，能夠在一個半導體襯底101上同時形成具有相同組成且相同的FUSI結(jié)構(gòu)的第一N型FET11及第二N型FET12、第一電阻元件21及第二電阻元件22、和第一電容元件31及第二電容元件32。
另外，在FET形成區(qū)域T中形成了N型FET11、21，也可以設置P型FET。
并且，能夠?qū)fSiO、HfSiON、SiO2或SiON等用于柵極絕緣膜103及電容絕緣膜113來代替氧化鉿(HfO2)。并且，這里，在同一工序中形成了柵極絕緣膜103及電容絕緣膜113，也可以在不同的工序中形成。
另外，在第一實施例中，在圖4(a)所示的工序中，在保護絕緣膜115從平坦化的層間絕緣膜108露出后，對該保護絕緣膜115及第一側(cè)壁105進行了蝕刻，但并不限定于此，也可以在不設置層間絕緣膜108的狀態(tài)下，對保護絕緣膜115及第一側(cè)壁105進行蝕刻。
(第二實施例)以下，參照附圖對本發(fā)明的第二實施例加以說明。
圖7(a)～圖7(c)示出了本發(fā)明的第二實施例所涉及的半導體裝置的剖面結(jié)構(gòu)。由于在圖7(a)～圖7(c)中，對與圖1所示的構(gòu)成部件同一的構(gòu)成部件標注同一符號，因此在此省略說明。另外，在圖7(a)～圖7(c)中，為了便于圖示，將其分為了3組，本實施例所涉及的半導體裝置形成在一個半導體襯底101上。
如圖7(a)～圖7(c)所示，第二實施例所涉及的半導體裝置具有N型FET形成區(qū)域T1、P型FET形成區(qū)域T2、第一電阻元件形成區(qū)域R1、第二電阻元件形成區(qū)域R2、第一電容元件形成區(qū)域C1及第二電容元件形成區(qū)域C2，作為由選擇性地形成在半導體襯底101上部的元件隔離區(qū)域102區(qū)劃的多個元件形成區(qū)域。這里，各電阻元件形成區(qū)域R1、R2設置在元件隔離區(qū)域102上。
如圖7(a)所示，在N型FET形成區(qū)域T1形成有柵極長度彼此不同的第一N型FET111及第二N型FET121，在P型FET形成區(qū)域T2形成有柵極長度彼此不同的第一P型FET112及第二P型FET122。
如圖7(b)所示，在第一電阻元件形成區(qū)域R1形成有寬度彼此不同的第一電阻元件211及第二電阻元件221，在第二電阻元件形成區(qū)域R2形成有寬度彼此不同的第三電阻元件212及第四電阻元件222。
如圖7(c)所示，在第一電容元件形成區(qū)域C1形成有寬度彼此不同的第一電容元件311及第二電容元件321，在第二電容元件形成區(qū)域C2形成有寬度彼此不同的第三電容元件312及第四電容元件322。
N型FET形成區(qū)域T1中的第一N型FET111及第二N型FET121由柵極絕緣膜103、第一柵極電極14T1及第二柵極電極14T2、第一側(cè)壁105及第二側(cè)壁106、N型延伸區(qū)域104N、和N型源極漏極區(qū)域107N構(gòu)成。其中，該柵極絕緣膜103形成在半導體襯底101上；該第一柵極電極14T1形成在該柵極絕緣膜103上，由被FUSI化的NiSi構(gòu)成；該第二柵極電極14T2形成在該柵極絕緣膜103上，由被FUSI化的NiSi構(gòu)成，柵極長度大于該第一柵極電極14T1；該第一側(cè)壁105及該第二側(cè)壁106依次形成在各柵極電極14T1、14T2的兩側(cè)面上；該N型延伸區(qū)域104N分別形成在半導體襯底101的各柵極電極14T1、14T2的側(cè)方區(qū)域；該N型源極漏極區(qū)域107N分別形成在半導體襯底101的第二側(cè)壁106的側(cè)方區(qū)域。
P型FET形成區(qū)域T2中的第一P型FET112及第二P型FET122由柵極絕緣膜103、第三柵極電極14T3及第四柵極電極14T4、第一側(cè)壁105及第二側(cè)壁106、P型延伸區(qū)域104P、和P型源極漏極區(qū)域107P構(gòu)成。其中，該柵極絕緣膜103形成在半導體襯底101上；該第三柵極電極14T3形成在該柵極絕緣膜103上，由被FUSI化的Ni3Si構(gòu)成；該第四柵極電極14T4形成在該柵極絕緣膜103上，由被FUSI化的Ni3Si構(gòu)成，柵極長度大于該第三柵極電極14T3；該第一側(cè)壁105及該第二側(cè)壁106依次形成在各柵極電極14T3、14T4的兩側(cè)面上；該P型延伸區(qū)域104P分別形成在半導體襯底101的各柵極電極14T3、14T4的側(cè)方區(qū)域；該P型源極漏極區(qū)域107P分別形成在半導體襯底101的第二側(cè)壁106的側(cè)方區(qū)域。
第一電阻元件形成區(qū)域R1中的第一電阻元件211及第二電阻元件221由第一電阻器14R1及第二電阻器14R2、和第一側(cè)壁105及第二側(cè)壁106構(gòu)成。其中，該第一電阻器14R1及該第二電阻器14R2分別由被FUSI化的NiSi構(gòu)成，該第二電阻器14R2的寬度大于該第一電阻器14R1的寬度；該第一側(cè)壁105及該第二側(cè)壁106依次形成在各電阻器14R1、14R2的兩側(cè)面上。
第二電阻元件形成區(qū)域R2中的第三電阻元件212及第四電阻元件222由第三電阻器14R3或第四電阻器14R4、和第一側(cè)壁105及第二側(cè)壁106構(gòu)成。其中，該第三電阻器14R3及該第四電阻器14R4分別由被FUSI化的Ni3Si構(gòu)成，該第四電阻器14R4的寬度大于該第三電阻器14R3的寬度；該第一側(cè)壁105及該第二側(cè)壁106依次形成在各電阻器14R3、14R4的兩側(cè)面上。
第一電容元件形成區(qū)域C1中的第一電容元件311及第二電容元件321，為MIS型電容元件，由電容絕緣膜113、第一上部電極14C1或第二上部電極14C2、第一側(cè)壁105及第二側(cè)壁106、和N型下部電極117N構(gòu)成。其中，該電容絕緣膜113形成在半導體襯底101上；該第一上部電極14C1及該第二上部電極14C2形成在該電容絕緣膜113上，分別由被FUSI化的NiSi構(gòu)成，該第二上部電極14C2的寬度大于該第一上部電極14C1的寬度；該第一側(cè)壁105及該第二側(cè)壁106依次形成在各上部電極14C1、14C2的兩側(cè)面上；該N型下部電極117N形成在半導體襯底101的各上部電極14C1、14C2的側(cè)方區(qū)域及電容絕緣膜113的下側(cè)，由注入N型雜質(zhì)離子而成。N型下部電極117N由N型區(qū)域116N、N型區(qū)域104NC、和N型區(qū)域107NC構(gòu)成。其中，該N型區(qū)域116N形成在半導體襯底101的電容絕緣膜113的下側(cè)，由注入N型雜質(zhì)離子而成；該N型區(qū)域104NC分別形成在半導體襯底101的各上部電極14C1、14C2的側(cè)方區(qū)域，由注入N型雜質(zhì)離子而成；該N型區(qū)域107NC分別形成在半導體襯底101的第二側(cè)壁106的側(cè)方區(qū)域，由注入N型雜質(zhì)離子而成。
第二電容元件形成區(qū)域C2中的第三電容元件312及第四電容元件322，為MIS型電容元件，由電容絕緣膜113、第三上部電極14C3或第四上部電極14C4、第一側(cè)壁105及第二側(cè)壁106、和P型下部電極117P構(gòu)成。其中，該電容絕緣膜113形成在半導體襯底101上；該第三上部電極14C3及該第四上部電極14C4形成在該電容絕緣膜113上，分別由被FUSI化的Ni3Si構(gòu)成，該第四上部電極14C4的寬度大于該第三上部電極14C3的寬度；該第一側(cè)壁105及該第二側(cè)壁106依次形成在各上部電極14C3、14C4的兩側(cè)面上；該P型下部電極117P形成在半導體襯底101的各上部電極14C3、14C4的側(cè)方區(qū)域及電容絕緣膜113的下側(cè)，由注入P型雜質(zhì)離子而成。P型下部電極117P由P型區(qū)域116P、P型區(qū)域104PC、和N型區(qū)域107PC構(gòu)成。其中，該P型區(qū)域116P形成在半導體襯底101的電容絕緣膜113的下側(cè)，由注入P型雜質(zhì)離子而成；該P型區(qū)域104PC分別形成在半導體襯底101的各上部電極14C3、14C4的側(cè)方區(qū)域，由注入P型雜質(zhì)離子而成；該N型區(qū)域107PC分別形成在半導體襯底101的第二側(cè)壁106的側(cè)方區(qū)域，由注入P型雜質(zhì)離子而成。
在這樣的方式下，在第二實施例所涉及的半導體裝置中，讓鎳硅化物的組成(Ni組成)在N型FET形成區(qū)域T1和P型FET形成區(qū)域T2中的第一及第二各柵極電極14T1、14T2之間、和在第三及第四各柵極電極14T3、14T4之間不同。同樣，讓鎳硅化物的組成(Ni組成)在第一及第二各電阻器14R1、14R2之間、第三及第四各電阻器14R3、14R4之間、和第一及第二各上部電極14C1、14C2之間、第三及第四各上部電極14C3、14C4之間不同。而且，讓沉積在被FUSI化的各柵極電極14T1～14T4、各電阻器14R1～14R4及各上部電極14C1～14C4的兩側(cè)面上的第一側(cè)壁105及第二側(cè)壁106中的、各第一側(cè)壁105的上端分別低于各柵極電極14T1～14T4的上表面、各電阻器14R1～14R4的上表面、各上部電極14C1～14C4的上表面及各第二側(cè)壁106的上端。
根據(jù)此結(jié)構(gòu)，在第二實施例所涉及的半導體裝置中，N型FET形成區(qū)域T1、第一電阻元件形成區(qū)域R1及第一電容元件形成區(qū)域C1，不管FUSI結(jié)構(gòu)的大小(平面尺寸)如何而成為同一組成，P型FET形成區(qū)域T2、第二電阻元件形成區(qū)域R2及第二電容元件形成區(qū)域C2，也不管FUSI結(jié)構(gòu)的大小(平面尺寸)如何而成為同一組成。這樣一來，由于能夠防止在FET中因各柵極電極的大小造成的組成不同，而使閾值電壓變化的現(xiàn)象，因此能夠?qū)崿F(xiàn)半導體裝置的性能提高及高集成化。
并且，在各電阻元件211～222及各電容元件311～322中，也能夠防止電阻值和電容值的變化。
另外，在圖7(a)～圖7(c)中，示出了將各N型FET111、121、各P型FET112、122及電容元件311、321、312、322分別形成在由用元件隔離區(qū)域102區(qū)劃的半導體襯底101構(gòu)成的同一區(qū)域內(nèi)的例子，也可以將這些元素單獨形成在由元件隔離區(qū)域102區(qū)劃的區(qū)域內(nèi)，并且，也可以將任意兩種元素組合在同一區(qū)域內(nèi)形成。并且，示出了將電阻元件211、221、212、222鄰接形成在元件隔離區(qū)域102上的例子，也可以將它們形成在分開的元件隔離區(qū)域102上。并且，對于各元件的大小，例如，在FET中將其柵極長度設為了兩種，也可以設為3種或3種以上。
并且，這里，示出了以NiSi及Ni3Si這兩種材料作為各柵極電極14T1、14T3及各電阻器14R1、14R3等的材料的情況，也可以為3種或3種以上。
并且，由于在各FET中，不管柵極電極的大小(柵極長度)如何，通過設置在第一側(cè)壁105上側(cè)的空隙105a而大大緩和了因FUSI化后所施加的熱處理時的硅化物材料和第二側(cè)壁106之間的膨脹率的不同而產(chǎn)生的施加在半導體襯底101的應力，因此能夠防止因應力的不同而造成的FET特性的變化。
并且，雖然在第二實施例中，也示出了以FET、電阻元件及電容元件作為元件的例子，但也能夠適用于使用FUSI結(jié)構(gòu)的導電體的其它元件，例如，保險絲元件等。
以下，參照附圖對上述結(jié)構(gòu)的半導體裝置的制造方法加以說明。
圖8(a)～圖8(c)到圖13(a)～圖13(c)示出了本發(fā)明的第二實施例所涉及的半導體裝置的制造方法的工序順序的剖面結(jié)構(gòu)。
首先，如圖8(a)～圖8(c)所示，與第一實施例一樣，在由硅構(gòu)成的半導體襯底101的上部選擇性地形成元件隔離區(qū)域102。然后，對半導體襯底101的第一電容元件形成區(qū)域C1選擇性地注入N型雜質(zhì)，形成成為N型下部電極117N的一部分的N型區(qū)域116N，對半導體襯底101的第二電容元件形成區(qū)域C2選擇性地注入P型雜質(zhì)，形成成為P型下部電極117P的一部分的P型區(qū)域116P。接著，利用CVD法，在半導體襯底101的主面上沉積由例如HfO2構(gòu)成的柵極絕緣膜103及電容絕緣膜113。此時，也可以在電阻元件形成區(qū)域R的元件隔離區(qū)域102上形成由氧化鉿構(gòu)成的絕緣膜。接著，利用CVD法，在半導體襯底101上依次沉積膜厚為75nm的多晶硅膜114、和膜厚為25nm的由氧化硅構(gòu)成的保護絕緣膜115，此時是以在N型FET形成區(qū)域T1及P型FET形成區(qū)域T2中柵極絕緣膜103夾在半導體襯底101上和多晶硅膜114之間的形式，且在第一電容元件形成區(qū)域C1及第二電容元件形成區(qū)域C2中電容絕緣膜113夾在半導體襯底101上和保護絕緣膜115之間的形式來沉積的。然后，利用光刻法及蝕刻法，將保護絕緣膜115及多晶硅膜114圖案化，在N型及P型各FET形成區(qū)域T1、T2中形成彼此柵極長度不同的第一及第二柵極電極圖案、和彼此柵極長度不同的第三及第四柵極電極圖案。在第一及第二各電阻元件形成區(qū)域R1、R2中，形成彼此寬度不同的第一及第二電阻器圖案、和彼此寬度不同的第三及第四電阻器圖案。在第一及第二各電容元件形成區(qū)域C1、C2中，形成彼此寬度不同的第一及第二上部電極圖案、和彼此寬度不同的第三及第四上部電極圖案。接著，利用CVD法，在分別被圖案化的多晶硅膜114及保護絕緣膜115的兩側(cè)面上形成厚度為5nm的由氧化硅構(gòu)成的第一側(cè)壁105。其次，以第一側(cè)壁105及保護絕緣膜115為掩模，在N型FET形成區(qū)域T1中形成N型延伸區(qū)域104N、和在第一電容元件形成區(qū)域C1中形成成為N型下部電極117N的一部分的N型區(qū)域104NC。然后，在P型FET形成區(qū)域T2中形成P型延伸區(qū)域104P、和在第二電容元件形成區(qū)域C2中形成成為P型下部電極117P的一部分的P型區(qū)域104PC。另外，不論N型雜質(zhì)離子的注入工序和P型雜質(zhì)離子的注入工序的注入順序如何。接著，隔著第一側(cè)壁105在各多晶硅膜114及保護絕緣膜115的兩側(cè)面上分別形成由氮化硅構(gòu)成的第二側(cè)壁106。然后，以保護絕緣膜115、第一側(cè)壁105及第二側(cè)壁106為掩模，形成N型源極漏極區(qū)域107N和成為N型下部電極117N的一部分的N型區(qū)域107NC，接著，形成P型源極漏極區(qū)域107P和成為P型下部電極117P的一部分的P型區(qū)域107PC。然后，也可以利用鎳(Ni)等將N型源極漏極區(qū)域107N、P型源極漏極區(qū)域107P、N型下部電極117N中的N型區(qū)域107NC及P型下部電極117P中的P型區(qū)域107PC的露出面硅化物化。然后，利用CVD法，在半導體襯底101上沉積覆蓋各保護絕緣膜115及側(cè)壁105的由氧化硅構(gòu)成的層間絕緣膜108，利用CMP法將其上表面平坦化，露出各保護絕緣膜115的上表面。
其次，如圖9(a)～圖9(c)所示，利用例如濕蝕刻，除去各保護絕緣膜115，分別露出位于各保護絕緣膜115下側(cè)的多晶硅膜114。此時，由于第一側(cè)壁105和保護絕緣膜115都由氧化硅構(gòu)成，因此將各第一側(cè)壁105的上端蝕刻，使其低于和它鄰接的多晶硅膜114的上表面。另外，在該蝕刻中，也可以使用干蝕刻來代替濕蝕刻。這樣一來，在各第二側(cè)壁106和各多晶硅膜114之間形成具有較高的縱橫尺寸比的空隙部105a。此時，最好從多晶硅膜114的上表面到第一側(cè)壁105上端為止的距離(空隙部105a的深度)，與第一側(cè)壁105的寬度大小相等或者大于或等于第一側(cè)壁105的寬度大小。另外，在第二實施例中，事先在多晶硅膜114上沉積保護絕緣膜115，在利用蝕刻除去該保護絕緣膜115時，對第一側(cè)壁105的上部進行了蝕刻，也可以在保護絕緣膜115和第一側(cè)壁105中使用不同的材料，對保護絕緣膜115和第一側(cè)壁105單獨進行蝕刻。并且，也可以不沉積保護絕緣膜115，在各多晶硅膜114上直接沉積層間絕緣膜108，利用CMP法等將各多晶硅膜114的上表面露出后，再利用蝕刻除去第一側(cè)壁105的上部。
其次，如圖10(a)～圖10(c)所示，利用光刻法，形成以N型FET形成區(qū)域T1、第一電阻元件形成區(qū)域R1及第一電容元件形成區(qū)域C1為掩模的抗蝕膜119，以所形成的抗蝕膜119為掩模，對P型FET形成區(qū)域T2、第二電阻元件形成區(qū)域R2及第二電容元件形成區(qū)域C2中的各多晶硅膜114，進行使用了以氯或溴化氫為主要成分的蝕刻氣體的干蝕刻，獲得膜厚分別為40nm的多晶硅膜114a。此時，在P型FET形成區(qū)域T2、第二電阻元件形成區(qū)域R2及第二電容元件形成區(qū)域C2中，各第一側(cè)壁105的上端必須要低于各多晶硅膜114a的上表面。這里，最好從多晶硅膜114a的上表面到第一側(cè)壁105上端為止的距離(空隙部105a的深度)，與第一側(cè)壁105的寬度大小相同、或者大于或等于第一側(cè)壁105的寬度大小。所以，也可以在圖9所示的工序中，事先使P型FET形成區(qū)域T2等中的第一側(cè)壁105的上端較低，并且，也可以在圖10所示的工序中，進行再次調(diào)整第一側(cè)壁105的高度的蝕刻。
其次，如圖11(a)～圖11(c)所示，利用濺射法，在包含露出的各側(cè)壁105、106及多晶硅膜114、114a的層間絕緣膜108上沉積例如膜厚為45nm的由鎳(Ni)構(gòu)成的金屬膜109。如上所述，由于金屬膜109的沉積一般具有較低的階梯覆蓋性，因此無論多晶硅膜114、114a的大小如何，幾乎沒有金屬膜109沉積在形成于第二側(cè)壁106和多晶硅膜114、114a之間的第一側(cè)壁105上側(cè)的空隙部105a中的現(xiàn)象。所以，各空隙部105a仍然殘存下來。不過，也有跨越該空隙部105a的上側(cè)沉積金屬膜109的時候，此時，由于金屬膜109的膜厚很小，因此沒有什么問題。
其次，如圖12(a)～圖12(c)所示，通過利用例如高速熱處理(RTA)法，在溫度為400℃的氮環(huán)境中對半導體襯底101進行熱處理，使各多晶硅膜114、114a和金屬膜109之間產(chǎn)生硅化物化反應，來對各多晶硅膜114、114a的全部進行硅化物化。藉此方法，在半導體襯底101上的N型FET形成區(qū)域T1中形成組成都為NiSi的FUSI結(jié)構(gòu)的、柵極長度彼此不同的第一柵極電極14T1及第二柵極電極14T2，在第一電阻元件形成區(qū)域R1中形成組成都為NiSi的FUSI結(jié)構(gòu)的、寬度彼此不同的第一電阻器14R1及第二電阻器14R2，在第一電容元件形成區(qū)域C1中形成組成都為NiSi的FUSI結(jié)構(gòu)的、寬度彼此不同的第一上部電極14C1及第二上部電極14C2。而在半導體襯底101上的P型FET形成區(qū)域T2中形成組成都為Ni3Si的FUSI結(jié)構(gòu)的、柵極長度彼此不同的第三柵極電極14T3及第四柵極電極14T4，在第二電阻元件形成區(qū)域R2中形成組成都為Ni3Si的FUSI結(jié)構(gòu)的、寬度彼此不同的第三電阻器14R3及第四電阻器14R4，在第二電容元件形成區(qū)域C2中，形成組成都為Ni3Si的FUSI結(jié)構(gòu)的、寬度彼此不同的第三上部電極14C3及第四上部電極14C4。
第二實施例的特征在于，在硅化物化工序中，因通過除去第二側(cè)壁106和多晶硅膜114、114a之間的第一側(cè)壁105的上部而形成的空隙部105a，使金屬膜109分別在各多晶硅膜114、114a上獨立、或者使金屬膜109的膜厚薄于其它部分。因此，沒有硅化物用的金屬從第二側(cè)壁106的上側(cè)及其近旁過剩提供給各多晶硅膜114、114a的現(xiàn)象。結(jié)果是使各多晶硅膜114、114a和金屬膜109的可產(chǎn)生反應的體積比，不依存于各柵極電極14T1、14T2等的柵極長度，即不依存于各柵極電極14T1、14T2等的平面尺寸。即，各多晶硅膜114、114a和金屬膜109的可產(chǎn)生反應的體積比，由在圖9及圖10所示的工序中露出的多晶硅膜114、114a和在圖11所示的工序中沉積的金屬膜109兩者的膜厚而定，幾乎不變。這樣一來，即使是彼此平面尺寸不同的柵極電極14T1、14T2及14T3、14T4、電阻器14R1、14R2及14R3、14R4、和上部電極14C1、14C2及14C3、14C4，都能夠?qū)崿F(xiàn)組成相同的FUSI結(jié)構(gòu)。另外，此時，由于在多晶硅膜114、114a和其上的金屬膜109之間產(chǎn)生硅化物化，因此幾乎不會產(chǎn)生朝向橫方向(半導體襯底101的面內(nèi)方向)的生長。所以，被全硅化物化的各柵極電極14T1～14T4等的上部在第二側(cè)壁106之間分開，維持了空隙部105a。另外，由于沉積在N型及P型各源極漏極區(qū)域107N、107P，和N型及P型各下部電極117N、117P上側(cè)的金屬膜109，隔有層間絕緣膜108，因此沒有產(chǎn)生硅化物化反應。
而且，在第二實施例中，例如，在圖10(a)所示的工序中，使P型FET形成區(qū)域T2中的柵極電極形成用的多晶硅膜114a的膜厚減少到薄于N型FET形成區(qū)域T1中的柵極電極形成用的多晶硅膜114的膜厚。因此，P型FET形成區(qū)域T2中的金屬膜109對于多晶硅膜114a的體積比，高于N型FET形成區(qū)域T1。這在電阻元件形成區(qū)域R1、R2及電容元件形成區(qū)域C1、C2中也是一樣。其結(jié)果是當將鎳用于金屬膜109時，在N型FET形成區(qū)域T1、第一電阻元件形成區(qū)域R1及第一電容元件形成區(qū)域C1中形成NiSi的FUSI結(jié)構(gòu)，而在P型FET形成區(qū)域T2、第二電阻元件形成區(qū)域R2及第二電容元件形成區(qū)域C2中形成Ni3Si的FUSI結(jié)構(gòu)，能夠同時形成組成彼此不同的FUSI結(jié)構(gòu)。
其次，如圖13(a)～13(c)所示，通過例如硫酸和過氧化氫的混合溶液將殘存在層間絕緣膜108等上方的未反應金屬膜109蝕刻，將其除去。然后，在包含被FUSI化的各柵極電極14T1～14T4等的層間絕緣膜108上沉積上層層間絕緣膜，形成接觸孔及布線。
如上所述，根據(jù)第二實施例所涉及的半導體裝置的制造方法，在被硅化物化的多晶硅膜114、114a的各側(cè)面上依次形成了第一側(cè)壁105及第二側(cè)壁106后，將第一側(cè)壁105的上部除去，在第二側(cè)壁106和多晶硅膜114、114a之間設置空隙部105a。這樣一來，能夠在多晶硅膜114、114a上沉積金屬膜109時，使金屬膜109在各多晶硅膜114、114a上獨立。并且，即使不獨立，金屬膜109的空隙部105a的上側(cè)部分的膜厚也薄于其它部分的薄厚。
因此，不管由NiSi來進行FUSI化的第一及第二各柵極電極14T1、14T2、第一及第二各電阻元件14R1、14R2和第一及第二各上部電極14C1、14C2的尺寸如何，都能夠使它們具有同一組成。同樣，不管由Ni3Si來進行FUSI化的第三及第四各柵極電極14T3、14T4、第三及第四各電阻元件14R3、14R4和第三及第四各上部電極14C3、14C4的尺寸如何，都能夠使它們具有同一組成。而且，能夠同時形成N型FET111、121、P型FET112、122、電阻元件211、221、212、222及電容元件311、321、312、322。
另外，在第二實施例中，例如，使第一電阻元件211和第三電阻元件212具有彼此不同的硅化物組成，但也可以使它們具有NiSi或Ni3Si的相同組成。并且，在電容元件中，也使第一電容元件311和第三電容元件312具有彼此不同的硅化物組成，但也可以使它們具有相同組成。
并且，在第二實施例中，在圖8所示的工序中，使保護絕緣膜115從平坦化的層間絕緣膜108中露出，然后，對該保護絕緣膜115及第一側(cè)壁105進行了蝕刻，但并不限定于此，也可以在不設置層間絕緣膜108的狀態(tài)下，對保護絕緣膜115及第一側(cè)壁105進行蝕刻。
(第三實施例)以下，參照附圖對本發(fā)明的第三實施例加以說明。
圖14(a)～圖14(c)示出了本發(fā)明的第三實施例所涉及的半導體裝置的剖面結(jié)構(gòu)。由于在圖14(a)～圖14(c)中，對與圖7(a)～圖7(c)所示的構(gòu)成部件同一的構(gòu)成部件標注同一符號，因此在此省略說明。另外，在圖14(a)～圖14(c)中，為了便于圖示，將其分為了3組，本實施例所涉及的半導體裝置形成在一個半導體襯底101上。
第三實施例的與第二實施例的不同之處在于形成在P型FET形成區(qū)域T2中的第三柵極電極15T3及第四柵極電極15T4、形成在第二電阻元件形成區(qū)域R2的第三電阻器15R3及第四電阻器15R4、和形成在第二電容元件形成區(qū)域C2的第三上部電極15C3及第四上部電極15C4，分別由白金硅化物(PtSi)FUSI化。
而且，在第二實施例中，進行了將形成在P型FET形成區(qū)域T2、第二電阻元件形成區(qū)域R2及第二電容元件形成區(qū)域C2的被圖案化的各多晶硅膜114的膜厚減少的蝕刻，但在第三實施例中，使它們與N型FET形成區(qū)域T1等相等。
另外，在圖14(a)～圖14(c)中，示出了將各N型FET111、121、各P型FET112、122、各電阻元件211、221、212、222及電容元件311、321、312、322形成在一個半導體襯底101上的例子，也可以單獨形成各個元件，并且，也可以將FET、電阻元件及電容元件中的任意兩種元件組合在一起。
并且，對于各元件的大小，例如，在FET中將其柵極長度設為了兩種，但也可以設為3種或3種以上。
并且，在第三實施例中，示出了以FET、電阻元件及電容元件作為元件的例子，但也可以適用于使用FUSI結(jié)構(gòu)的導電體的其它元件，例如保險絲元件等。
以下，參照附圖對上述結(jié)構(gòu)的半導體裝置的制造方法加以說明。
圖15(a)～圖15(c)到圖22(a)～圖22(c)示出了本發(fā)明的第三實施例所涉及的半導體裝置的制造方法的工序順序的剖面結(jié)構(gòu)。
首先，圖15(a)～圖15(c)與第二實施例所涉及的制造方法中的圖9(a)～圖9(c)一樣，示出了利用蝕刻將形成在半導體襯底101上的層間絕緣膜108、和各第一側(cè)壁105除去，使各第一側(cè)壁105上端的高度低于各第二側(cè)壁106的上端及各多晶硅膜114的上表面的狀態(tài)。
其次，如圖16(a)～圖16(c)所示，利用濺射法，在包含露出的各側(cè)壁105、106及多晶硅膜114的層間絕緣膜108上沉積例如膜厚為45nm的由鎳(Ni)構(gòu)成的第一金屬膜109。如上所述，由于第一金屬膜109的沉積一般具有較低的階梯覆蓋性，因此無論多晶硅膜114的大小如何，幾乎沒有第一金屬膜109沉積在形成于第二側(cè)壁106和多晶硅膜114之間的第一側(cè)壁105上側(cè)的空隙部105a中。所以，各空隙部105a仍然殘存下來。不過，也有跨越該空隙部105a的上側(cè)沉積第一金屬膜109的時候，此時，由于第一金屬膜109的膜厚很小，因此沒有什么問題。
其次，如圖17(a)～圖17(c)所示，利用光刻法，形成以N型FET形成區(qū)域T1、第一電阻元件形成區(qū)域R1及第一電容元件形成區(qū)域C1為掩模的第一抗蝕膜129，以所形成的第一抗蝕膜129為掩模，利用例如硫酸和過氧化氫的混合溶液將覆蓋P型FET形成區(qū)域T2、第二電阻元件形成區(qū)域R2及第二電容元件形成區(qū)域C2的第一金屬膜109除去。
其次，如圖18(a)～圖1S(c)所示，通過在將第一抗蝕膜129除去后，利用例如高速熱處理(RTA)法，在溫度為400℃的氮環(huán)境中對半導體襯底101進行熱處理，使N型FET形成區(qū)域T1、第一電阻元件形成區(qū)域R1及第一電容元件形成區(qū)域C1中的各多晶硅膜114和第一金屬膜109之間產(chǎn)生硅化物化反應，來對各多晶硅膜114的全部進行硅化物化。藉此方法，在N型FET形成區(qū)域T1中形成組成都為NiSi的FUSI結(jié)構(gòu)的、柵極長度彼此不同的第一柵極電極14T1及第二柵極電極14T2，在第一電阻元件形成區(qū)域R1中形成組成都為NiSi的FUSI結(jié)構(gòu)的、寬度彼此不同的第一電阻器14R1及第二電阻器14R2，在第一電容元件形成區(qū)域C1中，形成組成都為NiSi的FUSI結(jié)構(gòu)的、寬度彼此不同的第一上部電極14C1及第二上部電極14C2。
第三實施例的特征在于，在第一硅化物化工序中，因通過將第二側(cè)壁106和多晶硅膜114之間的第一側(cè)壁105的上部除去而形成的空隙部105a，使第一金屬膜109在各多晶硅膜114、114a上獨立、或者第一金屬膜109的膜厚薄于其它部分的膜厚。因此，沒有硅化物化用的金屬從第二側(cè)壁106的上側(cè)及其近旁過剩提供給各多晶硅膜114的現(xiàn)象。結(jié)果是各多晶硅膜114和第一金屬膜109的可產(chǎn)生反應的體積比，由在圖15所示的工序中露出的多晶硅膜114和在圖16所示的工序中沉積的第一金屬膜109兩者的膜厚而定，幾乎不變。這樣一來，即使是彼此平面尺寸不同的柵極電極14T1、14T2、電阻器14R1、14R2及上部電極14C1、14C2，也能夠?qū)崿F(xiàn)組成相同的FUSI結(jié)構(gòu)。另外，此時，由于在多晶硅膜114和其上的第一金屬膜109之間產(chǎn)生硅化物化，因此幾乎不會產(chǎn)生朝向橫方向的生長。所以，被全硅化物化的各柵極電極14T1、14T2等的上部在第二側(cè)壁106之間分開，維持了空隙部105a。另外，由于沉積在N型源極漏極區(qū)域107N、及N型區(qū)域107NC上側(cè)的第一金屬膜109，隔有層間絕緣膜108，因此沒有產(chǎn)生硅化物化反應。
其次，如圖19(a)～圖19(c)所示，利用例如硫酸和過氧化氫的混合溶液將未反應的第一金屬膜109除去，然后，再利用濺射法，在包含露出的各側(cè)壁105、106、各柵極電極14T1、14T2、各電阻器14R1、14R2、各上部電極14C1、14C2及各多晶硅膜114的層間絕緣膜108上沉積例如膜厚為45nm的由白金(Pt)構(gòu)成的第二金屬膜110。由于一般在第二金屬膜110的沉積中也具有較低的階梯覆蓋性，因此無論多晶硅膜114的大小如何，幾乎沒有第二金屬膜110沉積在形成于第二側(cè)壁106和多晶硅膜114之間的第一側(cè)壁105上側(cè)的空隙部105a中。所以，各空隙部105a仍然殘存下來。不過，也有跨越該空隙部105a的上側(cè)沉積第二金屬膜110的時候，此時，由于第二金屬膜110的膜厚很小，因此沒有什么問題。
其次，如圖20(a)～圖20(c)所示，利用光刻法，形成以P型FET形成區(qū)域T2、第二電阻元件形成區(qū)域R2及第二電容元件形成區(qū)域C2為掩模的第二抗蝕膜139，以所形成的第二抗蝕膜139為掩模，利用例如硫酸和過氧化氫的混合溶液將覆蓋N型FET形成區(qū)域T1、第一電阻元件形成區(qū)域R1及第一電容元件形成區(qū)域C1的第二金屬膜110除去。
其次，如圖21(a)～圖21(c)所示，通過在將第二抗蝕膜139除去后，利用例如高速熱處理(RTA)法，在溫度為400℃的氮環(huán)境中對半導體襯底101進行熱處理，使P型FET形成區(qū)域T2、第二電阻元件形成區(qū)域R2及第二電容元件形成區(qū)域C2中的各多晶硅膜114和第二金屬膜110之間產(chǎn)生硅化物化反應，來對各多晶硅膜114的全部進行硅化物化。藉此方法，在P型FET形成區(qū)域T2中形成組成都為PtSi的FUSI結(jié)構(gòu)的、柵極長度彼此不同的第三柵極電極15T3及第四柵極電極15T4，在第二電阻元件形成區(qū)域R2中形成組成都為PtSi的FUSI結(jié)構(gòu)的、寬度彼此不同的第三電阻器15R3及第四電阻器15R4，在第二電容元件形成區(qū)域C2中形成組成都為PtSi的FUSI結(jié)構(gòu)的、寬度彼此不同的第三上部電極15C3及第四上部電極15C4。
第三實施例的特征在于，在第二硅化物化工序中，因通過將第二側(cè)壁106和多晶硅膜114之間的第一側(cè)壁105的上部除去而形成的空隙部105a，使第二金屬膜110在各多晶硅膜114上獨立、或者第二金屬膜110的膜厚薄于其它部分的膜厚。因此，沒有硅化物化用的金屬從第二側(cè)壁106的上側(cè)及其近旁過剩提供給各多晶硅膜114的現(xiàn)象。結(jié)果是各多晶硅膜114和第二金屬膜110的可產(chǎn)生反應的體積比，由在圖18所示的工序中露出的多晶硅膜114和在圖19所示的工序中沉積的第二金屬膜110兩者的膜厚而定，幾乎不變。這樣一來，即使是彼此平面尺寸不同的柵極電極15T3、15T4、電阻器15R3、15R4及上部電極15C3、15C4，也能夠?qū)崿F(xiàn)組成相同的FUSI結(jié)構(gòu)。另外，此時，由于在多晶硅膜114和其上的第二金屬膜110之間產(chǎn)生硅化物化，因此幾乎不會產(chǎn)生朝向橫方向的生長。所以，被全硅化物化的各柵極電極15T3、15T4等的上部在第二側(cè)壁106之間分開，維持了空隙部105a。另外，由于沉積在P型源極漏極區(qū)域107P、及P型區(qū)域117P的上側(cè)的第二金屬膜110，隔有層間絕緣膜108，因此沒有產(chǎn)生硅化物化反應。
其次，如圖22(a)～圖22(c)所示，利用例如硫酸和過氧化氫的混合溶液對未反應的第二金屬膜110進行蝕刻，將其除去。然后，在包含被FUSI化的各柵極電極14T1、14T2、15T3、15T4等的層間絕緣膜108上沉積上層層間絕緣膜，形成接觸孔和布線。
如上所述，根據(jù)第三實施例所涉及的半導體裝置的制造方法，在被硅化物化的多晶硅膜114的各側(cè)面上依次形成第一側(cè)壁105及第二側(cè)壁106后，將第一側(cè)壁105的上部除去，在第二側(cè)壁106和多晶硅膜114之間設置空隙部105a。這樣一來，能夠在多晶硅膜114上沉積第一金屬膜109或第二金屬膜110時，使該金屬膜109、110在各多晶硅膜114上獨立。并且，即使不獨立，該金屬膜109、110中的空隙部105a的上側(cè)部分的膜厚也薄于其它部分的膜厚。
因此，能夠使由NiSi進行FUSI化的第一及第二各柵極電極14T1、14T2、第一及第二各電阻元件14R1、14R2和第一及第二各上部電極14C1、14C2的組成為同一組成，而不管它們的大小(平面尺寸)如何。同樣，能夠使由PtSi進行FUSI化的第三及第四各柵極電極15T3、15T4、第三及第四各電阻元件15R3、15R4和第三及第四各上部電極15C3、15C4的組成為同一組成，而不管它們的大小(平面尺寸)如何。其結(jié)果是由于能夠防止在FET中因各柵極電極14T1、14T2、15T3、15T4的大小而造成組成不同，使閾值電壓變化的現(xiàn)象，因此能夠?qū)崿F(xiàn)半導體裝置性能的提高及高集成化。
而且，能夠同時形成N型FET111、121、P型FET112、122、電阻元件211、221、212、222及電容元件311、321、312、322。
另外，由于在各FET中，不管柵極電極的大小如何，因設置在第一側(cè)壁105上側(cè)的空隙部105a而大大緩和了在FUSI化后所施加的熱處理時的硅化物材料和第二側(cè)壁106之間的膨脹率的不同而造成的施加在半導體襯底101上的應力，因此能夠防止因應力的不同而產(chǎn)生的FET特性的變化。
另外，在第三實施例中，例如，使第一電阻元件211和第三電阻元件212具有不同的硅化物組成，但也可以使它們?yōu)镹iSi或PtSi的相同組成。并且，在電容元件中，也使第一電容元件311和第三電容元件312具有不同的硅化物組成，但也可以使它們具有同一組成。
并且，作為第三實施例所涉及的制造方法的一變形例，也可以在沉積圖16所示的第一金屬膜109后，僅對P型FET形成區(qū)域T2、第二電阻元件形成區(qū)域R2及第二電容元件形成區(qū)域C2選擇性地再次沉積第一金屬膜109，來使P型FET形成區(qū)域T2中的第三柵極電極15T3、15T4等的金屬組成比較大，例如，也可以是Ni3Si。
(產(chǎn)業(yè)上的利用可能性)
本發(fā)明所涉及的半導體裝置及其制造方法，具有能夠獲得相同的FUSI結(jié)構(gòu)的效果，特別適用于包含具有被FUSI化的柵極電極的場效應晶體管的半導體裝置及其制造方法。
權(quán)利要求
1.一種半導體裝置，包括具有由金屬全硅化物化的第一柵極電極的第一MIS型晶體管，其特征在于上述第一MIS型晶體管，具有第一柵極絕緣膜，形成在半導體區(qū)域上，上述第一柵極電極，形成在上述第一柵極絕緣膜上，第一側(cè)壁，形成在上述第一柵極電極的側(cè)面上，以及第二側(cè)壁，隔著上述第一側(cè)壁形成在上述第一柵極電極的側(cè)面上；上述第一側(cè)壁和上述第二側(cè)壁彼此的蝕刻特性不同；上述第一側(cè)壁的上端形成得低于上述第一柵極電極的上表面及上述第二側(cè)壁的上端。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于上述第二側(cè)壁的上端高于上述第一柵極電極的上表面。
3.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于還包括第二MIS型晶體管，該第二MIS型晶體管具有由上述金屬全硅化物化的、柵極長度大于上述第一柵極電極的第二柵極電極；上述第二MIS型晶體管，具有第二柵極絕緣膜，形成在上述半導體區(qū)域上，上述第二柵極電極，形成在上述第二柵極絕緣膜上，上述第一側(cè)壁，形成在上述第二柵極電極的側(cè)面上，以及上述第二側(cè)壁，隔著上述第一側(cè)壁形成在上述第二柵極電極的側(cè)面上；上述第一側(cè)壁的上端形成得低于上述第二柵極電極的上表面及上述第二側(cè)壁的上端；上述第一MIS型晶體管的導電型和上述第二MIS型晶體管的導電型相同。
4.根據(jù)權(quán)利要求3所述的半導體裝置，其特征在于上述第一柵極電極的上表面及上述第二柵極電極的上表面，距離上述半導體區(qū)域的上表面的高度彼此相等。
5.根據(jù)權(quán)利要求3或4所述的半導體裝置，其特征在于上述第一柵極電極和上述第二柵極電極具有相同的組成。
6.根據(jù)權(quán)利要求1～5中的任意一項所述的半導體裝置，其特征在于還包括第三MIS型晶體管，該第三MIS型晶體管具有由上述金屬全硅化物化的第三柵極電極；上述第三MIS型晶體管，具有第三柵極絕緣膜，形成在上述半導體區(qū)域上，上述第三柵極電極，形成在上述第三柵極絕緣膜上，上述第一側(cè)壁，形成在上述第三柵極電極的側(cè)面上，以及上述第二側(cè)壁，隔著上述第一側(cè)壁形成在上述第三柵極電極的側(cè)面上；上述第一側(cè)壁的上端形成得低于上述第三柵極電極的上表面及上述第二側(cè)壁的上端；上述第一MIS型晶體管的導電型和上述第三MIS型晶體管的導電型彼此不同。
7.根據(jù)權(quán)利要求6所述的半導體裝置，其特征在于上述第一柵極電極和上述第三柵極電極具有不同的組成。
8.根據(jù)權(quán)利要求1～5中的任意一項所述的半導體裝置，其特征在于還包括電阻元件，具有由上述金屬全硅化物化的電阻器；上述電阻元件，具有上述電阻器，形成在設置在上述半導體區(qū)域上的元件隔離區(qū)域上，上述第一側(cè)壁，形成在上述電阻器的側(cè)面上，以及上述第二側(cè)壁，隔著上述第一側(cè)壁形成在上述電阻器的側(cè)面上；上述第一側(cè)壁的上端形成得低于上述電阻器的上表面及上述第二側(cè)壁的上端。
9.根據(jù)權(quán)利要求8所述的半導體裝置，其特征在于上述第一柵極電極和上述電阻器具有相同的組成。
10.根據(jù)權(quán)利要求1～5中的任意一項所述的半導體裝置，其特征在于還包括電容元件，具有由上述金屬全硅化物化的上部電極；上述電容元件，具有電容絕緣膜，形成在上述半導體區(qū)域上，上述上部電極，形成在上述電容絕緣膜上，上述第一側(cè)壁，形成在上述上部電極的側(cè)面上，以及上述第二側(cè)壁，隔著上述第一側(cè)壁形成在上述上部電極的側(cè)面上；上述第一側(cè)壁的上端形成得低于上述上部電極的上表面及上述第二側(cè)壁的上端。
11.根據(jù)權(quán)利要求10所述的半導體裝置，其特征在于上述第一柵極電極和上述上部電極具有相同的組成。
12.一種半導體裝置的制造方法，該半導體裝置包括在第一柵極絕緣膜上具有第一柵極電極的第一MIS型晶體管，其特征在于包括工序a，在半導體區(qū)域上形成上述第一柵極絕緣膜；工序b，在上述第一柵極絕緣膜上形成第一柵極用硅膜；工序c，在上述第一柵極用硅膜的側(cè)面上形成第一側(cè)壁；工序d，隔著上述第一側(cè)壁，在上述第一柵極用硅膜的側(cè)面上形成第二側(cè)壁；工序e，在上述工序d后，對上述第一側(cè)壁進行蝕刻，使上述第一側(cè)壁上端的高度低于上述第一柵極用硅膜的上表面及上述第二側(cè)壁的上端；工序f，在上述工序e后，在上述第一柵極用硅膜上形成金屬膜；以及工序g，由上述金屬膜將上述第一柵極用硅膜全硅化物化，來形成上述第一柵極電極。
13.根據(jù)權(quán)利要求12所述的半導體裝置的制造方法，其特征在于上述工序b包含在上述第一柵極用硅膜上形成保護絕緣膜的工序；上述工序c包含在上述第一柵極用硅膜及上述保護絕緣膜的側(cè)面上形成上述第一側(cè)壁的工序；上述工序d包含隔著上述第一側(cè)壁，在上述第一柵極用硅膜及上述保護絕緣膜的側(cè)面上形成第二側(cè)壁的工序；上述工序e包含對上述保護絕緣膜進行蝕刻，使上述第一柵極用硅膜的上表面露出的工序。
14.根據(jù)權(quán)利要求12或13所述的半導體裝置的制造方法，其特征在于上述半導體裝置還包括第二MIS型晶體管，該第二MIS型晶體管在第二柵極絕緣膜上具有柵極長度大于上述第一柵極電極的第二柵極電極；上述工序a包含在上述半導體區(qū)域上形成上述第二柵極絕緣膜的工序；上述工序b包含在上述第二柵極絕緣膜上形成第二柵極用硅膜的工序；上述工序c包含在上述第二柵極用硅膜的側(cè)面上形成上述第一側(cè)壁的工序；上述工序d包含隔著上述第一側(cè)壁，在上述第二柵極用硅膜的側(cè)面上形成上述第二側(cè)壁的工序；上述工序e包含對上述第一側(cè)壁進行蝕刻，使上述第一側(cè)壁上端的高度低于上述第二柵極用硅膜的上表面及上述第二側(cè)壁上端的工序；上述工序f包含在上述第二柵極用硅膜上形成上述金屬膜的工序；上述工序g包含由上述金屬膜將上述第二柵極用硅膜全硅化物化，來形成上述第二柵極電極的工序。
15.根據(jù)權(quán)利要求12或13所述的半導體裝置的制造方法，其特征在于上述半導體裝置還包括第三MIS型晶體管，該第三MIS型晶體管在第三柵極絕緣膜上具有由組成與上述第一柵極電極的組成不同的組成構(gòu)成的第三柵極電極；上述工序a包含在上述半導體區(qū)域上形成上述第三柵極絕緣膜的工序；上述工序b包含在上述第三柵極絕緣膜上形成第三柵極用硅膜的工序；上述工序c包含在上述第三柵極用硅膜的側(cè)面上形成上述第一側(cè)壁的工序；上述工序d包含隔著上述第一側(cè)壁，在上述第三柵極用硅膜的側(cè)面上形成上述第二側(cè)壁的工序；上述工序e包含對上述第一側(cè)壁進行蝕刻，使上述第一側(cè)壁上端的高度低于上述第三柵極用硅膜的上表面及上述第二側(cè)壁上端的工序；上述工序f包含在上述第三柵極用硅膜上形成上述金屬膜的工序；上述工序g包含由上述金屬膜將上述第三柵極用硅膜全硅化物化，來形成上述第三柵極電極的工序；在上述工序b后，上述工序f前，還包括對上述第三柵極用硅膜進行蝕刻，使上述第三柵極用硅膜上表面的高度低于上述第一柵極用硅膜上表面的工序h。
16.根據(jù)權(quán)利要求12或13所述的半導體裝置的制造方法，其特征在于上述半導體裝置還包括第三MIS型晶體管，該第三MIS型晶體管在第三柵極絕緣膜上具有組成與上述第一柵極電極的組成不同的組成的第三柵極電極；上述工序a包含在上述半導體區(qū)域上形成上述第三柵極絕緣膜的工序；上述工序b包含在上述第三柵極絕緣膜上形成第三柵極用硅膜的工序；上述工序c包含在上述第三柵極用硅膜的側(cè)面上形成上述第一側(cè)壁的工序；上述工序d包含隔著上述第一側(cè)壁，在上述第三柵極用硅膜的側(cè)面上形成上述第二側(cè)壁的工序；上述工序e包含對上述第一側(cè)壁進行蝕刻，使上述第一側(cè)壁上端的高度低于上述第三柵極用硅膜的上表面及上述第二側(cè)壁上端的工序；在上述工序e后，還包括在上述第三柵極用硅膜上形成其它金屬膜的工序i、和由上述其它金屬膜將上述第三柵極用硅膜全硅化物化來形成上述第三柵極電極的工序j。
17.根據(jù)權(quán)利要求12或13所述的半導體裝置的制造方法，其特征在于上述半導體裝置還包括具有電阻器的電阻元件；在上述工序a前，還包括在上述半導體區(qū)域上部形成元件隔離區(qū)域的工序k；上述工序b包含在上述元件隔離區(qū)域上形成電阻用硅膜的工序；上述工序c包含在上述電阻用硅膜的側(cè)面上形成上述第一側(cè)壁的工序；上述工序d包含隔著上述第一側(cè)壁，在上述電阻用硅膜的側(cè)面上形成上述第二側(cè)壁的工序；上述工序e包含對上述第一側(cè)壁進行蝕刻，使上述第一側(cè)壁上端的高度低于上述電阻用硅膜的上表面及上述第二側(cè)壁上端的工序；上述工序f包含在上述電阻用硅膜上形成上述金屬膜的工序；上述工序g包含由上述金屬膜將上述電阻用硅膜全硅化物化，來形成上述電阻器的工序。
18.根據(jù)權(quán)利要求12或13所述的半導體裝置的制造方法，其特征在于上述半導體裝置還包括具有上部電極的電容元件；上述工序a包含在上述半導體區(qū)域上形成上述電容絕緣膜的工序；上述工序b包含在上述電容絕緣膜上形成電容用硅膜的工序；上述工序c包含在上述電容用硅膜的側(cè)面上形成上述第一側(cè)壁的工序；上述工序d包含隔著上述第一側(cè)壁，在上述電容用硅膜的側(cè)面上形成上述第二側(cè)壁的工序；上述工序e包含對上述第一側(cè)壁進行蝕刻，使上述第一側(cè)壁上端的高度低于上述電容用硅膜的上表面及上述第二側(cè)壁上端的工序；上述工序f包含在上述電容用硅膜上形成上述金屬膜的工序；上述工序g包含由上述金屬膜將上述電容用硅膜全硅化物化，來形成上述上部電極的工序。
全文摘要
本發(fā)明公開了半導體裝置及其制造方法。目的在于能夠?qū)崿F(xiàn)不管柵極長度如何、具有相同組成的FUSI結(jié)構(gòu)的半導體裝置及其制造方法。在具有被FUSI化的柵極長度不同的第一柵極電極14T1及第二柵極電極14T2的半導體裝置中，在第一柵極電極14T1依次形成第一側(cè)壁105和第二側(cè)壁106，第一側(cè)壁105的上端低于第一柵極電極14T1的上表面及第二側(cè)壁106的上端且第一側(cè)壁105和第二側(cè)壁106彼此的蝕刻特性不同。在第二柵極電極14T2中，第一側(cè)壁105的上端也低于第二柵極電極14T2的上表面及第二側(cè)壁106的上端。
文檔編號H01L27/04GK1956219SQ20061010099
公開日2007年5月2日 申請日期2006年8月1日 優(yōu)先權(quán)日2005年10月26日
發(fā)明者工藤千秋 申請人:松下電器產(chǎn)業(yè)株式會社