專利名稱：電子電路和具有可變偏壓的存儲(chǔ)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及電技術(shù)，特別是涉及電子電路。
背景技術(shù)：
隨著電路制造技術(shù)按比例減小，管芯之間(inter-die)和管芯內(nèi)部(intra-die)在工藝參數(shù)方面的變化，如溝道長(zhǎng)度L、寬度W、閾值電壓Vt等，在電路設(shè)計(jì)中已經(jīng)成為嚴(yán)重問(wèn)題。例如，在靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)單元中的相鄰晶體管之間，器件到器件(管芯內(nèi)部)在L、W或Vt方面的變化可以明顯地降低單元的穩(wěn)定性，并且可以導(dǎo)致讀寫延時(shí)。由于燒入(burn-in)后的負(fù)偏壓不穩(wěn)定(NBTI)效應(yīng)引起了p型(PFET)場(chǎng)效應(yīng)晶體管(FET)的Vt的劣化，導(dǎo)致了讀寫操作期間Vmin(操作內(nèi)存單元所需最小電壓)的問(wèn)題。如果PFET制成太強(qiáng)(也就是，對(duì)于給定的漏極-源極電壓差VDS，具有相對(duì)高的漏電流iD)，則寫入容限可能明顯劣化。
因此，人們希望解決出現(xiàn)在電子電路設(shè)計(jì)中產(chǎn)生的各種問(wèn)題，例如，可以在電子存儲(chǔ)電路中遇到的，在具有幾種操作模式(例如讀模式和寫模式)的電子電路中出現(xiàn)的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的原理提供有關(guān)電子電路的可變偏壓的技術(shù)。根據(jù)本發(fā)明一個(gè)方面的電子電路的示范性實(shí)施例，可以具有第一類型的基板，例如，p型或者n型，并且還可以具有形成在基板中的阱。該阱可以典型地為基板的相反類型。此外，示范性電路也可以具有至少一個(gè)與阱相同類型的FET，其制作在基板上；和至少一個(gè)與基板相同類型的FET，其制作在阱上。該示范性電路還可以包括阱-偏壓電路。這樣的阱-偏壓電路可以構(gòu)造成以第一方式偏壓阱，對(duì)于第一操作模式預(yù)選了第一方式，以及以不同于第一方式的第二方式偏壓阱，對(duì)于第二操作模式預(yù)選了第二方式。
在本發(fā)明的一個(gè)或多個(gè)示范性實(shí)施例中，電子電路可以為存儲(chǔ)電路，例如SRAM電路。基板可以為p型，而阱可以為n型。此外，PFET可以使用混合取向技術(shù)(HOT，hybrid orientation technology)。此外，與第二方式相比，第一方式中的偏壓可以為減少的偏壓，以在讀操作期間增強(qiáng)FET的電流對(duì)于電壓特性，同時(shí)也可以增加偏壓，以在寫操作期間減弱電流對(duì)于電壓特性。
另一方面，本發(fā)明的一個(gè)或多個(gè)示范性實(shí)施例可以包括存儲(chǔ)電路，其中對(duì)于讀和寫操作改變了存儲(chǔ)單元中的晶體管的偏壓。
參照附圖，通過(guò)對(duì)其中的下述示例性實(shí)施例的詳細(xì)描述，本發(fā)明的這些和其它的目的、特征和優(yōu)點(diǎn)將變得明了。


圖1展示了根據(jù)本發(fā)明一個(gè)方面的電子電路的示范性實(shí)施例；圖2展示了示范性n型FET(NFET)，具體而言n型金屬氧化物半導(dǎo)體FET(MOSFET)的漏電流對(duì)于漏極-源極電壓特性；圖3是類似于圖2的但是對(duì)于PFET，具體而言p型MOSFET的一族曲線；圖4展示了根據(jù)本發(fā)明的一方面的包括阱-偏壓電路的存儲(chǔ)電路的示范性實(shí)施例；圖5描繪了根據(jù)本發(fā)明另一方面的阱-偏壓電路的替換實(shí)施例；圖6展示了圖5的阱-偏壓電路的真值表；圖7展示了在半選擇模式下描繪噪聲和PFET閾值電壓變化的模擬結(jié)果；圖8描繪了根據(jù)本發(fā)明另一方面的包括單元-偏壓電路的存儲(chǔ)電路的另一個(gè)示范實(shí)施例；圖9描繪了圖8的單元-偏壓電路的真值表；圖10描繪了根據(jù)本發(fā)明另一方面具有單元-偏壓電路的存儲(chǔ)電路的另一個(gè)替換示范性實(shí)施例；圖11描繪了根據(jù)本發(fā)明另一方面的示范性方案，用于將信號(hào)柵控到存儲(chǔ)單元中的通過(guò)晶體管的柵極；以及圖12描繪了根據(jù)本發(fā)明另一方面的示范性實(shí)施例，用于實(shí)施圖11的技術(shù)。
具體實(shí)施例方式
現(xiàn)在來(lái)關(guān)注圖1，其描繪了根據(jù)本發(fā)明一個(gè)方面的示范性電子電路100。電路100至少具有第一和第二操作模式。這樣的模式可以寬泛地理解為任何類型的模式、操作級(jí)、操作狀態(tài)、操作條件(包括任何空閑或類似模式)等等，其可受益于可變偏壓的阱和/或晶體管。如將在下面討論，在示范性存儲(chǔ)電路中，操作模式可以為(例如)“讀”和“寫”模式。電路100包括第一類型的基板102，p型或者n型。電路100還包括形成在基板102上的阱104。阱104典型地為與基板102相反的類型。在圖1所示的例子中，基板102是p型，而阱104是n型。(也可以稱基板為第一類型材料，而阱稱為第二類型材料；采用這樣的命名法，例如硅的單一材料以兩種不同的方法摻雜，從而產(chǎn)生兩種不同導(dǎo)電類型，例如p和n，當(dāng)以一種方法摻雜，如p時(shí)，可以構(gòu)成第一類型材料，而當(dāng)以另一種方法摻雜，如n時(shí)，則構(gòu)成第二種類型材料)。電路100也包括至少一個(gè)與阱104相同類型的FET 106，其制作在基板102上。另外，電路100包括至少一個(gè)與基板102相同類型的FET 108，其制作在阱104上。
在圖1所示的示范性實(shí)施例中，電路100是互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路。注意，晶體管106包括通過(guò)接觸110和相關(guān)的n型區(qū)域111形成的漏極和通過(guò)接觸112和相關(guān)的n型區(qū)域113形成的源極。此外，晶體管106包括具有適當(dāng)絕緣層116的柵極114。晶體管108包括通過(guò)接觸118及相關(guān)的p型區(qū)域119形成的源極和通過(guò)接觸120及相關(guān)的p型區(qū)域121形成的漏極。晶體管108還包括具有相關(guān)的絕緣體124的柵極122?？梢岳缬蒘iO2形成適當(dāng)?shù)母綦x區(qū)126。晶體管108可以采用HOT可選地形成，其中采用不同的硅晶體取向，以最大化PFET的性能。
電路100還包括阱-偏壓電路128，其構(gòu)造成以第一方式偏壓阱104，第一方式為第一操作模式所預(yù)選，而以不同于第一方式的第二方式偏壓阱104，第二方式為第二操作模式所預(yù)選。下面將討論各種示范性類型的阱-偏壓電路。
電路100也可以包括FET-偏壓電路130。這種電路可以至少與晶體管106連接，并且可以構(gòu)造成以至少兩種不同的方式偏壓晶體管106，例如，其對(duì)應(yīng)于上面討論的第一和第二操作模式。下面將討論FET-偏壓電路的幾個(gè)具體的實(shí)施例。注意，如圖1所示，電路130與晶體管108的源極電互連；晶體管106、108的漏極電互連；晶體管106的源極接地。因而，應(yīng)該意識(shí)到，通常電路130可以對(duì)于晶體管106和/或晶體管108具有偏壓效應(yīng)。注意，電路130的功能是偏壓晶體管本身，而不是阱(盡管在本發(fā)明的一個(gè)或更多實(shí)施例中，可能結(jié)合電路128和130的功能)。
電路130可以具有一個(gè)適當(dāng)?shù)墓┙o電壓V1，并且可以對(duì)于晶體管108的源極施加標(biāo)為Vcsv的電壓。此外，阱-偏壓電路128可以具有供給電壓Vcs。還應(yīng)注意，阱104可以提供有適當(dāng)?shù)内褰佑|，為了圖示方便的目的這沒(méi)有明確地展示在圖1中，但通過(guò)電路128與阱104的互連線暗示。
現(xiàn)在應(yīng)關(guān)注圖2和3，其可分別適用于NFET和PFET。注意，貫穿于包括權(quán)利要求的本申請(qǐng)文件，都涉及到“增強(qiáng)”或“減弱”FET電流對(duì)于電壓特性的作用。參照?qǐng)D2，在NFET的背景中，所提及的增強(qiáng)電流對(duì)于電壓特性旨在指示對(duì)于給定的漏極-源極電壓差VDS，導(dǎo)致更大漏極電流iD的偏壓的變化(即柵極-源極電壓曲線VGS4的曲線與VGS1曲線相比代表了“更強(qiáng)的”電流對(duì)于電壓特性)。相反，“減弱”電流對(duì)于電壓特性的作用，旨在指示對(duì)于給定的漏極-源極電壓VDS導(dǎo)致降低的漏極電流的作用。即與曲線VGS4相比，曲線VGS1代表了“減弱”的FET。
在圖3中，對(duì)于給定的(負(fù))漏極-源極電壓差VDS，表示較大(負(fù))漏極電流iD的曲線被認(rèn)為對(duì)于給定的漏極-源極電壓差要“強(qiáng)”于具有較小漏極電流的曲線(即與曲線VGS1相比，曲線VGS4被認(rèn)為表示更強(qiáng)的電流對(duì)于電壓特性)。因而，作為例子，與第二方式相比，以第一方式的上述的偏壓可以為減少的偏壓，從而在第二操作模式期間增強(qiáng)晶體管108的電流對(duì)于電壓特性。而與第一方式相比，以第二方式的偏壓可以包括增加的偏壓，從而在第一操作模式期間減弱晶體管108的電流對(duì)于電壓特性。如上討論應(yīng)注意的是，前述的第一和第二模式可以例如為在存儲(chǔ)電路中的讀和寫模式。然而，如上面的討論，本發(fā)明可以擴(kuò)展到具有不同操作模式的任何類型的電路和可以受益于不同的偏壓，并且也可以擴(kuò)展到超出第一和第二模式的另外模式(偏壓和/或操作)。
參照?qǐng)D2和3，應(yīng)該認(rèn)識(shí)到，F(xiàn)ET的漏極電流通常為柵極-源極電壓差、閾值電壓、漏極-源極電壓差和各種物理器件參數(shù)的函數(shù)?！凹訌?qiáng)”和“減弱”已經(jīng)在柵極-源極電壓曲線族的背景中討論，但所述術(shù)語(yǔ)同樣地適用于由閾值電壓Vt中的變化產(chǎn)生的對(duì)于給定的VDS的漏極電流的變化。這樣的Vt中的變化可以又成為改變阱偏壓(或直接形成在基板上的器件的基板偏壓)的結(jié)果。
現(xiàn)在來(lái)關(guān)注圖4，其描繪了根據(jù)本發(fā)明另一個(gè)方面的存儲(chǔ)電路400的示范性實(shí)施例。應(yīng)該認(rèn)識(shí)到，電路400盡管以示意性形式描繪，但是典型地形成在p型或n型基板上。此外，電路400可以典型地包括NFET和PFET，并且通?？梢园ㄔS多的形成在基板中的阱。阱是p型或n型，并且典型地是與基板相反的類型。電路400包括許多位線結(jié)構(gòu)。在圖4的示范性實(shí)施例中，每一個(gè)結(jié)構(gòu)由真位線402和互補(bǔ)位線404形成。雖然在圖4的示范性實(shí)施例中展示了真和互補(bǔ)對(duì)，但是應(yīng)該認(rèn)識(shí)到，本發(fā)明的原理可以應(yīng)用到每一個(gè)結(jié)構(gòu)僅使用單條位線的構(gòu)造上。電路400也可以包括許多字線408，其與由位線402、404形成的位線結(jié)構(gòu)相交，以形成許多單元位置。在圖4的示范性實(shí)施例中，展示了與字線“0”和字線“n”相交的三條位線結(jié)構(gòu)。其它的字線可以設(shè)置為由省略號(hào)標(biāo)示。存儲(chǔ)電路40還可以包括許多單元410，設(shè)置在由字線408與通過(guò)位線對(duì)402、404形成的位線結(jié)構(gòu)的交叉點(diǎn)形成的單元位置處。每個(gè)單元可以例如經(jīng)由通過(guò)晶體管(pass transistor)412有選擇地連接到對(duì)應(yīng)的一個(gè)位線結(jié)構(gòu)上。這樣的連接可以在對(duì)應(yīng)的一條字線408的控制下。當(dāng)將適當(dāng)?shù)男盘?hào)施加到給定的一條字線時(shí)，將電壓施加到通過(guò)晶體管412的柵極上，導(dǎo)致它們導(dǎo)通，并且將適當(dāng)?shù)?諸)單元410與通過(guò)真和互補(bǔ)位線對(duì)402、404形成的位線結(jié)構(gòu)相互連接。
每個(gè)單元410可以包括至少一個(gè)第一場(chǎng)致效應(yīng)晶體管414，其制作在基板上，并且與基板的類型相反。在圖4所示的示范性實(shí)施例中，基板是p型，阱是n型，而第一場(chǎng)致效應(yīng)晶體管是NFET。此外，單元410可以包括制作在對(duì)應(yīng)的一個(gè)阱上的第二FET 416。第二FET 416典型地與基板為同一類型。在圖4所示的示范性實(shí)施例中，第二FET 416是制作在n阱上的PFET，而單元是標(biāo)準(zhǔn)6晶體管靜態(tài)隨機(jī)存儲(chǔ)器(6T SRAM)單元。每個(gè)單元包括另外的NFET 418和另外的PFET 420以公知的方式與晶體管414、416電互連，導(dǎo)致由兩個(gè)交叉連接的反相器形成的觸發(fā)器。應(yīng)該理解的是，展示6T單元是為了說(shuō)明的目的，并且可以使用8晶體管單元或各種其它類型的單元。
電路400還可以包括阱-偏壓電路。阱-偏壓電路可以構(gòu)造為以適于讀操作的第一方式偏壓適當(dāng)?shù)囊粋€(gè)阱，而以不同于第一方式的適于寫操作的第二方式偏壓適當(dāng)?shù)囊粋€(gè)阱。應(yīng)該認(rèn)識(shí)到，在圖4的示范性實(shí)施例中，單元410形成為多個(gè)行422和多個(gè)列406。在圖4所示的示范性實(shí)施例中，阱-偏壓電路可以包括許多列阱-偏壓?jiǎn)卧?24。每個(gè)單元424可以包括第一控制FET426，其構(gòu)造成保持供給電壓VCS。第一控制FET 426也可以具有構(gòu)造成設(shè)置在控制電壓BSWC的柵極、和第二漏極/源極端子。應(yīng)當(dāng)注意到，在圖4的示范性實(shí)施例中，每個(gè)PFET 416、420可以形成在其自身的n阱上，每個(gè)列406可以對(duì)應(yīng)于通過(guò)真和互補(bǔ)位線對(duì)402、404形成的位線結(jié)構(gòu)的給定之一，而在給定的列406中，與PFET相關(guān)的一些或所有的阱可以電互連。第一控制FET 426的第二漏極/源極端子可以連接到對(duì)應(yīng)于一個(gè)列406的電互連的阱上。
列阱-偏壓?jiǎn)卧?24還可以包括第二控制FET428，其具有第一漏極/源極端子，連接到對(duì)應(yīng)于一個(gè)列406的電互連的阱上；柵極，其構(gòu)造成設(shè)置在控制電壓BSWC；和第二漏極/源極端子，其構(gòu)造為接地。第二控制FET是與第一控制FET相反的類型；在圖4的示范性實(shí)施例中，第一控制FET是PFET，而第二控制FET是NFET。應(yīng)該認(rèn)識(shí)到，當(dāng)控制電壓BSWC設(shè)置在第一邏輯電平時(shí)，第一控制FET 426將導(dǎo)通，以設(shè)置對(duì)應(yīng)列406的電互連的阱為供給電壓VCS上。當(dāng)控制電壓BSWC設(shè)置在與第一邏輯電平相反的第二邏輯電平時(shí)，第二控制FET 428將導(dǎo)通，以便把對(duì)應(yīng)于一個(gè)列的電互連的阱接地。列阱-偏壓?jiǎn)卧?28還可以包括具有第一輸入、使能輸入和輸出的使能反相器430，輸出連接到第一和第二控制FET 426、428的柵極。
在讀操作期間，可以將減少的偏壓施加到阱上，以便在讀操作期間加強(qiáng)形成在阱上的FET的電流對(duì)于電壓的特性。因而，在讀操作期間，可以將適當(dāng)?shù)目刂菩盘?hào)施加到晶體管426、428的柵極上，以便將阱接地。相反，對(duì)于寫操作，可以施加適當(dāng)?shù)目刂菩盘?hào)，以將阱保持在供給電壓VCS，以便在寫操作期間減弱形成在阱上的FET的電流對(duì)于電壓特性?！凹訌?qiáng)”和“減弱”是在讀和寫兩種不同情況下比較形成在阱上的FET的上述討論的的電流對(duì)于電壓特性的相對(duì)術(shù)語(yǔ)。應(yīng)該注意到，關(guān)于圖4討論的阱-偏壓電路是一種可能類型的阱-偏壓電路，其可用于圖1中所示的一般情況。還應(yīng)注意，在除了“讀”和“寫”的條件之外，也可以使用適當(dāng)?shù)钠珘?；例如，在所謂的“半選擇”條件下，其中選擇了給定的字線但沒(méi)有選擇給定的列，通過(guò)阱接地，可以維持在阱中的FET而具有相對(duì)強(qiáng)的電流相對(duì)電壓特性。
在圖4所示的示范性實(shí)施例中，PFET可以大批形成在需要的n-阱上。NFET可以是大批的。也可以采用在絕緣體上硅的結(jié)構(gòu)。通過(guò)以HOT制作它們，可以增強(qiáng)PFET的遷移率。注意，在半選擇條件期間n-阱的接地，以及伴隨的PFET的加強(qiáng)，增強(qiáng)了單元在半選擇環(huán)境期間保持其狀態(tài)的能力。因?yàn)镻FET具有較高的遷移率，即，PFET對(duì)NFET遷移率比率與傳統(tǒng)基板技術(shù)相比較高，所以當(dāng)采用HOT時(shí)增強(qiáng)了這個(gè)效果。當(dāng)PFET在更高電壓操作時(shí)由于PFET趨向具有更高的遷移率，因此在半選擇條件期間可以獲得所需穩(wěn)定性增加。此外，因?yàn)樵趯懖僮髌陂g可以以低電壓操作高遷移率PFET，所以改善了操作單元所需的最小電壓Vmin。在讀操作期間，電流電壓特性的加強(qiáng)幫助了讀取數(shù)據(jù)。因而，在讀、寫和半選擇條件下，可以獲得適當(dāng)?shù)钠骷?qiáng)度，以最小化穩(wěn)定性劣化。在半選擇條件期間，傳統(tǒng)實(shí)踐是將位線維持在邏輯電平“1”電壓。在本發(fā)明的一個(gè)或更多的示范性實(shí)施例中，在半選擇條件期間，位線可以允許浮置以改善穩(wěn)定性。注意，雖然圖4的示范性實(shí)施所描繪的PFET形成在n阱上，但是該結(jié)構(gòu)可以以相反方式形成，即NFET可以替代PFET(且反之亦然)，n基板可以用于替代p-基板，而p阱可以用來(lái)代替n阱。在后面的情況中，可以使用三阱結(jié)構(gòu)，例如，p基板、p阱和NFET。在這種情況下，可以按需進(jìn)行適當(dāng)?shù)臉O性變化。
現(xiàn)在參考圖5，根據(jù)本發(fā)明的另一方面，描繪了發(fā)明的阱-偏壓電路的示范性控制部分500。部分500可以用使能的反相器430(且也可以根據(jù)圖1的一般情況來(lái)采用)代替。更具體而言，部分500的輸出是反BSWC信號(hào)、BSWC。將這樣的信號(hào)施加到圖4中的晶體管426、428的柵極。部分500包括第三控制FET 502，其具有構(gòu)造成保持控制電壓BSEARLY的第一漏極/源極端子、柵極、和第二漏極/源極端子。部分500還包括第四控制FET 504，其具有連接到第三控制FET 502的第一漏極/源極端子的第一漏極/源極端子、柵極和第二漏極/源極端子。此外，部分500包括第五控制FET 506，具有連接到第三和第四控制FET 502、504的第二漏極/源極端子的第一漏極/源極端子、連接到第三控制FET 502的柵極和構(gòu)造成接地的第二漏極/源極端子。此外，如圖4所示，部分500可以包括反相器508，其連接到第三和第四控制FET 502、504的第二漏極/源極端子，并且具有連接到的第一和第二控制FET 426、428的柵極上的輸出。
仍來(lái)關(guān)注圖5，也應(yīng)關(guān)注圖6，其是示范性控制部分的真值表。當(dāng)輸入BSEARLY、WCEARLY和WCEARLY被施加到到圖5的部分時(shí)，產(chǎn)生所需的BSWCEARLY，然后用反相器508轉(zhuǎn)換，產(chǎn)生如圖6中第四列所示的BSWC。當(dāng)BSWC被施加到到晶體管426、428的柵極時(shí)，所需的操作列在圖6的表的第5列中，而PFET體獲得產(chǎn)生的條件列在圖6最后一列中。再次注意圖5和圖6中所示，是反BSWC信號(hào)即BSWC施加到FET 426、428的柵極，然而，對(duì)于具有使能反相器430的如圖4所示的構(gòu)造，BSWC信號(hào)被施加到FET 426、428的柵極。為了獲得阱所需的偏壓條件，只要適當(dāng)極性的信號(hào)被施加到FET 426、428的柵極，就可以使用任何適當(dāng)?shù)目刂品桨浮?br> 現(xiàn)在來(lái)關(guān)注圖7，其為噪聲和閾值電壓圖，利用IBM PowerSpice仿真軟件產(chǎn)生(也可以使用其它版本的公知的Spice軟件或模擬工具)。X軸的單位是mV，而Y軸提供在給定范圍內(nèi)的取樣計(jì)數(shù)。無(wú)陰影的條代表在內(nèi)部節(jié)點(diǎn)的噪聲，而陰影條代表在以mV為單位施加的偏壓下，對(duì)于根據(jù)本發(fā)明一個(gè)方面進(jìn)行可變阱-偏壓的PFET的閾值電壓的變化。注意，較大的偏壓導(dǎo)致了PFET中的弱點(diǎn)，并且在半選擇模式下內(nèi)部節(jié)點(diǎn)上的噪聲增加。也應(yīng)注意當(dāng)PFET變得足夠弱時(shí)，可以導(dǎo)致在半選擇模式下的單元失效。
現(xiàn)參考圖8，其描繪了根據(jù)本發(fā)明另一方面的存儲(chǔ)電路800的示范性實(shí)施例。類似于圖4的項(xiàng)目的圖8中的項(xiàng)目具有相同的參考標(biāo)號(hào)加400后所得的字符，并且不再單獨(dú)描述。此外，6晶體管單元是說(shuō)明性的，并且可以采用8晶體管或其它類型的單元。關(guān)于圖6的上述討論的在結(jié)構(gòu)上的變化等同地應(yīng)用于圖8。在圖8所示的示范性實(shí)施例中，不是把可變偏壓施加到阱上，而是將單元本身可變地偏壓。即，可以提供單元-偏壓電路，其構(gòu)造成，以適于讀操作的第一方式，和以不同于第一方式的適于寫操作的第二方式偏壓?jiǎn)卧?10中適當(dāng)?shù)囊粋€(gè)，例如與給定的列806的一個(gè)相關(guān)的那些單元。在圖8中，單元-偏壓電路可以包括許多列單元-偏壓?jiǎn)卧?40。與圖4的構(gòu)造相反，在圖4的構(gòu)造中將固定的VCSV施加到每個(gè)單元，在圖8中，可以將可變的VCSV施加到每個(gè)單元，作為適當(dāng)?shù)膯卧?偏壓?jiǎn)卧妮敵?。單?偏壓?jiǎn)卧?40均可以包括第一和第二控制FET 842、844，其可以為相反的類型。在圖8的示范性實(shí)施中。FET 842是PFET，而FET 844是NFET。第一控制FET842可以具有構(gòu)造成保持控制供給電壓VCS的第一漏極/源極端子、構(gòu)造成設(shè)置在控制電壓BSWC的柵極、和連接到例如給定單元810或在給定列806中的某些或所有單元810的第二漏極/源極端子。在圖8所示的示范性實(shí)施中，晶體管842的第二漏極/源極端子連接到在給定單元810中PFET的互連漏極/源極端子。
單元-偏壓?jiǎn)卧?40還可以包括第二控制FET 844，其具有第一漏極/源極端子，所述第一漏極/源極端子連接到給定單元810或在給定列806中的某些或所有單元810。在圖8所示的示范性實(shí)施例中，對(duì)于給定列806中的每個(gè)單元，第二控制FET 844的第一漏極/源極端子連接到在給定單元810中的PFET的第一漏極/源極端子上。晶體管844還具有構(gòu)造成設(shè)置在控制電壓BSWC的柵極和構(gòu)造成設(shè)置在控制電壓VCS的第二漏極/源極端子。單元840還可以包括使能反相器846，其具有如設(shè)置在WCEARLY的第一輸入、如設(shè)置在BSEARLY的使能輸入、和連接到第一和第二控制FET 842、844的柵極的輸出。在圖8的示范性實(shí)施例中，每個(gè)單元810的單元功率可以被改變，即根據(jù)操作減少或增加，從而使PFET相對(duì)地減弱或相對(duì)地增強(qiáng)。這樣的動(dòng)態(tài)電壓縮放可以增強(qiáng)“寫”操作，并且可以改善在半選擇條件下的穩(wěn)定性。
圖9圖示了真值表，在前三列中展示了控制信號(hào)BSEARLY、WCEARLY和BSWC。第4列描述了操作，而第5列描述了VCS的結(jié)果值。對(duì)于“讀”和半選擇的條件，在列806中的單元810可以被偏壓在標(biāo)準(zhǔn)供給電壓Vcs。在前兩行中，給定的列是非選擇的，并且因此BSEARLY信號(hào)是零，表示使能反相器846沒(méi)有操作。因此，在每種情況，施加到晶體管842、844的柵極的控制電壓BSWC為零。當(dāng)BSWC為零時(shí)，PFET 842導(dǎo)通，并且因此VCSV等于VCS。在這種情況下NFET 844截止。相反，當(dāng)BSWC為一時(shí)，PFET842為截止，而NFET 844導(dǎo)通；然而，在這個(gè)情況下，VCSV的值將等于VCS，小于晶體管844的閾值電壓Vt。這點(diǎn)在圖9的表的第三行中表示。
圖10描述了根據(jù)本發(fā)明另一方面的存儲(chǔ)電路1000的示范性實(shí)施例。類似于圖8中的項(xiàng)目具有相同的參考標(biāo)號(hào)加200后所得的字符，并且不再單獨(dú)描述。在圖10的實(shí)施例中，單元1010可以使用列單元-偏壓?jiǎn)卧?040通過(guò)提供兩種不同的電壓VCS和VCS2來(lái)偏壓。在圖10的示范性實(shí)施例中，每個(gè)列單元-偏壓?jiǎn)卧?040可以包括第一FET 1060，具有構(gòu)造為保持在第一供給電壓VCS的第一漏極/源極端子；柵極；和第二漏極/源極端子，連接到給定單元1010或例如在給定列1006中的所有單元1010。如圖10所示，晶體管1060的第二漏極/源極端子可以連接到在給定單元1010中的PFET的第一漏極/源極端子上。
單元1040還可以包括第二控制FET 1062，其具有連接到在列1006中的一個(gè)、一些或所有單元1010的第一漏極/源極端子。在圖10的示范性實(shí)施例中，第二控制FET 1062的第一漏極/源極端子可以連接到在列1006中的一個(gè)、一些或所有單元1010中的PFET的第一漏極/源極端子上。第二控制FET 1062也包括柵極和構(gòu)造成設(shè)置在第二供給電壓VCS2的第二漏極/源極端子。單元-偏壓?jiǎn)卧?040還可以包括使能反相器1064，其具有連接到第一控制FET1060的柵極的第一輸入、使能輸入和連接到第二控制FET 1062柵極的輸出。在圖10所示的示范性實(shí)施例中，控制FET 1060、1062是PFET。當(dāng)在半選擇條件下，即選擇字線而沒(méi)有選擇給定的列時(shí)，使能反相器1064沒(méi)有被使能，而使能反相器1064的輸出浮置，以便晶體管1062截止。(注意，使能反相器1064或在此討論的任何其它使能反相器可以有選擇地配備有適當(dāng)?shù)碾娐?，以在使能和不使能條件時(shí)將其輸出保持在已知的狀態(tài)，目的在于比如防止晶體管或連接到其的其它裝置的非有意的選通或截止)。因而，單元被偏壓到VCS且BSWC和WCEARLY保持為零。在讀操作期間，反相器1064被使能，而B(niǎo)SWC和WCEARLY為零，從而晶體管1060導(dǎo)通，并且將偏壓保持在VCS。在寫操作期間，反相器1064可以被使能，而WCEARLY和BSWC可以設(shè)置為一，從而晶體管1060截止，但反相器1064的反相輸出是零，開(kāi)啟晶體管1062以使用適于寫操作的較低的VCS2偏壓。
如所注意的，在圖8和10中描述的電路實(shí)質(zhì)上是示范性的，并且關(guān)于圖4設(shè)計(jì)和結(jié)構(gòu)的變化的評(píng)論也適用于圖8和10。然而，應(yīng)注意到，采用大批的定位于n-阱中的高遷移率PFET，并且在SOI中形成NFET來(lái)制造圖8和10的電路的制造被認(rèn)為是有利的。
現(xiàn)在應(yīng)關(guān)注圖11，其描繪了用字線柵控位線(gated bitline with wordline)的結(jié)構(gòu)的示范性實(shí)施例，其在本發(fā)明的一個(gè)或更多實(shí)施例中都可以是有用的。單元1102形成在字線1104與位線結(jié)構(gòu)的交叉點(diǎn)上，位線結(jié)構(gòu)又分別通過(guò)真和互補(bǔ)位線1106、1108形成。單元1102半示意性地描述了交叉連接的反相器1110、1112和通過(guò)晶體管1114。傳統(tǒng)上，當(dāng)字線1104“激活”時(shí)，晶體管1114導(dǎo)通以將單元1102連接到由真和互補(bǔ)位線1106、1108形成的位線結(jié)構(gòu)上。在未選擇給定的列的情形，即真和互補(bǔ)位線1106、1108未激活時(shí)，不希望選通晶體管1114。因此，通常會(huì)用于激活字線1104的諸如WWL的信號(hào)可以利用柵控邏輯1116成為柵控。當(dāng)對(duì)應(yīng)的字線1104可以被激活而由真和互補(bǔ)位線1106、1108形成的位線結(jié)構(gòu)截止時(shí)，邏輯1116可以被構(gòu)造成柵控對(duì)于通過(guò)晶體管1114柵極的信號(hào)WWL的施加，以便增強(qiáng)在半選擇條件時(shí)單元1102的穩(wěn)定性。例如，當(dāng)WWL＝1(或“低激活”設(shè)計(jì)中WWL＝0)，但位線截止從而B(niǎo)ITSEL參數(shù)有零值時(shí)，邏輯1116的輸出WLS可以為邏輯零。只有當(dāng)字線和位線結(jié)構(gòu)都被激活時(shí)，WLS可以期望為”高”。
現(xiàn)應(yīng)注意圖12，其描述根據(jù)本發(fā)明一個(gè)方面的柵控邏輯1200的一個(gè)示范性形式。邏輯1200基本上是包括PFET 1202和NFET 1204的反相器。PFET1202和NFET 1204都具有連接到字線信號(hào)上的柵極。PFET 1202具有連接到位選擇信號(hào)上的第一漏極/源極端子和連接到NFET 1204的第一漏極/源極端子上的第二漏極/源極端子。NFET 1204具有構(gòu)造為接地的第二漏極/源極端子。PFET 1204的第二漏極/源極端子和NFET 1204的第一漏極/源極端子在1206上連接到一起，并可以依次連接到通過(guò)晶體管1114的通過(guò)柵極上，以在適當(dāng)?shù)臈l件下激活通過(guò)晶體管1114。更具體而言，可以對(duì)應(yīng)于圖11中的WWL的圖12中的字線信號(hào)可以被施加到1206處的通過(guò)柵極之前，通過(guò)所示電路柵控。圖12中的結(jié)構(gòu)被設(shè)計(jì)用于“低激活”字線。字線信號(hào)作為反相器的輸入，到通過(guò)晶體管柵極的輸出1206作為反相器的輸出，而位選擇信號(hào)作為到反相器的供給電壓。當(dāng)位選擇信號(hào)低時(shí)，反相器截?cái)?。?dāng)位選擇信號(hào)高時(shí)，反相器導(dǎo)通，并且字線信號(hào)的互補(bǔ)出現(xiàn)在輸出1206；因而，對(duì)“低激活”字線，在字線被激活時(shí)，邏輯一出現(xiàn)在輸出1206，但當(dāng)字線高時(shí)(非激活-半選擇)邏輯零出現(xiàn)在輸出1206。因而，僅當(dāng)字線和位線結(jié)構(gòu)都為激活時(shí)通過(guò)晶體管導(dǎo)通。相配的邏輯(未示出)在字線上建立“低激活”信號(hào)。
可變阱-偏壓、可變單元-偏壓和柵控特征可以單獨(dú)使用或以任何組合使用。即，以任何組合的任何一個(gè)、兩個(gè)或所有三個(gè)的特征可以用在本發(fā)明的各種實(shí)施例中。
上面所述的電路可以為集成電路芯片設(shè)計(jì)的部分。芯片設(shè)計(jì)可以例如用圖形計(jì)算機(jī)程序語(yǔ)言創(chuàng)建，并存儲(chǔ)在計(jì)算機(jī)存儲(chǔ)介質(zhì)(例如磁盤、磁帶、物理硬盤或虛擬硬盤諸如在存儲(chǔ)存取網(wǎng)絡(luò))中。如果設(shè)計(jì)者不制作芯片或用于制作芯片的光刻掩模，設(shè)計(jì)者可以通過(guò)物理手段(例如，通過(guò)提供存儲(chǔ)該設(shè)計(jì)的存儲(chǔ)介質(zhì)的副本)或電子手段(例如，通過(guò)因特網(wǎng))直接或間接地傳輸設(shè)計(jì)結(jié)果到這樣的實(shí)體。存儲(chǔ)的設(shè)計(jì)可以然后轉(zhuǎn)換成適當(dāng)?shù)母袷?，例如Graphic Design System II(GDSII)，用于光刻掩模的制作，其典型地包括將形成在晶片上的所關(guān)心的芯片設(shè)計(jì)的多個(gè)副本?？梢岳霉饪萄谀?lái)定義將被蝕刻或加工的晶片(和/或在其上的層)的區(qū)域。
所產(chǎn)生的集成電路芯片可以以未加工晶片(即作為具有多個(gè)未封裝的芯片的單晶片)的形式，以裸管芯或以封裝的形式，由制作商分發(fā)。在后面的情況下，芯片可以安裝在單芯片封裝中(諸如塑料載體，具有固定到主板或其它高級(jí)載體上的引線)或安裝在多芯片封裝中(諸如陶瓷載體，其具有兩個(gè)表面互連或埋設(shè)互連)。在任何情況下，然后可以將芯片與其它芯片、分立電路元件和/或其它信號(hào)處理器件集成，作為或者(a)中間產(chǎn)品，諸如主板或(b)最終產(chǎn)品的部分。最終產(chǎn)品可以為包括集成電路芯片的任何產(chǎn)品，范圍從玩具和其它低端應(yīng)用到具有顯示器、鍵盤或其它輸入裝置和中央處理器的高級(jí)計(jì)算機(jī)產(chǎn)品。
可以認(rèn)識(shí)和應(yīng)該理解的是，上面描述的本發(fā)明的示范性實(shí)施例可以以許多不同的形式予以實(shí)施。給出本發(fā)明在此提供的教導(dǎo)，本領(lǐng)域的普通技術(shù)人員之一將能夠預(yù)期本發(fā)明的其它實(shí)施。
雖然在此參考附圖已經(jīng)描述了本發(fā)明的示范性實(shí)施例，但是應(yīng)該理解的是，本發(fā)明不限于那些精確的實(shí)施例，并且本領(lǐng)域的技術(shù)人員可以對(duì)其進(jìn)行各種其它的改變和修改，而不脫離本發(fā)明的范圍和精神。
權(quán)利要求
1.一種電子電路，包括第一類型材料的基板，該第一類型為p型和n型之一；形成在該基板中的阱，該阱為不同于該第一類型材料的第二類型材料，該第二類型為p型和n型之一；至少一個(gè)該第二類型的場(chǎng)效應(yīng)晶體管，形成在該基板上；至少一個(gè)該第一類型的場(chǎng)效應(yīng)晶體管，形成在該阱中；和阱-偏壓電路，構(gòu)造成對(duì)于第一操作模式以第一方式偏壓阱，而對(duì)于第二操作模式以不同的第二方式偏壓阱。
2.如權(quán)利要求1所述的電子電路，其中所述第一類型是所述p型，而所述第二類型是所述n型，并且其中所述第一類型的所述場(chǎng)效應(yīng)晶體管采用混合取向技術(shù)。
3.如權(quán)利要求2所述的電子電路，其中以所述第一方式的所述偏壓包括與所述第二方式相比減少的偏壓，以在所述第二操作模式期間，增強(qiáng)所述第一類型的所述場(chǎng)效應(yīng)晶體管的電流對(duì)于電壓特性，且其中以所述第二方式的所述偏壓包括與所述第一方式相比增加的偏壓，以在所述第一操作模式期間，減弱所述第一類型的所述場(chǎng)效應(yīng)晶體管的電流對(duì)于電壓特性。
4.如權(quán)利要求2所述的電子電路，其中所述阱-偏壓電路包括第一控制場(chǎng)效應(yīng)晶體管，具有構(gòu)造成保持在供給電壓的第一漏極/源極端子、構(gòu)造成設(shè)置在控制電壓的柵極和連接到所述阱的第二漏極/源極端子；和第二控制場(chǎng)效應(yīng)晶體管，具有連接到所述阱的第一漏極/源極端子，構(gòu)造成設(shè)置在所述控制電壓的柵極；和構(gòu)造成接地的第二漏極/源極端子；所述第二控制場(chǎng)效應(yīng)晶體管為不同于所述第一控制場(chǎng)效應(yīng)晶體管的類型；其中，當(dāng)所述控制電壓設(shè)置到第一邏輯電平時(shí)，所述第一控制場(chǎng)效應(yīng)晶體管導(dǎo)通，以將所述阱設(shè)置到所述供給電壓，而當(dāng)所述控制電壓設(shè)置到與所述第一邏輯電平相反的第二邏輯電平時(shí)，所述第二控制場(chǎng)效應(yīng)晶體管導(dǎo)通以使所述阱接地。
5.如權(quán)利要求1所述的電子電路，還包括與所述第二類型的與所述至少一個(gè)場(chǎng)效應(yīng)晶體管互連的場(chǎng)效應(yīng)晶體管偏壓電路，所述場(chǎng)效應(yīng)晶體管偏壓電路以至少兩種不同的方式構(gòu)造以偏壓所述第二類型的所述場(chǎng)效應(yīng)晶體管。
6.一種存儲(chǔ)電路，包括第一類型的基板，所述第一類型為p型和n型之一；形成在所述基板中的多個(gè)阱，所述阱為第二類型，所述第二類型為所述p型和所述n型之一，并且不同于所述第一類型；多個(gè)位線結(jié)構(gòu)；多個(gè)字線，交叉所述多個(gè)位線結(jié)構(gòu)，以形成多個(gè)單元位置；多個(gè)單元，定位在所述多個(gè)單元位置上，在所述字線的相應(yīng)一條的控制下，每個(gè)所述單元有選擇地連接到所述位線結(jié)構(gòu)的相應(yīng)的一個(gè)，每個(gè)所述單元又包括至少一個(gè)制作在所述基板上的第一場(chǎng)效應(yīng)晶體管，所述第一場(chǎng)效應(yīng)晶體管為所述第二類型；和至少一個(gè)制作在所述阱的相應(yīng)的一個(gè)上的第二場(chǎng)效應(yīng)晶體管，所述第二場(chǎng)效應(yīng)晶體管為所述第一類型；和阱-偏壓電路，所述阱-偏壓電路構(gòu)造成，以預(yù)選為讀操作的第一方式偏壓所述阱的適當(dāng)?shù)囊粋€(gè)，而以不同于所述第一方式的預(yù)選為寫操作的第二方式偏壓所述阱的適當(dāng)?shù)囊粋€(gè)。
7.如權(quán)利要求6所述的存儲(chǔ)電路，其中所述第一類型為所述p型，而所述第二類型為所述n型，并且其中所述第一類型的所述場(chǎng)效應(yīng)晶體管采用混合取向技術(shù)。
8.如權(quán)利要求7所述的存儲(chǔ)電路，其中以所述第一方式的所述偏壓包括與所述第二方式相比減少的偏壓，以在所述讀操作期間，增強(qiáng)所述第一類型的所述場(chǎng)效應(yīng)晶體管的電流對(duì)于電壓特性，而其中以所述第二方式的所述偏壓包括與所述第一方式相比增加的偏壓，以在所述寫操作期間，減弱所述第一類型的所述場(chǎng)效應(yīng)晶體管的電流對(duì)于電壓特性。
9.如權(quán)利要求7所述的存儲(chǔ)電路，其中所述阱-偏壓電路構(gòu)造成在半選擇條件期間以所述第一方式偏壓所述阱的適當(dāng)?shù)囊粋€(gè)。
10.如權(quán)利要求7所述的存儲(chǔ)電路，其中所述多個(gè)阱包括對(duì)于每個(gè)所述第二場(chǎng)效應(yīng)晶體管的至少一個(gè)阱；所述多個(gè)單元形成為多個(gè)列，每個(gè)所述列對(duì)應(yīng)于所述位線結(jié)構(gòu)的給定的一個(gè)；和與形成在所述列的給定的一個(gè)中的單元的所述第二場(chǎng)效應(yīng)晶體管相關(guān)的所述阱電互連。
11.如權(quán)利要求10所述的存儲(chǔ)電路，其中所述阱-偏壓電路包括多個(gè)列阱-偏壓?jiǎn)卧總€(gè)所述列阱-偏壓?jiǎn)卧职ǖ谝豢刂茍?chǎng)效應(yīng)晶體管，具有構(gòu)造成保持在供給電壓的第一漏極/源極端子、構(gòu)造成設(shè)置在控制電壓的柵極和連接到所述列的相應(yīng)之一的所述電互連阱的第二漏極/源極端子；和第二控制場(chǎng)效應(yīng)晶體管，具有連接到所述列的相應(yīng)之一的所述電互連阱的第一漏極/源極端子、構(gòu)造成設(shè)置在所述控制電壓的柵極和構(gòu)造成接地的第二漏極/源極端子，所述第二控制場(chǎng)效應(yīng)晶體管為不同于所述第一控制場(chǎng)效應(yīng)晶體管的類型；其中，當(dāng)所述控制電壓設(shè)置在第一邏輯電平時(shí)，所述第一控制場(chǎng)效應(yīng)晶體管導(dǎo)通，以將所述列的相應(yīng)之一的所述電互連阱設(shè)置到所述供給電壓，而當(dāng)所述控制電壓設(shè)置在與所述第一邏輯電平相反的第二邏輯電平時(shí)，所述第二控制FET導(dǎo)通，以使所述列相應(yīng)之一的所述電互連阱接地。
12.如權(quán)利要求11所述的存儲(chǔ)電路，其中每個(gè)所述列阱-偏壓?jiǎn)卧€包括可使能反相器，其包括第一輸入、使能輸入和連接到所述第一和第二控制場(chǎng)效應(yīng)晶體管的所述柵極上的輸出。
13.如權(quán)利要求11所述的存儲(chǔ)電路，其中每個(gè)所述列阱-偏壓?jiǎn)卧€包括第三控制場(chǎng)效應(yīng)晶體管，具有構(gòu)造成保持在控制電壓的第一漏極/源極端子、柵極和第二漏極/源極端子；第四控制場(chǎng)效應(yīng)晶體管，具有連接到所述第三控制場(chǎng)效應(yīng)晶體管的所述第一漏極/源極端子的第一漏極/源極端子、柵極和第二漏極/源極端子；第五控制場(chǎng)效應(yīng)晶體管，具有連接到所述第三和第四控制場(chǎng)效應(yīng)晶體管的所述第二漏極/源極端子上的第一漏極/源極端子、連接到所述第三控制場(chǎng)效應(yīng)晶體管的所述柵極上的柵極和構(gòu)造成接地的第二漏極/源極端子；和反相器，具有連接到所述第三和第四控制場(chǎng)效應(yīng)晶體管的所述第二漏極/源極端子及所述第五控制場(chǎng)效應(yīng)晶體管的所述第一漏極/源極端子上的輸入，并且具有連接到所述第一和第二控制場(chǎng)效應(yīng)晶體管的所述柵極上的輸出。
14.如權(quán)利要求11所述的存儲(chǔ)電路，還包括單元-偏壓電路，所述單元-偏壓電路又包括多個(gè)列單元-偏壓?jiǎn)卧?，每個(gè)所述列單元-偏壓?jiǎn)卧獦?gòu)造成以至少兩種不同方式偏壓所述列的相應(yīng)之一的所述單元。
15.如權(quán)利要求6所述的存儲(chǔ)電路，還包括柵極控邏輯，構(gòu)造成在所述字線的相應(yīng)之一的所述控制下，柵控將所述單元的給定之一選擇性連接到所述位線結(jié)構(gòu)的相應(yīng)之一，以便當(dāng)所述字線的相應(yīng)之一在導(dǎo)通狀態(tài)而所述位線結(jié)構(gòu)的相應(yīng)之一在截止?fàn)顟B(tài)時(shí)，在半選擇條件期間，增強(qiáng)所述單元的所述給定之一的穩(wěn)定性。
16.如權(quán)利要求15所述的存儲(chǔ)電路，其中所述字線構(gòu)造成低激活方式，并且其中所述柵極控邏輯依次包括用位選擇信號(hào)作為供給電壓的反相器、低激活字線信號(hào)作為輸入和構(gòu)造成當(dāng)所述位選擇信號(hào)和所述字線信號(hào)一起活動(dòng)時(shí)激活所述選擇性連接的輸出。
17.一種存儲(chǔ)電路，包括第一類型的基板，所述第一類型為p型和n型之一；形成在所述基板上的多個(gè)阱，所述阱為第二類型，所述第二類型為所述p型和所述n型之一，并且不同于所述第一類型；多個(gè)位線結(jié)構(gòu)；多個(gè)字線，交叉所述多個(gè)位線結(jié)構(gòu)，以形成多個(gè)單元位置；多個(gè)單元，定位在所述多個(gè)單元位置上，并將相關(guān)的所述位線結(jié)構(gòu)組成列，每個(gè)所述單元在所述字線的相應(yīng)之一的控制下有選擇地連接到所述位線結(jié)構(gòu)的相應(yīng)之一，每個(gè)所述單元又包括至少一個(gè)制作在所述基板上的第一場(chǎng)效應(yīng)晶體管，所述第一場(chǎng)效應(yīng)晶體管為所述第二類型；和至少一個(gè)制作在所述阱的相應(yīng)之一上的第二場(chǎng)效應(yīng)晶體管，所述第二場(chǎng)效應(yīng)晶體管為所述第一類型；和單元-偏壓電路，其構(gòu)造成，與所述列的相應(yīng)之一相關(guān)的所述單元的適當(dāng)?shù)囊粋€(gè)，以不同于所述第一方式的預(yù)選為寫操作的第二方式偏壓與所述列的相應(yīng)之一相關(guān)的所述單元的適當(dāng)?shù)囊粋€(gè)。
18.如權(quán)利要求17所述的存儲(chǔ)電路，其中所述第一類型是所述p型，而所述第二類型是所述n型，并且其中所述第一類型的所述場(chǎng)效應(yīng)晶體管采用混合取向技術(shù)，還包括阱-偏壓電路，所述阱-偏壓電路構(gòu)造成，以預(yù)選為讀操作的第一方式偏壓偏壓所述阱的適當(dāng)?shù)囊粋€(gè)，而以不同于所述第一方式的預(yù)選為寫操作的第二方式偏壓所述阱的適當(dāng)?shù)囊粋€(gè)。
19.如權(quán)利要求17所述的存儲(chǔ)電路，其中所述第一類型是所述p型，而所述第二類型是所述n型，并且所述第一類型的所述場(chǎng)效應(yīng)晶體管采用混合取向技術(shù)；并且所述單元-偏壓電路包括多個(gè)列單元-偏壓?jiǎn)卧?，每個(gè)所述列單元-偏壓?jiǎn)卧职ǖ谝豢刂茍?chǎng)效應(yīng)晶體管，具有構(gòu)造成保持在供給電壓的第一漏極/源極端子、構(gòu)造成設(shè)置在控制電壓的柵極和連接到所述列的相應(yīng)之一的所述單元的第二漏極/源極端子；第二控制場(chǎng)效應(yīng)晶體管，具有連接到所述第一控制場(chǎng)效應(yīng)晶體管的所述第二漏極/源極端子的第一漏極/源極端子、構(gòu)造成設(shè)置在所述控制電壓的柵極和構(gòu)造成保持在所述供給電壓的第二漏極/源極端子，所述第二控制場(chǎng)效應(yīng)晶體管為不同于所述第一控制場(chǎng)效應(yīng)晶體管的類型；和可使能反相器，具有第一輸入、使能輸入和連接到所述第一控制場(chǎng)效應(yīng)晶體管和所述第二控制場(chǎng)效應(yīng)晶體管的柵極的輸出。
20.如權(quán)利要求17所述的存儲(chǔ)電路，其中所述第一類型是所述p型，而所述第二類型是所述n型，并且所述第一類型的所述場(chǎng)效應(yīng)晶體管采用混合取向技術(shù)；和所述單元-偏壓電路包括多個(gè)列單元-偏壓?jiǎn)卧?，每個(gè)所述列單元-偏壓?jiǎn)卧职ǖ谝豢刂茍?chǎng)效應(yīng)晶體管，具有構(gòu)造成保持在第一供給電壓的第一漏極/源極端子、柵極和連接到所述列的相應(yīng)之一的所述單元的第二漏極/源極端子；第二控制場(chǎng)效應(yīng)晶體管，具有連接到所述第一控制場(chǎng)效應(yīng)晶體管的所述第二漏極/源極端子的第一漏極/源極端子、柵極和構(gòu)造成設(shè)置在第二供給電壓的第二漏極/源極端子；和可激活反相器，具有連接到所述第一控制場(chǎng)效應(yīng)晶體管的柵極的第一輸入、使能輸入和連接到所述第二控制場(chǎng)效應(yīng)晶體管的柵極的輸出。
21.如權(quán)利要求17所述的存儲(chǔ)電路，還包括柵極控邏輯，構(gòu)造成在所述字線的相應(yīng)之一的控制下，柵控將所述單元的給定一個(gè)選擇性連接到所述位線結(jié)構(gòu)的相應(yīng)之一，以便當(dāng)所述字線的相應(yīng)之一在導(dǎo)通狀態(tài)，而所述位線結(jié)構(gòu)的相應(yīng)之一在截止?fàn)顟B(tài)時(shí)，在半選擇條件期間，增強(qiáng)所述單元的所述給定之一的穩(wěn)定性。
22.如權(quán)利要求21所述的存儲(chǔ)電路，其中所述字線構(gòu)造成低激活方式，并且其中所述柵極控邏輯又包括用位選擇信號(hào)作為供給電壓的反相器、低激活字線信號(hào)作為輸入和構(gòu)造成當(dāng)所述位選擇信號(hào)和所述字線信號(hào)一起為激活時(shí)使能所述選擇性連接的輸出。
全文摘要
本發(fā)明提供了一種技術(shù)，用于在諸如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路的電路中選擇性地偏壓阱，所述電路具有兩種類型的晶體管，一種類型形成在基板上，而另一種類型形成在阱上。例如，該電路可以為存儲(chǔ)電路，并且選擇性阱偏壓可以根據(jù)進(jìn)行的是讀或?qū)懖僮鞫淖?。另一方面，存?chǔ)電路中的單元可以經(jīng)歷變化的偏壓，還是根據(jù)諸如進(jìn)行的是讀或?qū)懖僮鳌?br> 文檔編號(hào)H01L27/105GK1901195SQ20061010596
公開(kāi)日2007年1月24日 申請(qǐng)日期2006年7月19日 優(yōu)先權(quán)日2005年7月19日
發(fā)明者拉吉夫·V·喬什 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司