專利名稱：多用途多晶硅邊緣測試結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路及其用于半導(dǎo)體器件制造的處理。更具體地，本發(fā) 明提供了一種用于顯示出薄柵特性的結(jié)構(gòu)，方法和器件。僅僅作為實(shí)例，本
發(fā)明已經(jīng)應(yīng)用于先進(jìn)的薄柵銅金屬鑲嵌(damascene)制程，如用于高級信 號處理設(shè)器件結(jié)構(gòu)。但是應(yīng)當(dāng)認(rèn)識到本發(fā)明具有更寬泛的可應(yīng)用范圍。例如， 本發(fā)明可以應(yīng)用于微處理器件、存儲器件、專用集成電路器件以及各種其他 器件。
背景技術(shù)：
集成電路或"IC"已從制造在單片硅上的少數(shù)相互連接的器件發(fā)展到數(shù) 百萬的器件。當(dāng)前的IC提供了遠(yuǎn)遠(yuǎn)超出最初想象的性能和復(fù)雜性。為了實(shí) 現(xiàn)復(fù)雜性和電路密度(即，在給定芯片面積上能封裝的器件數(shù)目)的改善， 最小器件特征尺寸，也稱為器件"幾何形狀"，隨著每一代IC而變得更小。 現(xiàn)在制造的半導(dǎo)體器件具有小于四分之一微米寬的特征。
增加電路密度不僅改善了 IC的復(fù)雜性和性能，而且也為消費(fèi)者提供了 更低成本的部件。IC制造設(shè)備可以花費(fèi)數(shù)億或甚至數(shù)十億美元。每一制造 設(shè)備將具有一定的晶片生產(chǎn)量，且每一晶片上面將有一定數(shù)目的IC。因此， 通過使IC的單個(gè)器件更小，在每個(gè)晶片上可以制造更多器件，從而提高制 造設(shè)備的生產(chǎn)量。使器件更小是很有挑戰(zhàn)性的，因?yàn)橛糜贗C制造的每一工 藝都是有限度的。就是說，給定工藝通常僅僅向下作用到某一特征尺寸，然 后就需要改變該工藝或器件布局。這種限制的例子是為MOSFET晶體管結(jié) 構(gòu)形成預(yù)定厚度的安全氧化層的能力。
圖1A示出了常規(guī)M0SFET晶體管器件的簡化平面圖。圖1B示出了圖 1A的常規(guī)MOSFET器件的簡化剖面圖。
常規(guī)MOSFET晶體管100包括柵102，柵102包括覆蓋薄柵電介質(zhì)106的導(dǎo)電多晶硅104。柵102被淺溝槽隔離(STI)結(jié)構(gòu)108圍繞。
柵多晶硅104和基片110的外圍部分110a通過通孔接觸(viacontact)
114與金屬層112電連通?；?10還通過接觸116與金屬層112電連通。
圖1B是一簡化視圖，其中柵驅(qū)動(dòng)器106相對于覆蓋柵多晶硅104通常
是非常薄的。在MOSFET器件100的工作過程期間，柵接觸114和襯底之
間的電勢差的施加在薄柵電介質(zhì)106上強(qiáng)加了應(yīng)力。
由此，MOSFET的擊穿的一個(gè)重要機(jī)理是不期望的隧穿電流從薄柵電
介質(zhì)106上的柵多晶硅104到襯底中。發(fā)生該故障的電壓被稱為擊穿電壓 (Vbd)。隨著時(shí)間的過去而發(fā)生故障的這種機(jī)理稱為時(shí)間相關(guān)電介質(zhì)擊穿 (TDDB)。
在芯片的制造過程中，通常不利用集成電路的有源部分來測量Vbd和 TDDB。而是在芯片上有意地創(chuàng)建沒有有源功能的測試結(jié)構(gòu)。然后電壓被施 加到該測試結(jié)構(gòu)，以確定Vbd和TDDB。
圖2示出了用于Vbd和TDDB的常規(guī)測試結(jié)構(gòu)200的簡化平面圖?；?203中的有源區(qū)被STI 202圍繞。跡線204通過具有通孔(via) 206和邊緣 多晶硅墊208的接觸與下面的襯底203電連通。跡線210與柵多晶硅電連通， 且與邊緣多晶硅墊212電連通。在邊緣多晶硅墊208和212之間施加電勢差 將允許基于不同結(jié)構(gòu)的柵電介質(zhì)和覆蓋多晶硅柵的特征來測試Vbd和 TDDB。
盡管圖2中所示的常規(guī)測試結(jié)構(gòu)對于示出柵氧化物的擊穿是有效的，但 是它不能提供關(guān)于擊穿事件的實(shí)際位置的信息。而且，常規(guī)測試結(jié)構(gòu)僅限于 測試上述的Vbd和TDDB特性。
從上面可以看到需要用于測試半導(dǎo)體器件的改進(jìn)技術(shù)和結(jié)構(gòu)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的測試結(jié)構(gòu)允許測試Vbd、 TDDB以及相鄰柵特征之間的泄 漏電流。該測試結(jié)構(gòu)包括覆蓋襯底的多個(gè)平行多晶硅柵結(jié)構(gòu)。放置與多晶硅邊緣電連通的交替柵的跡線通過熔絲連接。在一個(gè)實(shí)施例中，跨所有柵施加
電勢差以觸發(fā)Vbd，然后熔絲斷開以允許對柵的交替組的擊穿進(jìn)行單獨(dú)檢測。
在另一實(shí)施例中，熔絲斷開，然后施加強(qiáng)制電到與交替柵組連通的邊緣多晶 硅，從而允許檢測交替柵組之間的泄漏電流，所述泄漏電流揭示了不期望的 多晶硅殘留或短路的存在。
根據(jù)本發(fā)明的測試結(jié)構(gòu)的一個(gè)實(shí)施例包括第一導(dǎo)電墊，配置為與第一 多晶硅柵結(jié)構(gòu)電連通，所述第一多晶硅柵結(jié)構(gòu)包括覆蓋摻雜硅襯底的柵氧化 物；以及第二導(dǎo)電墊，配置為與第二多晶硅柵結(jié)構(gòu)電連通，所述第二多晶硅 柵結(jié)構(gòu)包括覆蓋硅襯底的柵氧化物。導(dǎo)電熔絲部分位于第一導(dǎo)電墊和第二導(dǎo) 電墊之間。第三導(dǎo)電墊配置為與摻雜硅襯底電連通。
根據(jù)本發(fā)明的測試方法的一個(gè)實(shí)施例包括，在襯底上提供測試結(jié)構(gòu)，該 測試結(jié)構(gòu)包括第一導(dǎo)電墊，配置為與第一多晶硅柵結(jié)構(gòu)電連通，所述第一 多晶硅柵結(jié)構(gòu)包括覆蓋摻雜硅襯底的柵氧化物；第二導(dǎo)電墊，配置為與第二 多晶硅柵結(jié)構(gòu)電連通，所述第二多晶硅柵結(jié)構(gòu)電包括覆蓋摻雜硅襯底的柵氧 化物；導(dǎo)電熔絲部分，處于第一導(dǎo)電墊和第二導(dǎo)電墊之間；以及第三導(dǎo)電墊， 與摻雜硅襯底電連通。第三導(dǎo)電墊接地，然后第一電壓被施加到第一導(dǎo)電墊 和第二導(dǎo)電墊之一，以觸發(fā)第一柵結(jié)構(gòu)和第二柵結(jié)構(gòu)之一的柵氧化物的擊 穿。熔絲斷開，并且第二電壓被施加到第一導(dǎo)電墊和第二導(dǎo)電墊之一，以識 別柵氧化物擊穿的位置。
根據(jù)本發(fā)明的測試方法的一個(gè)選擇性實(shí)施例包括，在襯底上提供測試結(jié) 構(gòu)，該測試結(jié)構(gòu)包括第一導(dǎo)電墊，配置為與第一多晶硅柵結(jié)構(gòu)電連通，所 述第一多晶硅柵結(jié)構(gòu)包括覆蓋摻雜硅襯底的柵氧化物；第二導(dǎo)電墊，配置為 與第二多晶硅柵結(jié)構(gòu)電連通，所述第二多晶硅柵結(jié)構(gòu)包括覆蓋摻雜硅襯底的 柵氧化物；導(dǎo)電熔絲部分，處于第一導(dǎo)電墊和第二導(dǎo)電墊之間；以及第三導(dǎo) 電墊，與摻雜硅襯底電連通。熔絲斷開，并且強(qiáng)制電壓被施加到第一導(dǎo)電墊 和第二導(dǎo)電墊之一。在第一導(dǎo)電墊和第二導(dǎo)電墊中另一個(gè)上感測電壓，以識 別第一多晶硅柵結(jié)構(gòu)和第二多晶硅柵結(jié)構(gòu)之間的泄漏。
參考隨后的詳細(xì)描述和附圖可以更完全地理解本發(fā)明的各種附加目的、 特點(diǎn)和優(yōu)點(diǎn)。


圖1A示出了 MOSFET器件的簡化平面圖。
圖IB示出了圖1A的MOSFET器件沿線B-B'的簡化剖面圖。
圖2示出了用于MOSFET的Vbd和TDDB的常規(guī)測試結(jié)構(gòu)的簡化平面圖。
圖3示出了根據(jù)本發(fā)明的測試結(jié)構(gòu)的一個(gè)實(shí)施例的簡化平面圖。
圖3A示出了圖3的測試結(jié)構(gòu)實(shí)施例的一部分的放大視圖。
圖3B示出了圖3A的測試結(jié)構(gòu)的放大部分沿線B-B'的簡化剖面圖。
圖3C示出了圖3A的測試結(jié)構(gòu)的放大部分沿線C-C的簡化剖面圖。
圖4A示出了根據(jù)本發(fā)明的測試半導(dǎo)體器件的方法的一個(gè)實(shí)施例的簡化 流程圖。
圖4B示出了經(jīng)歷圖4A所述方法的圖3的測試結(jié)構(gòu)的簡化示意圖。
圖5A示出了根據(jù)本發(fā)明的測試半導(dǎo)體器件的方法的另一實(shí)施例的簡化 流程圖。
圖5B示出了經(jīng)歷圖5A所述方法的圖3的測試結(jié)構(gòu)的簡化示意圖。
具體實(shí)施例方式
根據(jù)本發(fā)明的測試結(jié)構(gòu)允許測試Vbd和TDDB以及相鄰柵特征之間的泄 漏電流。該測試結(jié)構(gòu)包括覆蓋襯底的多個(gè)平行的多晶硅柵結(jié)構(gòu)。放置與多晶 硅邊緣電連通的交替柵的跡線通過熔絲連接。在一個(gè)實(shí)施例中，跨所有柵施 加電勢差以觸發(fā)Vbd，然后熔絲斷開以允許對交替柵組的擊穿進(jìn)行單獨(dú)檢測。 在另一實(shí)施例中，熔絲斷開，然后將強(qiáng)制電壓施加到與交替柵組連通的邊緣 多晶硅，從而允許對交替柵組之間的泄漏電流進(jìn)行檢測。
圖3示出了根據(jù)本發(fā)明的測試結(jié)構(gòu)的一個(gè)實(shí)施例的簡化平面圖。圖3A示出了圖3A的測試結(jié)構(gòu)實(shí)施例的一部分的放大視圖。圖3B示出了圖3a的 測試結(jié)構(gòu)的放大部分沿線B-B'的簡化剖面圖。圖3B示出了圖3A的測試結(jié) 構(gòu)的放大部分沿線C-C'的簡化剖面圖。
測試結(jié)構(gòu)300包括形成為覆蓋襯底305中的摻雜區(qū)304的一系列多晶硅 柵結(jié)構(gòu)302。通常利用光刻掩模技術(shù)、通過對薄氧化層上的多晶硅層進(jìn)行刻 蝕圖案化來形成這些柵。
摻雜區(qū)304可以包括N-型摻雜劑或P型摻雜劑。這些摻雜劑通常通過 離子注入而引入襯底。
第一導(dǎo)電墊306通過第一導(dǎo)電線308與柵302的第一交替組302a電連 通。導(dǎo)電線308可以由金屬或多晶硅線形成，并且可以通過導(dǎo)電通孔結(jié)構(gòu)來 接觸柵和墊。導(dǎo)電墊306還與第一多晶硅邊緣部分電連通，以便于對其施加 測試電壓。
第二導(dǎo)電墊310通過第二導(dǎo)電線312與襯底305電連通。在測試期間， 第二導(dǎo)電墊310可以接地。
第三導(dǎo)電墊314通過第三導(dǎo)電線316與第二組交替的柵302b電連通。 導(dǎo)電線314可以由金屬或多晶硅線形成，并且可以通孔結(jié)構(gòu)來接觸柵和墊。 導(dǎo)電墊314還與第二多晶硅邊緣部分電連通，以便于對其施加測試電壓。
第一導(dǎo)電墊306和第三導(dǎo)電墊314通過熔絲區(qū)320可選擇地相互電連 通。熔絲區(qū)320包括在其上施加大的電勢差時(shí)易于過熱和破裂的狹窄或窄導(dǎo) 電區(qū)?？商孢x地，可以通過從外部源例如激光束施加照射使熔絲320斷開。
圖3-3C的測試結(jié)構(gòu)可以用來確定柵結(jié)構(gòu)的擊穿電壓(Vbd)和時(shí)間相關(guān) 電介質(zhì)擊穿(TDDB)的量值。圖4A示出了根據(jù)本發(fā)明的測試半導(dǎo)體器件 的方法的一個(gè)實(shí)施例的簡化流程圖。圖4B示出了經(jīng)歷圖4A所述方法的圖 3-3C的測試結(jié)構(gòu)的簡化示意圖。
在工藝流程400的第一步驟401中，高電偏置(Vbias)被施加到第一墊 306或第三墊314。第二墊310接地。
因?yàn)榈谝粔|306和第三墊314通過熔絲320電連通，高偏置電壓被施加
到柵302的交替組302a和302b。這些施加的偏置壓迫位于多晶硅柵和下面 的摻雜硅之間的柵氧化物層。
在步驟402中，通過識別墊306/314和接地墊310之間的電流變化來確 定柵結(jié)構(gòu)的Vbd。施加的高偏置可以隨著時(shí)間的過去而變化，以確定Vbd， 或隨著時(shí)間的過去而保持恒定，以便引起柵氧化物的TDDB。
利用該測試結(jié)構(gòu)可以獲得柵氧化物中發(fā)生擊穿的附加信息。具體地，在 步驟404中，可以跨墊306和314施加很高的電壓，以使熔絲320斷開。另 外，可以應(yīng)用激光束或其他形式的照射以使熔絲斷開。
在下一個(gè)步驟406中，可以單獨(dú)地施加高偏置以壓迫墊306或墊314， 同時(shí)保持墊310接地。在步驟408中，對通過第一或第二交替柵組302a或 302b的電流的檢測揭示了在這些柵組之一中引起柵氧化物擊穿的缺陷的特 定位置。
圖3-3C的測試結(jié)構(gòu)還可以用來確定柵的多晶硅部件的完整性。圖5A 示出了根據(jù)本發(fā)明的測試半導(dǎo)體器件的方法的另一實(shí)施例的簡化流程圖。圖 5B示出了經(jīng)歷圖5A的方法的圖3-3C的測試結(jié)構(gòu)的簡化示意性視圖。
在工藝流程500的第一步驟502中，在第一墊306和第三墊314之間施 加高偏置，以使其間的熔絲320斷開。該步驟用來電隔離多晶硅柵302的交 替組302a和302b。
在第二步驟504中，通過將電壓施加到第一墊306或第三墊314 (強(qiáng)制 墊)，使交替的多晶硅柵302的兩組302a或302b之一經(jīng)受高的電偏置。在 第三步驟506中，同時(shí)，通過監(jiān)控第一墊306和第三墊314中另一個(gè)的電壓 (感測墊)，來感測多晶硅柵302的交替組302b或302a中另一個(gè)上的電壓。 這種感測電壓的存在揭示了不同的交替柵組的多晶硅之間的泄漏電流。這種 泄漏電流大小可以反映不期望的特征的是否存在，如相鄰多晶硅柵之間的殘 留或短路(在圖5B中顯示為參考數(shù)字390)。
還應(yīng)當(dāng)理解在此描述的實(shí)例和實(shí)施例僅用于說明性目的，且根據(jù)這些實(shí) 例和實(shí)施例的各種修改或變化將會被本領(lǐng)域技術(shù)人員想到，并應(yīng)包括在本申請的精神和范圍以及所附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種測試結(jié)構(gòu)，包括第一導(dǎo)電墊，配置為與第一多晶硅柵結(jié)構(gòu)電連通，所述第一多晶硅柵結(jié)構(gòu)包括覆蓋摻雜硅襯底的柵氧化物；第二導(dǎo)電墊，配置為與第二多晶硅柵結(jié)構(gòu)電連通，所述第二多晶硅柵結(jié)構(gòu)包括覆蓋所述摻雜硅襯底的柵氧化物；導(dǎo)電熔絲部分，處于所述第一導(dǎo)電墊和所述第二導(dǎo)電墊之間；以及第三導(dǎo)電墊，配置為與所述摻雜硅襯底電連通。
2. 權(quán)利要求l的測試結(jié)構(gòu)，其中所述第一多晶硅柵包括與所述第二多晶 硅柵的一系列平行柵結(jié)構(gòu)交替的一系列平行柵結(jié)構(gòu)。
3. 權(quán)利要求l的測試結(jié)構(gòu)，其中所述摻雜硅襯底包括P型摻雜劑。
4. 權(quán)利要求l的測試結(jié)構(gòu)，其中所述摻雜硅襯底包括N型摻雜劑。
5. 權(quán)利要求l的測試結(jié)構(gòu)，其中所述熔絲包括狹窄的導(dǎo)電線。
6. 權(quán)利要求l的測試結(jié)構(gòu)，其中所述第一導(dǎo)電墊配置為與第一多晶硅邊 緣部分電連通。
7. 權(quán)利要求l的測試結(jié)構(gòu)，其中所述第二導(dǎo)電墊配置為與第二多晶硅邊 緣部分電連通。
8. —種測試方法，包括在襯底上提供測試結(jié)構(gòu)，所述測試結(jié)構(gòu)包括，第一導(dǎo)電墊，配置為與第一多晶硅柵結(jié)構(gòu)電連通，所述第一多 晶硅柵結(jié)構(gòu)包括覆蓋摻雜硅襯底的柵氧化物，第二導(dǎo)電墊，配置為與第二多晶硅柵結(jié)構(gòu)電連通，所述第二多 晶硅柵結(jié)構(gòu)包括覆蓋所述摻雜硅襯底的柵氧化物，導(dǎo)電熔絲部分，處于所述第一導(dǎo)電墊和所述第二導(dǎo)電墊之間，以及第三導(dǎo)電墊，與所述摻雜硅襯底電連通； 使所述第三導(dǎo)電墊接地；將第一電壓施加到所述第一導(dǎo)電墊和所述第二導(dǎo)電墊之一，以觸發(fā) 所述第一柵結(jié)構(gòu)和所述第二柵結(jié)構(gòu)之一的柵氧化物的擊穿； 使所述熔絲斷開；以及將第二電壓施加到所述第一導(dǎo)電墊和所述第二導(dǎo)電墊之一，以識別 所述柵氧化物擊穿的位置。
9. 權(quán)利要求8的測試方法，其中通過將第三高電壓施加到所述第一導(dǎo)電 墊和所述第二導(dǎo)電墊來斷開所述熔絲。
10. 權(quán)利要求8的測試方法，其中通過對所述熔絲施加照射束來斷開所述 熔絲。
11. 權(quán)利要求8的測試方法，其中所述第一電壓被施加到第一多個(gè)平行的 多晶硅柵結(jié)構(gòu)，而所述第二電壓被施加到與所述第一多個(gè)多晶硅柵結(jié)構(gòu) 交替的第二多個(gè)平行的多晶硅柵結(jié)構(gòu)。
12. —種測試方法，包括在襯底上提供測試結(jié)構(gòu)，所述測試結(jié)構(gòu)包括，第一導(dǎo)電墊，配置為與第一多晶硅柵結(jié)構(gòu)電連通，所述第一多 晶硅柵結(jié)構(gòu)包括覆蓋摻雜硅襯底的柵氧化物，第二導(dǎo)電墊，配置為與第二多晶硅柵結(jié)構(gòu)電連通，所述第二多 晶硅柵結(jié)構(gòu)包括覆蓋所述摻雜硅襯底的柵氧化物，導(dǎo)電熔絲部分，處于所述第一導(dǎo)電墊和所述第二導(dǎo)電墊之間，以及第三導(dǎo)電墊，與所述摻雜硅襯底電連通； 使所述熔絲斷開；以及將強(qiáng)制電壓施加到所述第一導(dǎo)電墊和所述第二導(dǎo)電墊之一；以及 感測在所述第一導(dǎo)電墊和所述第二導(dǎo)電墊中另一個(gè)上的電壓，以識 別所述第一多晶硅柵結(jié)構(gòu)和所述第二多晶硅柵結(jié)構(gòu)之間的泄漏電流。
13. 權(quán)利要求12的測試方法，其中通過將高電壓施加到所述第一導(dǎo)電墊 和所述第二導(dǎo)電墊來斷開所述熔絲。
14. 權(quán)利要求12的測試方法，其中通過將照射束施加到所述熔絲來斷開所述熔絲。
15. 權(quán)利要求12的測試方法，其中所述強(qiáng)制電壓被施加到第一多個(gè)平行 多晶硅柵結(jié)構(gòu)和第二多個(gè)平行多晶硅柵結(jié)構(gòu)之一，所述第二多個(gè)平行多 晶硅柵結(jié)構(gòu)與所述第一多個(gè)多晶硅柵結(jié)構(gòu)交替，并且其中在所述第一多 個(gè)平行多晶硅柵結(jié)構(gòu)和所述第二多個(gè)平行多晶硅柵結(jié)構(gòu)中另一個(gè)上感測 所述電壓。
16. 權(quán)利要求12的測試方法，其中所述強(qiáng)制電壓被施加到與所述第一多 個(gè)平行的多晶硅柵結(jié)構(gòu)和所述第二多個(gè)平行的多晶硅柵結(jié)構(gòu)之一電連通 的第一多晶硅邊緣區(qū)，所述第二多個(gè)平行的多晶硅柵結(jié)構(gòu)與所述第一多 個(gè)平行的多晶硅柵結(jié)構(gòu)交替，并且在與所述第一多個(gè)平行的多晶硅柵結(jié) 構(gòu)和所述第二多個(gè)平行的多晶硅柵結(jié)構(gòu)中另一個(gè)電連通的第二多晶硅邊 緣區(qū)處感測所述電壓。
全文摘要
根據(jù)本發(fā)明的測試結(jié)構(gòu)允許測試V_bd和TDDB以及相鄰柵特征之間的泄漏電流。該測試結(jié)構(gòu)包括覆蓋襯底的多個(gè)平行的多晶硅柵結(jié)構(gòu)。放置與多晶硅邊緣電連通的交替柵的跡線通過熔絲連接。在一個(gè)實(shí)施例中，跨所有柵施加電勢差以觸發(fā)V_bd，然后將熔絲斷開以允許對柵的交替組的擊穿進(jìn)行單獨(dú)檢測。在另一實(shí)施例中，熔絲斷開，然后將強(qiáng)制電壓施加到與交替柵組連通的邊緣多晶硅，從而允許檢測交替柵組之間的泄漏電流，該泄漏電流揭示了不期望的多晶硅殘留或短路的存在。
文檔編號H01L23/544GK101197348SQ20061011937
公開日2008年6月11日 申請日期2006年12月5日 優(yōu)先權(quán)日2006年12月5日
發(fā)明者雯 施, 阮瑋瑋 申請人:中芯國際集成電路制造(上海)有限公司