專利名稱：半導體結構及其形成方法
技術領域：
本發(fā)明總地涉及半導體器件工藝技術，更具體而言涉及通過使用單應力內(nèi)襯而非雙應力內(nèi)襯以改善CMOS器件性能和可靠性的方法和結構。
背景技術：
最近，已經(jīng)提出雙應力內(nèi)襯(DSL)技術以在P型MOSFET器件中形成不同于N型MOSFET器件中的應力。例如，第一類型的氮化物內(nèi)襯形成于CMOS器件的pMOSFET上，而第二類型的氮化物內(nèi)襯形成于該CMOS器件的nMOSFET上。更具體而言，已經(jīng)發(fā)現(xiàn)，在pMOSFET溝道內(nèi)沿電流的方向施加壓應力可改善載流子即空穴在其中的遷移率，而在nMOSFET溝道內(nèi)施加張應力可改善載流子即電子在其中的遷移率。因此，pMOSFET器件上的第一類型氮化物內(nèi)襯被形成以獲得壓應力，而nMOSFET器件上的第二類型氮化物內(nèi)襯被形成以獲得張應力。
對于采用雙內(nèi)襯的這種CMOS器件，傳統(tǒng)的方法是使用分離的光刻圖案化步驟以形成這兩種不同的氮化物。換而言之，例如，第一類型的氮化物內(nèi)襯形成于pMOSFET和nMOSFET器件上，該nMOSFET器件上的第一類型的氮化物內(nèi)襯部分之后被圖案化并除去。在可選地形成氧化物層之后，第二類型的氮化物內(nèi)襯形成這兩個區(qū)域上，使用第二圖案化步驟隨后除去該pMOSFET器件上的第二類型的氮化物內(nèi)襯部分。不幸的是，由于與將光刻水平與先前水平對準相關聯(lián)的固有誤差，該兩個內(nèi)襯的形成可能導致在其間形成間隙或欠重疊(underlap)。具體地，這種間隙會導致隨后蝕刻用于金屬接觸通路的孔時出現(xiàn)問題，因為在該蝕刻期間，欠重疊/間隙區(qū)域內(nèi)的硅化物將被過蝕刻。這將反過來增大硅化物的薄層電阻。
另一方面，這兩個內(nèi)襯還可以形成為一個內(nèi)襯重疊另一個內(nèi)襯。實際上，用于該兩個分離的圖案化步驟的分劃板通常設計來確保重疊，使得該兩個內(nèi)襯材料之間沒有間隙。然而，使特定區(qū)域具有重疊的氮化物內(nèi)襯會使后續(xù)工藝由于例如可靠性與布局低效率的問題而產(chǎn)生其他問題。例如，用于后續(xù)接觸形成的反應離子蝕刻(RIE)工藝在電路的一些區(qū)域中必須考慮單厚度的內(nèi)襯，而在界面區(qū)域必須考慮雙厚度(重疊的)內(nèi)襯。此外，如果將這些重疊區(qū)域排出在形成接觸之外，則從可利用的布局面積以及臨界尺寸(CD)容差方面而言形成了限制。該重疊還將在隨后蝕刻用于金屬接觸通路的孔期間產(chǎn)生問題，因為在該蝕刻期間，除了重疊區(qū)域下方的硅化物之外，所有硅化物都將被過蝕刻。這會增大器件的薄層電阻和結漏電流。
因此，期望能夠?qū)嵤MOS器件的形成，而避免上面討論的與雙應力內(nèi)襯的錯位有關的問題。

發(fā)明內(nèi)容
現(xiàn)有技術的前述缺點和缺陷通過用于形成用于互補金屬氧化物半導體(CMOS)器件的單應力內(nèi)襯的方法而被克服或減緩。在示范性實施方案中，該方法包括1)形成具有nMOSFET和pMOSFET的CMOS結構，該nMOSFET和pMOSFET具有不同的柵極高度(例如，nMOSFET的柵極可低于pMOSFET的柵極或者相反)；2)在該nMOSFET和pMOSFET上形成壓應力或張應力的單應力內(nèi)襯；以及3)蝕刻靠近較短柵極的應力內(nèi)襯部分以在較短柵極的溝道內(nèi)形成相反類型的應力。例如，如果首先形成壓應力且較短的柵極為nMOSFET，則蝕刻靠近該nMOSFET的壓應力內(nèi)襯部分將在nMOSFET的溝道內(nèi)形成張應力。如果較短的柵極為pMOSFET，則根據(jù)本發(fā)明，張應力內(nèi)襯沉積于兩個柵極上，較短pMOSFET周圍的應力內(nèi)襯部分被除去，導致在pMOSFET的溝道內(nèi)形成壓應力。


參考示范性圖示進行描述，其中在多個圖示中使用相同的符號表示相同的元件。
圖1至10闡述了用于形成根據(jù)本發(fā)明實施方案的nMOSFET和pMOSFET的示范性工藝的步驟，其中一個柵極疊層的高度小于另一個柵疊層；圖11闡述了根據(jù)本發(fā)明形成的應力層內(nèi)，應力與從高度較小的柵導體到開口邊緣的水平距離Lcut之間函數(shù)的曲線圖；以及圖12至13闡述了根據(jù)本發(fā)明實施方案，用于形成nMOSFET和pMOSFET的圖10之后的另外步驟，其中一個柵疊層的高度小于另一個柵疊層。
具體實施例方式
本說明書中公開了通過使用用于nMOSFET和pMOSFET的單應力氮化硅內(nèi)襯而改善CMOS器件性能和可靠性的方法與結構。簡而言之，這里所公開的實施方案通過使用相同的應力膜覆蓋pMOSFET和nMOSFET，以在位于相同芯片或集成電路(IC)上的pMOSFET溝道內(nèi)形成壓應力并在nMOSFET溝道內(nèi)形成張應力。由于nMOSFET和pMOSFET的局部應力這樣導致性能增強，而不引起錯位問題。
最初參考圖1，圖中示出了半導體襯底100的剖面視圖，該半導體襯底100具有被其間形成的例如淺溝槽隔離(STI)的隔離區(qū)105相分隔的nMOSFET器件區(qū)域102和pMOSFET器件區(qū)域104。
參考圖2，柵電介質(zhì)層106形成于包含隔離區(qū)105的襯底100上。柵電介質(zhì)106可以是任何合適的電介質(zhì)材料，例如二氧化硅。柵電介質(zhì)106例如可通過熱氧化或沉積高K材料而形成。柵電介質(zhì)106通常具有約1至2nm的厚度范圍。根據(jù)本發(fā)明，第一柵導體層108形成于柵電介質(zhì)層106的頂部上。該第一柵導體層108可以是任何合適的柵導體材料，例如多晶硅、W、Ta或SiGe，通常更多地為多晶硅。對于35至45nm的柵長度，多晶硅層108優(yōu)選地厚為10至30nm。蝕刻速率不同于第一柵導體層108的第二柵導體層110沉積在第一柵導體(例如多晶硅)層108頂部上，如果第一導體層為多晶硅，第二導體層比如為多晶硅-鍺(多晶SiGe)。對于35至45nm的柵長度，該多晶SiGe層110優(yōu)選地厚70至90nm。優(yōu)選地，第二柵導體層110厚于第一柵導體108。
參考圖3，通過現(xiàn)在已知或者將來發(fā)展的工藝形成器件102、104。如本領域技術人員將理解的，例如通過下述步驟可以形成柵疊層圖案化蝕刻，形成包含可選的薄氧化物內(nèi)襯112和氮化物間隙壁114的間隙壁，以及注入而形成源/漏暈區(qū)和擴展116，隨后進行源/漏退火。
參考圖4，pMOSFET 104被諸如光致抗蝕劑層126的掩模覆蓋。接著，例如通過對硅、多晶硅、氧化物和氮化物具有選擇性的蝕刻工藝，從nMOSFET 102內(nèi)的第一柵導體層108除去例如多晶SiGe層的第二柵導體層110。接著，例如使用諸如稀釋HF(BHF)的工藝，從nMOSFET 102的側壁114除去第一柵導體108上被暴露的氧化物內(nèi)襯112。蝕刻時間將取決于氧化物內(nèi)襯112的厚度。由于氧化物內(nèi)襯112非常薄，例如約為5至10nm，所以將對隔離區(qū)105沒有明顯的損傷。
參考圖5，光致抗蝕劑層126被除去。接著，金屬層沉積在該結構上。例如，在優(yōu)選實施方案中，鎳被沉積至約3至20nm的厚度，足以完全硅化該nMOSFET柵疊層102內(nèi)的多晶硅層108。在例如300至500℃下退火1至60秒之后，由該金屬與nMOSFET柵疊層102的硅、襯底100的硅以及pMOSFET柵疊層104的SiGe形成半導體金屬合金。所得到的結構包含在源/漏區(qū)116上的硅化物區(qū)120、在nMOSFET 102內(nèi)的完全硅化柵導體、以及pMOSFET 104的硅化的頂部124。
接著，氮化物間隙壁114通過例如濕法蝕刻或干法蝕刻工藝被回蝕刻，使得氮化物間隙壁114具有與nMOSFET 102的硅化柵導體122和氧化物內(nèi)襯112基本上相同的高度，結果使得nMOSFET柵疊層102在高度方面小于pMOSFET柵疊層104。由于濕法蝕刻工藝是各向同性的，所以在pMOSFET104上的氮化物間隙壁114將被減薄。優(yōu)選地，氮化物間隙壁114被減薄為不大于其原始厚度的大約一半。
參考圖7，受壓應力的氮化物膜130沉積在該結構上。該受壓應力的氮化物膜的厚度優(yōu)選的范圍為40至100nm。該受壓應力的氮化物材料130可例如在約200℃至約500℃溫度下通過高密度等離子體(HDP)沉積或等離子體增強CVD(PECVD)SiH4/NH3/N2而形成。這導致在nMOSFET和pMOSFET區(qū)域102、104的溝道182、184內(nèi)分別產(chǎn)生壓應力。
接著，例如氧化物的薄的蝕刻終止層132形成于受壓應力的氮化物層130頂部上，厚度例如為約50至100埃。接著，光致抗蝕劑材料146形成于該結構上且隨后被圖案化從而在抗蝕劑146內(nèi)形成開口148，這些開口148暴露源/漏區(qū)116上nMOSFET 102的至少對立側上的薄氧化物132的表面，這些開口148將被用于圖案化受壓應力的氮化物層130內(nèi)的開口158(見圖10)。對于足夠窄寬度的器件，在受壓應力的層130內(nèi)完全環(huán)繞柵極122的周邊形成開口158可增強器件性能。然而，對于大寬度的器件，開口158圍繞該器件所致的附加益處較小，則在較短器件102的對立側上形成開口158就足夠了。該nMOSFET器件102上薄氧化物層132的暴露部分被除去以在薄氧化物132內(nèi)形成開口151，例如使用終止于受壓應力的氮化物層130上諸如RIE的工藝。隨后抗蝕劑層146被除去。所得的結構如圖9所示。
接著，例如通過各向同性或濕法的蝕刻，將受壓應力的氮化物層130除去，從而在薄氧化物132內(nèi)的開口已經(jīng)形成于nMOSFET器件102的源/漏區(qū)域116上的位置，形成開口158，使得開口158內(nèi)邊緣159與柵導體122外邊緣的水平距離為Lcut，使得該nMOSFET器件102的溝道區(qū)182的應力被改變?yōu)閺垜?。所得的結構如圖10所示。請注意，開口158的寬度可以為約30nm至約100nm，但是該寬度并不是關鍵的，遠離柵疊層的開口158的邊緣可延伸直到隔離區(qū)105。
開口158與柵導體122優(yōu)選的水平距離Lcut優(yōu)選地選擇來優(yōu)化溝道區(qū)182內(nèi)所得的應力。例如可以按照下述方法確定最優(yōu)距離LMax模擬與nMOSFET器件102類似的一系列預期柵結構的溝道區(qū)182的中心183處的應力，但是改變Lcut距離，隨后確定溝道應力最大的Lcut(即LMax)的位置，如圖11所示。對于比nMOSFET短的pMOSFET的情形，初始應力層130受張應力，Lcut的值優(yōu)選地選擇為LMax以最大化該pMOSFET溝道內(nèi)的壓應力。
接著，具有基本上中性的應力或者基本上沒有大的應力分量的氮化物膜162例如通過化學氣相沉積(CVD)或高密度等離子體(HDP)沉積于該結構上，使得受壓應力的氮化物層130內(nèi)的開口158被填充，如圖12所示。優(yōu)選地，中性應力層162的厚度大于開口158寬度的1/2。接著，中性應力層162被回蝕刻至基本上與薄氧化物層132表面平齊的表面，如圖13所示。隨后，如本領域的技術人員所知，可完成該nMOSFET器件102和pMOSFET器件104的制作。
盡管已經(jīng)參照本發(fā)明的一個或多個優(yōu)選實施方案描述了對本發(fā)明，但是本領域的技術人員將會理解，在不脫離本發(fā)明的范圍的情況下可以對本發(fā)明的元件進行各種改變或等效替換。此外，可以進行許多修改使具體情況或材料適于本發(fā)明的教導而不脫離本發(fā)明的基本范圍。因此，本發(fā)明不應受到所公開的被認為是實施本發(fā)明的最佳模式的具體實施方案的限制，本發(fā)明應包含落在權利要求范圍內(nèi)的所有實施方案。
權利要求
1.一種半導體結構，包含第一類型的第一MOSFET器件，包含在第一溝道區(qū)域上的第一高度的第一柵疊層，所述第一溝道區(qū)域受第一類型應力，其中所述第一柵疊層被引起所述第一類型應力的第一應力材料重疊；以及第二類型的第二MOSFET器件，包含在第二溝道區(qū)域上的第二柵疊層，所述第二柵疊層的高度小于所述第一高度，且在所述第二柵疊層下的第二溝道區(qū)域受第二類型應力，其中所述第二柵疊層被引起所述第二類型應力的第二應力材料重疊，所述第二類型應力不同于第一類型應力，其中所述第二應力材料由毗鄰所述第二柵導體的所述第二應力材料內(nèi)至少一個不連續(xù)界定，所述不連續(xù)將所述第二應力材料與所述第一應力材料相分隔。
2.權利要求1所述的半導體結構，其中所述第二應力材料和所述第一應力材料包含基本上相同的成分。
3.權利要求1所述的半導體結構，其中所述第二應力材料內(nèi)的所述至少一個不連續(xù)與所述第二柵疊層存在一定距離，以使得所述第二類型應力在所述第二溝道區(qū)最大。
4.權利要求1所述的半導體結構，其中所述第二應力材料內(nèi)的所述至少一個不連續(xù)至少在所述第二柵疊層的對立側上。
5.權利要求1所述的半導體結構，其中所述至少一個不連續(xù)包含所述第二應力材料內(nèi)的開口，所述開口完全形成為環(huán)繞所述第二柵疊層周邊。
6.權利要求1所述的半導體結構，其中所述至少一個不連續(xù)至少包含在所述第二應力材料和所述第一應力材料之間的間隙。
7.權利要求1所述的半導體結構，其中所述至少一個不連續(xù)包含在所述第二應力材料和所述第一應力材料之間的至少一個間隙，且其中所述至少一個間隙填充有中性應力材料。
8.權利要求1所述的半導體結構，其中所述第一類型的MOSFET器件為pMOSFET且所述第一類型應力為壓應力，其中所述第二類型的MOSFET器件為nMOSFET且所述第二類型應力為張應力。
9.權利要求1所述的半導體結構，其中所述第一類型的MOSFET器件為nMOSFET且所述第一類型應力為張應力，其中所述第二類型的MOSFET器件為pMOSFET且所述第二類型應力為壓應力。
10.一種用于形成半導體結構的方法，包含在襯底上提供設置成彼此相鄰的第一和第二柵疊層，其中所述第一柵疊層具有第一高度，所述第二柵疊層具有小于所述第一高度的第二高度；在所述第一和第二柵疊層上形成應力層，使得第一類型應力形成于所述第一柵疊層和所述第二柵疊層下的襯底內(nèi)；以及在與所述第二柵疊層距離一定距離的所述應力層內(nèi)形成開口，使得第二類型應力形成于所述第二柵疊層下的襯底內(nèi)，而所述第一類型應力仍保留于所述第一柵疊層下方。
11.權利要求10所述的方法，其中所述第一類型應力為壓應力，所述第二類型應力為張應力。
12.權利要求10所述的方法，其中所述第一類型應力為張應力，所述第二類型應力為壓應力。
13.權利要求10所述的方法，其中所述開口完全形成為圍繞所述第二柵疊層周邊。
14.權利要求10所述的方法，其中所述距離設置成使所述第二類型應力最大。
15.權利要求10所述的方法，其中提供所述第二柵疊層包含步驟形成第一和第二圖案化柵疊層，所述第一和第二圖案化柵疊層每個包含形成于所述襯底上的第一導體層以及形成于所述第一導體層上的第二導體層，所述第二導體層的蝕刻速率不同于所述第一導體層的蝕刻速率；以及在所述第二圖案化柵疊層內(nèi)從所述第一導體層除去所述第二導體層。
16.權利要求15所述的方法，其中所述第一和第二圖案化柵疊層進一步包含置于所述第一和第二圖案化柵疊層的側壁上的間隙壁，且其中所述方法進一步包含將所述第一圖案化柵疊層上的所述間隙壁蝕刻至基本上與所述第二圖案化柵疊層內(nèi)所述第一導體層相同的高度。
17.權利要求15所述的方法，進一步包含由所述第二圖案化柵疊層內(nèi)的所述第一導體層形成第一半導體金屬合金層，以及在所述第一圖案化柵疊層內(nèi)的所述第二導體層內(nèi)形成第二半導體金屬合金。
18.權利要求17所述的方法，其中所述第一和第二圖案化柵疊層進一步包含置于所述第一和第二圖案化柵疊層的側壁上的間隙壁，且其中所述方法進一步包含將所述第一圖案化柵疊層上的所述間隙壁蝕刻至基本上與所述第二圖案化柵疊層內(nèi)所述第一半導體金屬合金層相同的高度。
19.權利要求10所述的方法，進一步包含使用具有基本上中性應力的材料填充所述開口。
20.權利要求11所述的方法，進一步包含形成包含所述第一柵疊層的pMOSFET和形成包含所述第二柵疊層的nMOSFET。
21.權利要求12所述的方法，進一步包含形成包含所述第一柵疊層的nMOSFET和形成包含所述第二柵疊層的pMOSFET。
全文摘要
本發(fā)明公開了一種半導體結構及其制造方法，包含相鄰的pMOSFET和nMOSFET器件，其中柵疊層分別被應力層重疊，該應力層在pMOSFET器件的溝道內(nèi)提供壓應力，在nMOSFET器件的溝道內(nèi)提供張應力。該pMOSFET或nMOSFET器件之一的高度小于另一個相鄰的器件，兩個器件中較低的一個由覆蓋該較低器件的應力層內(nèi)的不連續(xù)或開口界定。在用于形成該器件的優(yōu)選方法中，單個應力層形成于具有不同高度的柵疊層上，從而在該柵疊層下方的襯底內(nèi)形成第一類型應力，并在與較低柵疊層距離一定間距的該應力層內(nèi)形成開口，使得第二類型應力形成于該較低柵疊層下方。
文檔編號H01L21/8238GK101017824SQ20061014332
公開日2007年8月15日 申請日期2006年11月3日 優(yōu)先權日2005年11月15日
發(fā)明者朱慧瓏, 布魯斯·B·多麗絲, 王敬, 任志斌 申請人:國際商業(yè)機器公司