專利名稱：集成電路元件可變性測(cè)量的方法和集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般性地涉及半導(dǎo)體集成電路器件，尤其涉及在一個(gè)內(nèi)嵌測(cè)試環(huán)境中測(cè)量集成電路元件可變性的技術(shù)。
背景技術(shù)：
半導(dǎo)體技術(shù)中的縮放直接導(dǎo)致可以在單個(gè)芯片上放置越來越多數(shù)目的晶體管和其它集成電路元件。這也導(dǎo)致了加工和制造能力的增加。然而，關(guān)鍵參數(shù)的相對(duì)變化，在一些情況下，絕對(duì)變化，也會(huì)增加，導(dǎo)致它們變得更加重要，因?yàn)樗鼈冊(cè)谛酒墓δ苄?，產(chǎn)量和系統(tǒng)優(yōu)化方面起主要作用。關(guān)鍵參數(shù)可以包括例如過孔(via)的電阻值以及晶體管的閾值電壓。為了控制在半導(dǎo)體集成電路技術(shù)中的可變性，就必須在制造工藝中實(shí)現(xiàn)可變性的特征(characterization)。
傳統(tǒng)上，因?yàn)殡娐凡季?layout)面積和測(cè)試時(shí)間的限制，那些僅包括少數(shù)集成電路元件例如幾個(gè)晶體管或一個(gè)過孔鏈的測(cè)試結(jié)構(gòu)被設(shè)計(jì)和監(jiān)測(cè)。近來，尋址參數(shù)診斷(APD，Addressable Parametric Diagnostic)方案已經(jīng)和高速測(cè)試工具一起使用。例如可以參見美國專利號(hào)6,503,765以及6,784,685。APD是一個(gè)存儲(chǔ)器陣列式宏(macro)，其中每個(gè)陣列單元包括一個(gè)測(cè)試結(jié)構(gòu)，例如一個(gè)過孔鏈。然而，還有一些相關(guān)問題存在，即APD方案的數(shù)據(jù)密集性和高速測(cè)量是否可行，以及APD是否能夠在一個(gè)制造環(huán)境中被廣泛采用。
在一個(gè)獨(dú)立方法中，提出了一個(gè)測(cè)量金屬氧化物半導(dǎo)體場效應(yīng)管(MOSFET)閾值失配的方案，例如參見K.Terada等人的“A Test Circuitfor Measuring MOSFET Threshold Voltage Mismatch，”MicroelectronicTest Structures，2003，微電子測(cè)量結(jié)構(gòu)國際會(huì)議，2003三月，227-231頁；以及K.Terada等人的“Further Study of V/Sub TH/-Mismatch EvaluationCircuit，”Microelectronic Test Structures，2004，Proceedings，ICMTS`04，微電子測(cè)量結(jié)構(gòu)國際會(huì)議，2004三月，155-159頁。該提議的測(cè)試電路包括許多并聯(lián)的單位單元，在該單元中兩個(gè)名義上相同的MOSFET被互相串聯(lián)。兩個(gè)名義上相同的MOSFET之間的節(jié)點(diǎn)通過一個(gè)開關(guān)連到一個(gè)公共的連線上。該兩個(gè)MOSFET的閾值失配可以從流過這個(gè)測(cè)試電路的直流電流來得到，這將在下文中參考圖9進(jìn)行詳細(xì)的描述。然而，這個(gè)方法，包括試驗(yàn)性的演示，都被局限于由兩個(gè)串聯(lián)的額定相同的處于它們的亞閾值區(qū)的MOSFET所組成的單位單元，并且沒有涉及可變性測(cè)量的更加廣闊的領(lǐng)域。
總之，在參數(shù)可變性測(cè)量中正在使用的上述現(xiàn)有技術(shù)沒能解決技術(shù)發(fā)展以及制造工藝監(jiān)測(cè)和控制的需要。

發(fā)明內(nèi)容
本發(fā)明提供了一個(gè)在內(nèi)嵌測(cè)試環(huán)境中測(cè)量集成電路元件可變性的技術(shù)。
例如，按照本發(fā)明的一個(gè)方面，提供了一個(gè)測(cè)量集成電路元件可變性的技術(shù)。至少一個(gè)第一陣列配置的一個(gè)特定參數(shù)被測(cè)量，該第一陣列配置包括多個(gè)集成電路元件，在該多個(gè)集成電路元件之間沒有特定的內(nèi)部連接。至少一個(gè)第二陣列配置的一個(gè)特定參數(shù)也被測(cè)量，該第二陣列配置包括多個(gè)集成電路元件，該多個(gè)集成電路元件和那些在第一陣列配置中的額定相同，并且在該多個(gè)集成電路元件之間有特定的內(nèi)部連接。根據(jù)對(duì)于該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置的特定參數(shù)的測(cè)量，可以確定該集成電路元件的一個(gè)變化系數(shù)。
在本發(fā)明的這個(gè)實(shí)施例中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)可以包括一個(gè)電阻，電容和電感至少其中之一的m×n陣列。當(dāng)該陣列包括電阻時(shí)，該測(cè)量的特定參數(shù)可以包括直流電流和一個(gè)直流電壓中的至少一個(gè)。當(dāng)該陣列包括電容或電感時(shí)，該測(cè)量的特定參數(shù)可以包括一個(gè)交流阻抗。
做為選擇，在本發(fā)明的這個(gè)實(shí)施例中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)可以包括一個(gè)m×n場效應(yīng)管(FET)陣列，其中m大于2，并且該測(cè)量的特定參數(shù)包括直流電流和一個(gè)直流電壓中的至少一個(gè)。
做為進(jìn)一步的選擇，在本發(fā)明的這個(gè)實(shí)施例中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)可以包括兩個(gè)或更多并聯(lián)的單位單元，其中每個(gè)該單位單元包括至少一個(gè)n溝道場效應(yīng)管(nFET)和至少一個(gè)p溝道場效應(yīng)管(pFET)，并且該測(cè)量的特定參數(shù)包括直流電流和一個(gè)直流電壓中的至少一個(gè)。
在本發(fā)明的另外一個(gè)實(shí)施例中，提供了一個(gè)集成電路器件，該集成電路器件包括集成電路元件的至少一個(gè)第一陣列配置，該第一陣列配置包括電阻，電容和電感至少之一的m×n陣列，并且在該多個(gè)集成電路元件之間沒有特定的內(nèi)部連接。該集成電路器件進(jìn)一步包括集成電路元件的至少一個(gè)第二陣列配置，該集成電路元件包括多個(gè)集成電路元件和所述至少一個(gè)第一陣列配置中的元件額定相同的集成電路元件陣列，并且在該多個(gè)集成電路元件之間有特定的內(nèi)部連接。根據(jù)對(duì)于該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置的測(cè)量的特定參數(shù)，可以確定所述集成電路元件的一個(gè)變化系數(shù)。
當(dāng)該集成電路元件的至少一個(gè)第一陣列配置中包括m×n電容陣列時(shí)，本發(fā)明的這個(gè)實(shí)施例還可以包括一組環(huán)形振蕩器(ring oscillator)電路。一個(gè)參考環(huán)形振蕩器電路有許多級(jí)，每級(jí)包括一個(gè)邏輯門。一個(gè)第二環(huán)形振蕩器電路有許多級(jí)，每級(jí)包括一個(gè)邏輯門，以及由該邏輯門驅(qū)動(dòng)的第一陣列配置，該邏輯門和該參考環(huán)形振蕩器電路中的邏輯門實(shí)質(zhì)上相同。在該參考環(huán)形振蕩器電路的每級(jí)和該第二環(huán)形振蕩器電路的每級(jí)之間測(cè)量的電容的差異包括第二陣列配置負(fù)載的門電容。第三環(huán)形振蕩器電路有許多級(jí)，每級(jí)包括一個(gè)邏輯門，以及由該邏輯門驅(qū)動(dòng)的第二陣列配置，該邏輯門和該參考環(huán)形振蕩器電路中的邏輯門實(shí)質(zhì)相同。在該參考環(huán)形振蕩器電路的每級(jí)和該第三環(huán)形振蕩器電路的每級(jí)之間測(cè)量的電容的差異包括第三陣列配置負(fù)載的門電容。
本發(fā)明進(jìn)一步的實(shí)施例可以提供集成電路器件，在該集成電路器件中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)可以包括(1)至少一個(gè)m×n場效應(yīng)管陣列，其中m大于2；(2)兩個(gè)或更多并聯(lián)的單位單元，其中每個(gè)該單位單元包括至少一個(gè)nFET和至少一個(gè)pFET。
因此，上述傳統(tǒng)測(cè)量技術(shù)的缺點(diǎn)和不足被按照本發(fā)明的結(jié)構(gòu)和方法所克服和減輕。這些結(jié)構(gòu)可以很容易地被設(shè)計(jì)出來并且被標(biāo)準(zhǔn)內(nèi)嵌測(cè)試器很快地測(cè)試，從而可以從大量的元素中提取出精確的統(tǒng)計(jì)。
通過在下文中結(jié)合附圖對(duì)本發(fā)明的優(yōu)選實(shí)施例的詳細(xì)描述，本發(fā)明的這些和其它目的、優(yōu)點(diǎn)和特征將變得更加明顯。
附圖簡述

圖1是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)示圖，顯示了一個(gè)m×n集成電路元件陣列的第一實(shí)施例，該陣列具有由有源開關(guān)(active switch)控制的內(nèi)部節(jié)點(diǎn)連接；圖2是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)示圖，顯示了一個(gè)m×n集成電路元件陣列的第二實(shí)施例，該陣列具有被有源開關(guān)控制的內(nèi)部節(jié)點(diǎn)連接；圖3是按照本發(fā)明一個(gè)實(shí)施例的一對(duì)示圖，每個(gè)顯示了一個(gè)m×n集成電路元件陣列，其中一個(gè)有水平內(nèi)部節(jié)點(diǎn)連接而另一個(gè)沒有；圖4是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)直方圖，顯示了對(duì)于一系列的n值，一個(gè)n×n集成電路元件陣列的1000-例蒙特卡羅(Monte Carlo)模擬結(jié)果，該陣列具有被有源開關(guān)控制的內(nèi)部節(jié)點(diǎn)連接；圖5是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)圖，顯示了一個(gè)n×n集成電路元件陣列的關(guān)于n的(GC-GF)/GC的期望值；圖6是按照本發(fā)明一個(gè)實(shí)施例的直方圖，顯示了一個(gè)100×100集成電路元件陣列的1000-例蒙特卡羅模擬結(jié)果，其中使用了一個(gè)具有被有源開關(guān)控制的內(nèi)部節(jié)點(diǎn)的陣列，以及使用了兩個(gè)單獨(dú)的陣列，該兩個(gè)單獨(dú)陣列的一個(gè)有水平內(nèi)部節(jié)點(diǎn)連接而另一個(gè)沒有；圖7是按照本發(fā)明一個(gè)實(shí)施例的一系列圖，顯示了當(dāng)σ/μ的值變化時(shí)，一個(gè)n×n陣列(GC-GF)/GC的均值和方差；圖8是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)示圖，顯示了4×4陣列電流的平均值；圖9是按照Terada的一個(gè)電路圖，顯示了一個(gè)具有兩個(gè)額定相同的nFET的單位單元；圖10是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)電路圖，顯示了一個(gè)具有一個(gè)上pFET和一個(gè)下nFET的單位單元；圖11是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)流程圖，顯示了一個(gè)集成電路元件可變性測(cè)量的方法；圖12是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)電路圖，顯示了一個(gè)環(huán)形振蕩器；圖13是按照本發(fā)明一個(gè)實(shí)施例的一組圖，顯示了一個(gè)獨(dú)立陣列和一個(gè)具有不同大小負(fù)載陣列的環(huán)形振蕩器的信噪比和均值；圖14是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)流程圖，顯示了基于一個(gè)陣列配置的特定參數(shù)的測(cè)量方法。
優(yōu)選實(shí)施例的詳細(xì)描述本發(fā)明提供了從集成電路元件陣列配置中測(cè)量特定參數(shù)的技術(shù)以及根據(jù)所述特定參數(shù)的測(cè)量而對(duì)于內(nèi)嵌(inline)集成電路元件可變性的測(cè)量方法，這些方法將在下文中詳細(xì)地進(jìn)行描述。
可以通過測(cè)量集成電路元件陣列來確定一個(gè)特定的集成電路元件的變化參數(shù)，具體地，即Cv＝σ/μ，其中σ是標(biāo)準(zhǔn)偏差而μ是均值。本發(fā)明的實(shí)施例顯示了兩種不同的陣列配置，在第一陣列配置中，具有某些相連的內(nèi)部節(jié)點(diǎn)，而在第二陣列配置中這些內(nèi)部節(jié)點(diǎn)不相連。測(cè)試宏可以通過兩種方法來實(shí)現(xiàn)單個(gè)陣列，其具有有源“On-Off”開關(guān)作為內(nèi)部連接，例如參見圖1和圖2；以及兩個(gè)分立的陣列，它們除了一些內(nèi)部連接以外額定相同，該內(nèi)部連接被永久地構(gòu)造在一個(gè)陣列中，例如參見圖3。
首先參考圖1，圖1是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)示意圖，顯示了集成電路元件陣列的第一實(shí)施例，該陣列具有被有源開關(guān)控制的內(nèi)部節(jié)點(diǎn)連接。在這個(gè)實(shí)施例中，m×n的導(dǎo)體形成了一個(gè)矩形柵格，其中m表示行數(shù)n表示列數(shù)，并且該有源開關(guān)具有“開”和“關(guān)”的狀態(tài)。當(dāng)該開關(guān)是“開”時(shí)，該內(nèi)部節(jié)點(diǎn)水平方向不連接在一起，這也被稱為F型或“浮置”布局。當(dāng)該開關(guān)是“關(guān)”時(shí)，該內(nèi)部節(jié)點(diǎn)水平方向連接在一起，這也被稱為C型或“連接”布局。
圖2是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)示意圖，顯示了一個(gè)m×n集成電路元件陣列的第二實(shí)施例，該陣列具有被有源開關(guān)控制的水平內(nèi)部節(jié)點(diǎn)連接。如圖1和圖2所示，開關(guān)可以用不同的方式實(shí)現(xiàn)。圖1顯示了在每一個(gè)元素和一個(gè)公共連線之間的開關(guān)。圖2顯示了在每兩個(gè)相鄰元素之間的開關(guān)。在圖1所示的實(shí)施例中，在i列和j列之間的總電阻為Ri、j＝2*Rswitch+(j-i)*Rwire。另一方面，對(duì)于圖2，如果Rswitch＞＞Rwire并且n＞＞1，那么該總電阻Ri、j(old)＝(j-i)*(Rswitch+Rwire)遠(yuǎn)比圖1中的大。因?yàn)镽switch可能是占主要地位的，通?？梢云诖龍D1將具有更低的水平連接電阻。然而，圖2在密集版圖的情況下有優(yōu)點(diǎn)。
現(xiàn)在參考圖3，圖3是按照本發(fā)明一個(gè)實(shí)施例的一對(duì)示圖，每個(gè)顯示了一個(gè)m×n集成電路元件陣列，其中一個(gè)有水平內(nèi)部節(jié)點(diǎn)連接而另一個(gè)沒有。在本發(fā)明這個(gè)實(shí)施例中，兩個(gè)獨(dú)立的m×n導(dǎo)體陣列各形成一個(gè)矩形柵格。內(nèi)部節(jié)點(diǎn)在F型布局中在水平方向沒有相連，但是在C型布局中水平方向相連。
如圖1到3所示，使用了(m，n)或“m×n”的陣列，其中m表示行數(shù)n表示列數(shù)。通常，在確定集成電路元件的變化參數(shù)時(shí)，更大的陣列對(duì)應(yīng)于更少的噪聲和方差。下面將詳細(xì)地描述m×n陣列的蒙特卡羅模擬結(jié)果和定量模型。
值得注意的是，雖然本發(fā)明的實(shí)施例描述和顯示了示例性的導(dǎo)體和電阻做為進(jìn)行分析的集成電路元件，但是本發(fā)明的結(jié)構(gòu)和方法可以非常容易地推廣來包括其它的元素，例如晶體管，電容，電感，以及任何可以電氣串聯(lián)和并聯(lián)的元件。
設(shè)gij是i行j列導(dǎo)體的電導(dǎo)，其中i＝1，2，3...m并且j＝1，2，3...n。設(shè)GF和GC分別是F型和C型布局的電導(dǎo)。從連接和浮置陣列的電導(dǎo)的一個(gè)比率中可以得到統(tǒng)計(jì)信息。
E[GC-GFGC]≈f(σ/μ)---(1)]]>在此，“f”表示在該元件(也就是，上述例子中該導(dǎo)體的gij)統(tǒng)計(jì)特性上關(guān)于它的均值μ和標(biāo)準(zhǔn)偏差σ的一個(gè)通用函數(shù)關(guān)系。同時(shí)，在整個(gè)本公布中，“E[]”用于表示統(tǒng)計(jì)期望值。
更明確地，如果gij遵循相同和獨(dú)立的統(tǒng)計(jì)分布F(μ，σ)，其中μ是均值，σ是標(biāo)準(zhǔn)偏差，并且對(duì)于任何m和n都有σ/μ＜1，那么E[GC-GFGC]≈(m-1).(n-1).σ2m.n.μ2---(2)]]>現(xiàn)在參考圖4，圖4顯示了按照本發(fā)明一個(gè)實(shí)施例的對(duì)一個(gè)n×n集成電路元件陣列的模擬結(jié)果，該陣列具有被有源開關(guān)控制的內(nèi)部節(jié)點(diǎn)連接。本發(fā)明的這個(gè)實(shí)施例顯示了蒙特卡羅模擬的結(jié)果，該結(jié)果顯示當(dāng)n增加時(shí)，該電導(dǎo)比率接近一個(gè)固定非零值，如公式(2)和圖4所示。該導(dǎo)體具有一個(gè)σ/μ＝10％的正態(tài)分布。該模擬是在n＝4，10，40，100的條件下運(yùn)行。
現(xiàn)在參考圖5，圖5是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)示圖，顯示了一個(gè)n×n集成電路元件陣列的電導(dǎo)比的期望值，(GC-GF)/GC與n的關(guān)系。該(GC-GF)/GC的期望值是通過對(duì)n×n導(dǎo)體陣列進(jìn)行1000-例蒙特卡羅模擬而計(jì)算出來的，該導(dǎo)體陣列具有一個(gè)σ/μ＝10％的正態(tài)分布。這個(gè)圖也和公式(2)相符。
公式(2)有如下的特定情況。
對(duì)于2×n陣列并且對(duì)于n＞＞1時(shí)，E[GC]-E[GF]E[GC]=σ22.μ2---(3a)]]>
對(duì)于m×n陣列并且對(duì)于n＞＞1時(shí)，E[GC]-E[GF]E[GC]=(m-1).σ2m.μ2---(3b)]]>雖然從兩個(gè)不同陣列(C對(duì)F)或從具有有源開關(guān)的同一陣列取得的期望值將接近同樣的值，但是它們的噪音水平是非常不同的。現(xiàn)在，參考圖6，按照本發(fā)明一個(gè)實(shí)施例，顯示了具有被有源開關(guān)控制的內(nèi)部節(jié)點(diǎn)連接，并且該陣列有水平內(nèi)部節(jié)點(diǎn)連接和沒有水平內(nèi)部節(jié)點(diǎn)連接的情況下的100×100集成電路元件陣列的模擬結(jié)果。該圖是通過蒙特卡羅結(jié)果而畫出來的。雖然該兩個(gè)結(jié)果具有所期望的值，更明確地，有相同的均值，但是從具有開關(guān)的陣列得到的方差比從兩個(gè)分立陣列得到的方差小得多，該兩個(gè)分立陣列一個(gè)有水平內(nèi)部節(jié)點(diǎn)連接而另一個(gè)沒有。
由圖6可明顯看到，使用一個(gè)具有開關(guān)的陣列時(shí)所估計(jì)的變化系數(shù)的方差比使用兩個(gè)不同的陣列時(shí)要小得多。因此，就需要一個(gè)更加定量的分析來形成合理設(shè)計(jì)的測(cè)試宏的基礎(chǔ)，其中的信號(hào)比方差大得多來。
在兩種情況下進(jìn)行m×n陣列變化統(tǒng)計(jì)的測(cè)量也非常重要。在該第一種情況下，對(duì)于同一陣列進(jìn)行兩次測(cè)量，該陣列具有被有源開關(guān)控制的內(nèi)部節(jié)點(diǎn)連接。設(shè)GF1和GC1是被記為陣列1的同一陣列的F型和C型電導(dǎo)。在該第二種情況下，對(duì)于兩個(gè)不同陣列進(jìn)行了兩次測(cè)量，該兩個(gè)不同陣列一個(gè)有水平內(nèi)部節(jié)點(diǎn)連接而另一個(gè)沒有。設(shè)GC1是被記為陣列1的C型陣列的電導(dǎo)，并且GF2是被記為陣列2的一個(gè)分立的F型陣列的電導(dǎo)。
E[GC1-GF2GC1]≈E[GC1-GF1GC1]≈(m-1).(n-1).σ2m.n.μ2---(4)]]>VAR[GC1-GF1GC1]≈(m-1).(n-1)m.n.2.(m.n-1).σ2(m.n)2.μ4---(5)]]>VAR[GC1-GF2GC1]≈2.σ2m.n.μ2---(6)]]>對(duì)于m＞＞1，n＞＞1和N＝m×n，那么該期望值和標(biāo)準(zhǔn)偏差為E[GC1-GF2GC1]=E[GC1-GF1GC1]=E[GC]-E[GF]E[GC]≈σ2μ2---(4b)]]>
stdDev[GC1-GF1GC1]≈2N.σ2μ2---(5b)]]>stdDev[GC1-GF2GC1]≈2N.σμ---(6b)]]>現(xiàn)在參考圖7，按照本發(fā)明一個(gè)實(shí)施例的一系列圖顯示了當(dāng)σ/μ的值變化時(shí)，一個(gè)n×n陣列的(GC-GF)/GC的均值和方差。這些圖是n×n導(dǎo)體陣列在分別具有σ/μ＝3.162％和10％的正態(tài)分布時(shí)的蒙特卡羅模擬的結(jié)果。從具有開關(guān)的單個(gè)陣列得到的結(jié)果和從兩個(gè)分立陣列得到的結(jié)果畫在了一起。
對(duì)于小的σ/μ以及小的偏差，例如σ/μ＝3％和10％，該模擬結(jié)果和公式(4)到(6)符合得非常好。當(dāng)σ/μ大于30％時(shí)，該(GC-GF)/GC的期望值變得比公式(4)所預(yù)期的要大。相似地，對(duì)于大的σ/μ，當(dāng)從不同陣列得到的方差仍然符合公式(5)時(shí)，從同一陣列得到的方差比公式(6)預(yù)期的要大很多。
為了實(shí)現(xiàn)一個(gè)正確的設(shè)計(jì)，計(jì)算從一個(gè)特殊測(cè)試結(jié)構(gòu)得到的統(tǒng)計(jì)的方差，并且保證該方差合理地小于信號(hào)本身是非常重要的。從上面的討論可知，似乎設(shè)計(jì)一個(gè)具有有源開關(guān)的單個(gè)測(cè)試結(jié)構(gòu)陣列常常是更好的。但是，我們假設(shè)了應(yīng)用理想餓零電阻開關(guān)，而在現(xiàn)實(shí)中，可能是也可能不是這種情況。因此，如果和測(cè)試元素的電阻相比，可以實(shí)現(xiàn)水平連線和有源開關(guān)的總電阻可以忽略不計(jì)，那么優(yōu)選單個(gè)陣列。如果具有可忽略電阻的開關(guān)不能被實(shí)現(xiàn)，那么可以使用兩種不同電路連線的(hardwired)陣列(C對(duì)F)，并且對(duì)于比較大的方差采取更加謹(jǐn)慎的態(tài)度。公式(5)和(6)提供了對(duì)于方差趨勢(shì)的一些定量的指導(dǎo)。
比較公式(5b)和(6b)可知，從一個(gè)具有開關(guān)的陣列得到的(GC-GF)/GC的標(biāo)準(zhǔn)偏差比從兩個(gè)陣列得到的要小σ/μ倍。該標(biāo)準(zhǔn)偏差也正比于N＝m×n的平方根。因此，要得到和從一個(gè)具有開關(guān)的陣列得到的標(biāo)準(zhǔn)偏差等價(jià)的標(biāo)準(zhǔn)偏差，那么對(duì)于σ/μ＝10％，3.162％和1％，在兩個(gè)陣列方案中元素的數(shù)量要分別大100，1000，和10000倍。這兩個(gè)方案的差別隨著σ/μ的增加而減小。
到目前為止，假設(shè)了圖1到3中水平連線有可忽略電阻，然而，該連線電阻變得可以和測(cè)試元件相比的情況也需要被處理。定性地，如果在一個(gè)水平連接陣列中(圖3中的C型)該連線電阻是無窮大，那么這個(gè)陣列和一個(gè)浮置陣列(圖3中的F型)是相同的。因此，可以預(yù)期，當(dāng)該水平連線和開關(guān)電阻增加時(shí)，C型和F型結(jié)構(gòu)電導(dǎo)的不同從公式(2)或(4)所預(yù)期的值變到零。
現(xiàn)在參考圖8，圖8是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)圖，顯示了流經(jīng)4×4陣列電流的平均值。具有有源開關(guān)的C型和F型結(jié)構(gòu)的結(jié)果被顯示了出來。該4×4陣列的結(jié)果顯示了一個(gè)過渡區(qū)域，該過渡區(qū)域從開關(guān)電阻比集成電路元件電阻小10倍的點(diǎn)開始，在該點(diǎn)的差別接近完美開關(guān)的情況(也就是，可忽略電阻)，到開關(guān)電阻大10倍的點(diǎn)結(jié)束，在該點(diǎn)的差別接近零。對(duì)4×4陣列的100-例蒙特卡羅模擬，流過一個(gè)C型陣列的電流IC和流過一個(gè)F型陣列的電流IF的均值在圖8中提供，其中所述元件的額定電阻是1 KOhm。它做為開關(guān)寄生電阻從0.001 KOhm到8389KOhm的一個(gè)函數(shù)而被畫出。
對(duì)于一個(gè)相當(dāng)大的陣列，例如100×100，為了達(dá)到公式(4)中的全部值，那么從最左邊的器件到最右邊的器件的總電阻和一個(gè)單一電阻元件相比較時(shí)應(yīng)該非常小。然而，從公式(4)中可以看出，10×10陣列的該比率僅比100×100陣列的略小。因此，如果把一個(gè)100×100陣列看作一個(gè)許多10×10陣列的集合，那么該要求可以進(jìn)一步放松。
對(duì)于圖3中的C型和F型陣列，可以有許多可選擇的連線方案。例如，一個(gè)陣列可以是每兩行一個(gè)水平連線，而另外一個(gè)陣列可以是每四行一個(gè)水平連線。按照上述討論和基本的統(tǒng)計(jì)知識(shí)，可以使用一組結(jié)構(gòu)，并且可以更有信心地從中提取統(tǒng)計(jì)信息。
雖然上述討論所提供的實(shí)施例具有導(dǎo)體和電阻陣列，但是本發(fā)明也可以擴(kuò)展到晶體管，電容和電感等。另外，該單位單元不一定是一個(gè)簡單元件，它可以是不同基本元件的組合，例如，具有一個(gè)多晶硅電阻(polyresistor)和兩個(gè)觸頭(contact)的單位單元，以及/或電路模塊，例如驅(qū)動(dòng)元件，存儲(chǔ)元件等。
在許多實(shí)際的環(huán)境中，只有一個(gè)小的陣列是可以很容易被設(shè)計(jì)出來的。如果可以平均許多樣本而使得測(cè)量方差更小，那么本發(fā)明甚至可以應(yīng)用到一個(gè)2×2陣列。通常，這個(gè)技術(shù)的分辨率將和陣列數(shù)目的平方根成比例。
在本發(fā)明另一個(gè)實(shí)施例中，將構(gòu)造一個(gè)特殊的2×n MOSFET陣列，該陣列可以提供上述的好處。在上述該Terada參考中，該測(cè)試電路包括許多并聯(lián)的單位單元，在該單元中兩個(gè)額定相同的nFET被互相串聯(lián)。這些兩個(gè)nFET之間的節(jié)點(diǎn)通過一個(gè)開關(guān)連到一個(gè)公共的連線上。該兩個(gè)nFET的閾值電壓失配由流過這個(gè)測(cè)試電路的直流電流來產(chǎn)生。
現(xiàn)在參考圖9，按照上述該Terada參考的一個(gè)電路圖顯示了具有兩個(gè)額定相同的nFET a和b的單位單元。雖然器件a和b額定相同，但是它們的電行為不相同，特別是在對(duì)器件失配的布局關(guān)系上。對(duì)于該下面的器件nFET b，其柵極電壓被設(shè)成Vgb并且其源極接地gnd。因此，其柵極-源極電壓是個(gè)常量。對(duì)于上面的器件nFET a，其柵極電壓被設(shè)成常量Va，然而，其源極是在中間節(jié)點(diǎn)Vm，該Vm是一個(gè)根據(jù)該兩個(gè)器件之間失配的隨機(jī)變量。因此，對(duì)于上面的器件a，其柵極-源極電壓是一個(gè)隨機(jī)變量。雖然可以通過大量的蒙特卡羅模擬和詳細(xì)的分析來提取統(tǒng)計(jì)信息，但是不清楚該提取的統(tǒng)計(jì)信息是否復(fù)雜或退化以及會(huì)復(fù)雜或退化到什么程度。當(dāng)使用兩個(gè)額定相同的串聯(lián)的pFET來構(gòu)造一個(gè)單位單元時(shí)，這個(gè)問題依舊存在。
現(xiàn)在參考圖10，圖10是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)電路圖，顯示了一個(gè)具有一個(gè)上部pFET和一個(gè)下部nFET的單位單元。在本發(fā)明的這個(gè)實(shí)施例的布局結(jié)構(gòu)中，上面的pFET a和下面的nFET b串聯(lián)。因?yàn)閜FET和nFET是對(duì)稱的，該上面的pFET的源極現(xiàn)在是Vdd，因此，該上面的pFET a的柵極-源極電壓是個(gè)常量，更明確地，Vgb-Vdd，而不再是如圖9所示的一個(gè)隨機(jī)變量。在提供的一個(gè)示范實(shí)施中，通過設(shè)置Vdd＝100mV，Vgb＝100mV，以及Vga＝0V(gnd)，可以實(shí)現(xiàn)兩個(gè)器件都處于亞閾值區(qū)。該柵極-源極電壓對(duì)于下面的nFET是100mv并且對(duì)于上面的pFET是-100mv。另外，對(duì)于不同的單元，該中間節(jié)點(diǎn)Vm的連接可以通過控制電壓Vsw來被開和關(guān)。
結(jié)合圖10描述的本發(fā)明的實(shí)施例提供了不同的一個(gè)上面器件和一個(gè)下面器件，并且把該nFET和pFET之間的統(tǒng)計(jì)信息分開將是一件有挑戰(zhàn)性的工作。另一方面，通過大量的蒙特卡羅模擬和詳細(xì)的分析，上述圖10中描述的本發(fā)明的實(shí)施例也可以幫助獲取nFET和pFET之間的相關(guān)性信息。因此，在實(shí)現(xiàn)FET閾值操作的一個(gè)更加完整的圖象時(shí)，三個(gè)不同的結(jié)構(gòu)(2nFET，2pFET，1nFET和1pFET)是互補(bǔ)的。
通常在該m×n陣列中，并且尤其是在該2×n陣列中，每個(gè)列可以具有不同性質(zhì)的元件。例如，一個(gè)2×n陣列可以有電阻做為上面的元件，同時(shí)下面的元件可以是FET。如另外一個(gè)范例所示，一個(gè)m×n陣列不同行中的元件可以遵循不同的統(tǒng)計(jì)分布。
現(xiàn)在參考圖11，圖11是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)流程圖，顯示了集成電路可變性測(cè)量的方法。該方法從程序塊1102開始，在該程序塊中第一陣列配置的特定的參數(shù)被測(cè)量。在該第一陣列配置中，集成電路元件之間沒有特定的內(nèi)部連接。如上所述，該集成電路元件可以包括例如一個(gè)導(dǎo)體，一個(gè)晶體管，一個(gè)電容或一個(gè)電感。此外，如上所述，對(duì)于圖1到3，在陣列中的集成電路元件之間沒有水平內(nèi)部連接。最后，在一個(gè)優(yōu)選實(shí)施例中，該被測(cè)量的特定參數(shù)可以是當(dāng)在該陣列上應(yīng)用一個(gè)常量電壓時(shí)，流經(jīng)該陣列的直流電流。做為另一選擇，它也可以是當(dāng)應(yīng)用常量電流流經(jīng)該陣列時(shí)的電壓測(cè)量。
在程序塊1104中，第二陣列配置的特定的參數(shù)被測(cè)量。除了陣列中集成電路元件之間特定的內(nèi)部連接之外，該第二陣列配置和該第一陣列配置是相同的。在程序塊1106中，根據(jù)測(cè)量的第一陣列配置和第二陣列配置的特定的參數(shù)，可以確定該集成電路元件的一個(gè)變化系數(shù)，并且結(jié)束該變化性測(cè)量方法。當(dāng)該變化系數(shù)被確定以后，一個(gè)芯片如果不能滿足特定的設(shè)計(jì)需要，那么可能需要重新設(shè)計(jì)。
在集成電路中使用的小電容元件的值分布的測(cè)量很難使用這里所描述的陣列方法和標(biāo)準(zhǔn)測(cè)量技術(shù)，尤其是當(dāng)該元件，例如，小FET的柵極電容，會(huì)漏電時(shí)，這種情況更為明顯?？梢允褂铆h(huán)形振蕩器來對(duì)存在高泄漏的小電容結(jié)構(gòu)精確地進(jìn)行高頻電容測(cè)量。這個(gè)技術(shù)也可以被采用以用于上述變化測(cè)量技術(shù)。
現(xiàn)在參考圖12，圖12是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)電路圖，顯示了一個(gè)環(huán)形振蕩器。該環(huán)形振蕩器包括2p個(gè)級(jí)加上一個(gè)nand2，該nand2用于使該環(huán)能夠振蕩。該環(huán)通常有一百或更多的級(jí)并且它的振蕩頻率Fr在GHz的范圍。它的輸出信號(hào)(RINGOUT)經(jīng)過一個(gè)單片分頻器使其頻率被縮減q倍，從而變?yōu)镸Hz的范圍，在這個(gè)范圍內(nèi)可以使用一個(gè)低成本商業(yè)頻率計(jì)數(shù)器來測(cè)量它。
對(duì)于大的p值，該環(huán)中每級(jí)的延遲D由下式給出D＝1/(4pqFr)(7)每級(jí)電容Cs由下式算出Cs＝2D(IDDA-IDDQ)/Vdd (8)其中IDDQ是該環(huán)的靜態(tài)電流(off current)，并且IDDA是該環(huán)的有功電流(active current)。電容負(fù)載CL的值可以通過采用參考環(huán)形振蕩器電路和另外一個(gè)環(huán)形振蕩器電路的電容差值而得到。
CL＝Cs2-Cs1 (9)該差值技術(shù)可以消除反相器和其它寄生電容。
對(duì)于本發(fā)明的該實(shí)施例，需要三個(gè)2p級(jí)的環(huán)一個(gè)參考環(huán)，它的每一級(jí)包括一個(gè)標(biāo)準(zhǔn)參考反相器；一個(gè)第二環(huán)，它的每一級(jí)包括一個(gè)標(biāo)準(zhǔn)參考反相器，該反相器有一個(gè)電容負(fù)載，該電容負(fù)載由一個(gè)非交叉連接的電容陣列所組成；一個(gè)第三環(huán)，它的每一級(jí)包括一個(gè)標(biāo)準(zhǔn)參考反相器，該反相器有一個(gè)電容負(fù)載，該電容負(fù)載由一個(gè)相似交叉連接的電容陣列所組成。從該環(huán)頻率的測(cè)量值可以得出兩種類型陣列的每級(jí)電容的IDDA和IDDQ值，然后，在這個(gè)文件中上述所討論的技術(shù)可以用于計(jì)算構(gòu)成陣列的元件電容的方差。如果在該環(huán)中所有的反相器都相同，這個(gè)確定的信噪比隨著2P的平方根成比例地改善。該環(huán)形振蕩器方法和能夠從單個(gè)m×n陣列所得到的結(jié)果相比還有總體上面積的優(yōu)點(diǎn)。在實(shí)際中，和參考反相器相聯(lián)的一些小的附加的變化也必須要加以考慮。
現(xiàn)在參考圖13，圖13是按照本發(fā)明一個(gè)實(shí)施例的一組圖，顯示了一個(gè)獨(dú)立陣列和一個(gè)具有不同大小負(fù)載陣列的環(huán)形振蕩器的信噪比和均值。這顯示了對(duì)于單個(gè)元件的兩個(gè)分布，一個(gè)101級(jí)環(huán)形振蕩器配置的信噪比(1σ/均值)和均值是如何與一個(gè)200×200元件的獨(dú)立的陣列相比較的。它也顯示了信號(hào)的均值加1σ隨著陣列大小變化的趨勢(shì)。
現(xiàn)在參考圖14，圖14是按照本發(fā)明一個(gè)實(shí)施例的一個(gè)流程圖，顯示了一個(gè)陣列配置的特定參數(shù)的測(cè)量方法。這可以看作是圖11中程序塊1102和1104的一個(gè)詳細(xì)的描述。該方法從程序塊1402開始，在該程序塊中，具有許多級(jí)的一個(gè)參考環(huán)形振蕩器電路的電容被測(cè)量，該參考環(huán)形振蕩器的每一級(jí)包括一個(gè)邏輯門。在程序塊1404中，具有許多級(jí)的一個(gè)第二環(huán)形振蕩器電路的電容被測(cè)量，該第二環(huán)形振蕩器的每一級(jí)包括一個(gè)邏輯門以及由該邏輯門驅(qū)動(dòng)的第一陣列配置，該邏輯門和參考環(huán)形振蕩器電路中的實(shí)質(zhì)相同。在程序塊1406中，具有許多級(jí)的一個(gè)第三環(huán)形振蕩器電路的電容被測(cè)量，該第三環(huán)形振蕩器的每一級(jí)包括一個(gè)邏輯門以及由該邏輯門驅(qū)動(dòng)的第二陣列配置，該邏輯門和參考環(huán)形振蕩器電路中的實(shí)質(zhì)相同。
在程序塊1408中，通過計(jì)算該參考環(huán)形振蕩器電路每級(jí)和該第二環(huán)形振蕩器電路每級(jí)之間的測(cè)量電容的不同，來確定該第一陣列配置負(fù)載的門電容。在程序塊1410中，通過計(jì)算該參考環(huán)形振蕩器電路每級(jí)和該第三環(huán)形振蕩器電路每級(jí)之間的測(cè)量電容的不同，來確定該第三環(huán)形振蕩器負(fù)載的門電容，同時(shí)結(jié)束該方法。
按照本發(fā)明的實(shí)施例實(shí)施的一個(gè)測(cè)試結(jié)構(gòu)將為一個(gè)結(jié)構(gòu)區(qū)域提供典型的變化參數(shù)，通常被認(rèn)為是本地變化。然而，本發(fā)明的實(shí)施例不但可以提供本地變化，而且可以提供對(duì)于每個(gè)宏的本地平均。通過檢查許多宏，芯片到芯片，或晶片到晶片的平均，可以得到除本地變化以外的全局變化組分。
前面結(jié)合附圖描述了本發(fā)明示例性實(shí)施例，但應(yīng)當(dāng)理解，本發(fā)明并不局限于這些具體的實(shí)施例，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明范圍和精神的基礎(chǔ)上可以做出各種改變和修整。
權(quán)利要求
1.一個(gè)測(cè)量集成電路元件可變性的方法，包括步驟測(cè)量至少一個(gè)第一陣列配置的特定參數(shù)，該第一陣列配置包括多個(gè)集成電路元件，在該多個(gè)集成電路元件之間沒有特定的內(nèi)部連接；測(cè)量至少一個(gè)第二陣列配置的特定參數(shù)，該第二陣列配置包括多個(gè)集成電路元件，該多個(gè)集成電路元件和那些在第一陣列配置中的集成電路元件額定相同，并且在所述多個(gè)集成電路元件之間有特定的內(nèi)部連接；以及根據(jù)對(duì)該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置的測(cè)量的特定參數(shù)，確定該集成電路元件的一個(gè)變化系數(shù)。
2.如權(quán)利要求1所述的方法，其中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)包括電阻、電容和電感其中至少之一的mxn陣列。
3.如權(quán)利要求2所述的方法，其中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)包括mxn電阻陣列，并且該測(cè)量的特定參數(shù)包括直流電流和一個(gè)直流電壓中的至少一個(gè)。
4.如權(quán)利要求2所述的方法，其中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)包括電容和電感其中至少之一的mxn陣列，并且該測(cè)量的特定參數(shù)包括交流阻抗。
5.如權(quán)利要求2所述的方法，其中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)包括mxn電容陣列，并且測(cè)量至少一個(gè)第一陣列配置的特定參數(shù)的所述步驟包括步驟測(cè)量具有許多級(jí)的參考環(huán)形振蕩器電路的電容，其中每一級(jí)包括邏輯門；測(cè)量具有許多級(jí)的第二環(huán)形振蕩器電路的電容，其中每一級(jí)包括邏輯門以及由該邏輯門驅(qū)動(dòng)第一陣列配置，該邏輯門和所述參考環(huán)形振蕩器電路中的邏輯門實(shí)質(zhì)相同；計(jì)算該參考環(huán)形振蕩器電路每級(jí)和該第二環(huán)形振蕩器電路每級(jí)之間的測(cè)量的電容的差數(shù)，來確定該第一陣列配置負(fù)載的門電容。
6.如權(quán)利要求5所述的方法，其中，測(cè)量至少一個(gè)第二陣列配置的特定參數(shù)的步驟包括步驟測(cè)量具有許多級(jí)的第三環(huán)形振蕩器電路的電容，其中每一級(jí)包括邏輯門以及由該邏輯門驅(qū)動(dòng)的第二陣列配置，該邏輯門和所述參考環(huán)形振蕩器電路中的實(shí)質(zhì)相同；計(jì)算該參考環(huán)形振蕩器電路每級(jí)和該第三環(huán)形振蕩器電路每級(jí)之間的測(cè)量的電容的差值，來確定該第二陣列配置負(fù)載的門電容。
7.如權(quán)利要求1所述的方法，其中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)包括mxn場效應(yīng)管(FET)陣列，其中m大于2，并且該測(cè)量的特定參數(shù)包括直流電流和一個(gè)直流電壓中的至少一個(gè)。
8.如權(quán)利要求1所述的方法，其中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)包括兩個(gè)或更多并聯(lián)的單位單元，其中每個(gè)單位單元包括至少一個(gè)n溝道場效應(yīng)管(nFET)和至少一個(gè)p溝道場效應(yīng)管(pFET)，并且該測(cè)量的特定參數(shù)包括直流電流和一個(gè)直流電壓中的至少一個(gè)。
9.一個(gè)集成電路器件，包括集成電路元件的至少一個(gè)第一陣列配置，該第一陣列配置包括電阻、電容和電感中至少其中之一的mxn陣列，并且在該多個(gè)集成電路元件之間沒有特定的內(nèi)部連接；以及集成電路元件的至少一個(gè)第二陣列配置，該多個(gè)集成電路元件包括和那些在第一陣列配置中的額定相同的集成電路元件的陣列，并且在該多個(gè)集成電路元件之間有特定的內(nèi)部連接；其中根據(jù)對(duì)該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置的測(cè)量到的特定參數(shù)，確定所述集成電路元件的變化系數(shù)。
10.如權(quán)利要求9所述的集成電路器件，其中，集成電路元件的所述至少一個(gè)第一陣列配置包括mxn電容陣列，并且進(jìn)一步包括參考環(huán)形振蕩器電路，該參考環(huán)形振蕩器電路有多個(gè)級(jí)，其中每一級(jí)包括邏輯門；第二環(huán)形振蕩器電路，該第二環(huán)形振蕩器電路有多個(gè)級(jí)，每一級(jí)包括邏輯門，以及由該邏輯門驅(qū)動(dòng)的第一陣列配置，該邏輯門和該參考環(huán)形振蕩器電路中的邏輯門實(shí)質(zhì)相同；其中測(cè)量的在該參考環(huán)形振蕩器電路的每級(jí)和該第二環(huán)形振蕩器電路的每級(jí)之間的電容的差值包括第一陣列配置負(fù)載的門電容；以及第三環(huán)形振蕩器電路，該第三環(huán)形振蕩器電路有多個(gè)級(jí)，其中每一級(jí)包括邏輯門，以及由該邏輯門驅(qū)動(dòng)的第二陣列配置，該邏輯門和該參考環(huán)形振蕩器電路中的邏輯門實(shí)質(zhì)相同，其中測(cè)量的在該參考環(huán)形振蕩器電路的每級(jí)和該第三環(huán)形振蕩器電路的每級(jí)之間的電容的差值包括第二陣列配置負(fù)載的門電容。
11.如權(quán)利要求9所述的集成電路器件，其中，該至少一個(gè)第一陣列配置包括開關(guān)操作陣列，該開關(guān)操作陣列在特定的內(nèi)部連接上有打開的開關(guān)，以及該至少一個(gè)第二陣列配置包括開關(guān)操作陣列，該開關(guān)操作陣列在特定的內(nèi)部連接上有閉合的開關(guān)。
12.如權(quán)利要求11所述的集成電路器件，其中，所述開關(guān)操作陣列的開關(guān)被水平布置在每個(gè)集成電路元件和一個(gè)公共連線之間。
13.如權(quán)利要求11所述的集成電路器件，其中，該開關(guān)操作陣列的開關(guān)被水平布置在每兩個(gè)相鄰的集成電路元件之間。
14.如權(quán)利要求9所述的集成電路器件，其中，該至少一個(gè)第一陣列配置包括第一固定陣列，并且該至少一個(gè)第二陣列配置包括第二固定陣列。
15.如權(quán)利要求9所述的集成電路器件，其中，該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置每個(gè)包括矩形柵格。
16.一個(gè)集成電路器件，包括集成電路元件的至少一個(gè)第一陣列配置，該第一陣列配置包括mxn場效應(yīng)管陣列，并且在該多個(gè)集成電路元件之間沒有特定的內(nèi)部連接，其中m大于2；和多個(gè)集成電路元件的至少一個(gè)第二陣列配置，所述集成電路元件包括和那些在所述至少一個(gè)第一陣列配置中的集成電路元件額定相同的集成電路元件的陣列，并且在該多個(gè)集成電路元件之間有特定的內(nèi)部連接；其中根據(jù)對(duì)于該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置的測(cè)量的特定參數(shù)，確定該集成電路元件的變化系數(shù)。
17.如權(quán)利要求16所述的集成電路器件，其中，該至少一個(gè)第一陣列配置包括開關(guān)操作陣列，該開關(guān)操作陣列在特定的內(nèi)部連接上有打開的開關(guān)，以及該至少一個(gè)第二陣列配置包括開關(guān)操作陣列，該開關(guān)操作陣列在特定的內(nèi)部連接上有閉合的開關(guān)。
18.如權(quán)利要求16所述的集成電路器件，其中，該至少一個(gè)第一陣列配置包括第一固定陣列，并且該至少一個(gè)第二陣列配置包括第二固定陣列。
19.一個(gè)集成電路器件，包括至少一個(gè)第一陣列配置，包括兩個(gè)或更多并聯(lián)的單位單元，其中每個(gè)該單位單元包括至少一個(gè)nFET和至少一個(gè)pFET，并且在該兩個(gè)或更多的單位單元之間沒有特定的陣列內(nèi)連接；以及至少一個(gè)第二陣列配置，包括兩個(gè)或更多并聯(lián)的單位單元，其中每個(gè)該單位單元包括至少一個(gè)nFET和至少一個(gè)pFET，并且在該兩個(gè)或更多的單位單元之間有特定的陣列內(nèi)連接；其中根據(jù)對(duì)于該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置的測(cè)量的特定參數(shù)，確定集成電路元件的變化系數(shù)。
20.如權(quán)利要求19所述的集成電路器件，其中，該至少一個(gè)nFET和至少一個(gè)pFET串聯(lián)，并且該nFET和pFET的柵極-源極電壓是常量。
全文摘要
提供了一個(gè)測(cè)量集成電路元件可變性的技術(shù)。至少一個(gè)第一陣列配置的一個(gè)特定參數(shù)被測(cè)量，該第一陣列配置包括多個(gè)集成電路元件，在該多個(gè)集成電路元件之間沒有特定的內(nèi)部連接。至少一個(gè)第二陣列配置的一個(gè)特定參數(shù)也被測(cè)量，該第二陣列配置包括多個(gè)集成電路元件，該多個(gè)集成電路元件和那些在第一陣列配置中的額定相同，并且在該多個(gè)集成電路元件之間有特定的內(nèi)部連接。根據(jù)對(duì)于該至少一個(gè)第一陣列配置和該至少一個(gè)第二陣列配置的特定參數(shù)的測(cè)量，可以確定該集成電路元件的一個(gè)變化系數(shù)。
文檔編號(hào)H01L21/66GK1979205SQ20061014659
公開日2007年6月13日 申請(qǐng)日期2006年11月15日 優(yōu)先權(quán)日2005年12月8日
發(fā)明者B·L·季, M·布尚, M·B·凱琴, W·E·亨施, K·M·G·V·格廷斯 申請(qǐng)人:國際商業(yè)機(jī)器公司