專利名稱：形成與半導體晶片上的布線層相關聯(lián)的電隔離的方法
技術領域：
本發(fā)明一般地涉及制造集成電路和制造半導體晶片。在特別的實施例中，本發(fā)明特別地涉及布線層和與半導體晶片上的布線層相關聯(lián)的電隔離的形成。
背景技術：
在集成電路的制造領域中，在半導體襯底上形成導電布線層、特別是金屬層的工藝區(qū)別于那些依賴于單晶硅襯底內(nèi)存在有源區(qū)域的較早形成的電子部件。旨在形成那些上層的相應的工藝順序因此也稱作“線后端”(BEOL)。它包括形成一層布線、在它們之間的隔離層和觸點的步驟以使依據(jù)制造集成電路的設計在不同的布線層之間建立所需的連接。
不但作為基于有源區(qū)域的電子部件的集成層增加，而且作為上布線層的集成層增加，在布線之間的電磁相互作用不得不保持盡可能的小以使保證集成電路精確的功能。這在半導體存儲器產(chǎn)品的情況下特別有效，其中，例如，密集排列的位線形成在襯底上的第一布線層(DRAM存儲器、動態(tài)隨機存取存儲器)。因此，不得不提供布線之間的隔離，其最小化其中在每兩條線之間的電容性或電感耦合。可通過用具有低介電常數(shù)k的電介質(zhì)材料填充相鄰線之間的空隙來實現(xiàn)這種耦合的減少。
已知有數(shù)種低-k的材料，但相應的工藝集成需很大的努力和成本。替代的方法是在電介質(zhì)層內(nèi)形成空隙，其中沉積的材料涉及具有在例如3.5到4.5的范圍內(nèi)的介電常數(shù)的傳統(tǒng)電介質(zhì)。典型的層間電介質(zhì)材料是具有大約4.0的介電常數(shù)k的氧化硅。然而，可通過用具有接近1的介電常數(shù)k的填充空氣的空隙的方式，降低該層的平均介電常數(shù)k。
層間(ILD)電介質(zhì)層可沉積在布線層的布線上以使填充在這些線之間的空間以及在下一個上或下布線層之間提供間隔。用于ILD的沉積電介質(zhì)材料的普通工藝是高密度等離子體沉積(HDP)。依靠具有除了第一等離子體產(chǎn)生高頻源外還有可與等離子體產(chǎn)生源分開控制的第二高頻源的等離子體反應器來進行HDP沉積。這種分離控制可對高能離子的加速度提供導向和調(diào)整作為到目標表面上的濺射劑。同時，由等離子體提供沉積在目標表面上的活性反應組分。該工藝得到帽狀外形。用于無空隙填充的HDP的容量是填充的結構的縱橫比的函數(shù)。
HDP沉積的優(yōu)點來自于沉積外形的垂直壁受濺射的影響比水平表面更有效。這就是為什么HDP沉積優(yōu)選在傳統(tǒng)的等離子體增強CVD(PECVD等離子體增強化學汽相沉積)上，因為由于晶片上的結構的水平表面上與垂直表面上相比有更強的沉積材料的生長，所以PECVD層的沉積外形產(chǎn)生不利的突出部分。在這種突出之下的空間導致由進一步的沉積而降低被訪問的能力等。進一步，突出暴露表面上增加的粗燥度。進行HDP沉積不會產(chǎn)生突出。

發(fā)明內(nèi)容
在各實施例中，本發(fā)明降低了集成電路的布線層的布線或金屬線之間的電容性或電感耦合的影響。更特別的實施例降低了在不同的布線層之間的填充的平均介電常數(shù)k。進一步的實施例改善了制造工藝和提高了線后端(BEOL)的工藝步驟的質(zhì)量。
例如，一個實施例方法形成布線層和與半導體晶片表面上的布線層相關聯(lián)的電隔離。在晶體表面上形成至少兩條導電布線以使得每兩條布線包圍排列在其間的間隔。第一電介質(zhì)材料的第一層沉積在布線上并且依靠等離子體增強化學汽相沉積(PECVD)進入間隔，以使得填充空氣的空隙在相鄰的布線之間的間隔內(nèi)的第一層中形成。
在另一實施例中，布線層和與布線層相關聯(lián)的電隔離在半導體晶片的表面上形成。在表面上形成至少兩條導電布線，使得每兩條布線包圍排列在其間的間隔。無定形碳的第一層依靠等離子體增強化學汽相沉積(PECVD)沉積在布線上，使得填充空氣的空隙在相鄰的布線之間的間隔內(nèi)的第一層之下形成。
依據(jù)本發(fā)明的實施例，依據(jù)一方面，等離子體增強化學汽相沉積(PECVD)用于在布線層的布線之上和之間沉積電介質(zhì)材料。進行沉積，使得在布線之間，即在那些線的間隔內(nèi)形成空隙?？障兜男纬墒峭ㄟ^在沉積期間參數(shù)設置的適合選擇實現(xiàn)的并且依賴于對于沉積工藝所使用的特殊裝置。
注意HDP沉積也指等離子體增強CVD工藝。然而，依據(jù)實施例，關于這里公開的PECVD工藝，并未進行濺射。這意味著關于第一層的沉積，在該實施例中并未進行HDP沉積。由填充空氣的空隙的形成導致第一層的平均介電常數(shù)k的降低。更清楚地，空氣的接近1的介電常數(shù)k可降低平均介電常數(shù)到例如小于3.2的值。
進一步，發(fā)現(xiàn)PECVD工藝，如果依靠沉積參數(shù)設置適用于在間隔內(nèi)形成空隙，則可控制以使得在間隔內(nèi)的空隙的目標幾何形狀、大小和位置可維持到相當大的程度。
相反，HDP沉積可適用于形成空隙，但發(fā)現(xiàn)因此形成的空隙難以控制。例如，那些空隙的大小可從間隔到間隔而變化，不管在相鄰之間的那些間隔的深度和寬度是否相似。關于那些空隙的位置和幾何形狀也是相似的。特別地，通過HDP沉積形成的空隙可能定位在間隔上的不期望的位置，其中進一步的CMP(化學機械拋光)工藝可導致開放空隙。進一步的沉積工藝，例如金屬，可導致得到的電路發(fā)生故障。依據(jù)本發(fā)明，然而，空隙可通過工藝參數(shù)設置很好地控制并且空隙特性是極好可再生的。
優(yōu)選實施例涉及通過沉積無定形碳作為第一層來形成空隙。高非共形的碳沉積導致空隙的形成，其在這種情況下填充兩條布線之間的全部間隔。這意味著，在沉積作為第一層的無定形碳時，間隔沒有無定形碳，其又為這些間隔產(chǎn)生特別低的k值。其理由是無定形碳提供這種特性，即在等離子體反應器的最優(yōu)參數(shù)設置下，指引僅從水平表面朝上生長，而垂直表面沒有任何沉積。在PECVD碳沉積工藝中，如從垂直軸測量的生長的最大傾斜方向，關于晶片的理想化水平平面，總計40°的最大值或50°的最小值。
發(fā)現(xiàn)空氣間隙的泄漏電流和擊穿電壓對于這里考慮的BEOL工藝來說是不重要的。
替代實施例涉及使用氟或摻雜碳的硅玻璃作為電介質(zhì)材料用于第一層。發(fā)現(xiàn)這兩種材料可方便地用于結合PECVD工藝以產(chǎn)生高可再生的和共形的空隙。特別地，因此形成的空隙存在于間隔內(nèi)，很難從該間隔延伸進入它上面的區(qū)域，這否則會導致如上面所解釋的對下一個上布線層的干擾。
本發(fā)明的另一方面涉及應用除第一層以外的包括第二電介質(zhì)材料的第二層。因此，通過兩個不同的電介質(zhì)層來提供布線層的電隔離。其中，包括或?qū)е驴障缎纬傻耐ㄟ^PECVD工藝形成的第一層主要代表所謂的金屬內(nèi)電介質(zhì)(IMD)層。該層用于降低相同布線層的布線之間的電容性和/或電感耦合。提供第二層作為層間電介質(zhì)(ILD)層，其用于降低關于另一布線層的布線的來自一布線層的布線的電容性和/或電感耦合。
在替代實施例中，包括第二電介質(zhì)材料的第二層涂覆在第一電介質(zhì)層上以使在形成在半導體晶片上的疊層的頂部上產(chǎn)生最終的鈍化層。這種鈍化層用于保護下面的芯片不受機械或熱應力的影響。由于該層典型地在襯底上提供最上層，在鈍化層上不會形成其他的金屬層，而不管在封裝芯片的并且粘合芯片的塑料芯片外殼內(nèi)的可能布線。
依據(jù)本發(fā)明的實施例的鈍化層包括兩個疊層。優(yōu)選地，底層由摻雜氟或摻雜碳的硅玻璃、或無定形碳之一形成。這些依靠PECVD工藝直接應用于金屬布線上，其中填充空氣的空隙在金屬布線的間隔之間內(nèi)形成。在無定形碳的情況下，由于如上解釋的PECVD碳沉積的傾斜生長的特征，空隙可完全地填充間隔。在其上，沉積氮化硅的第二層作為最上層。與例如氧化硅相比，氮化硅具有明顯更大的7-8的介電常數(shù)。然而，由于沒有另外的金屬層，所以超過該第二電介質(zhì)層的電容性耦合僅起很小的作用。
在涉及鈍化層的另一實施例中，該層可單獨地由無定形碳構成。這里，無定形碳被認為是提供填充空氣的空隙和具有保護下面芯片免受機械或熱的影響的能力。
返回ILD層，在優(yōu)選實施例中，不同地選擇電介質(zhì)材料，致使第二層(ILD)可用作關于蝕刻第一層(IMD)的硬掩模以使在不同布線層的布線之間形成觸點。
在一實施例中，第二層可以是氧化硅，或摻雜氟或摻雜碳的硅玻璃，并且第一層由無定形碳構成。硅玻璃或氧化層可用作用于蝕刻碳的硬掩模。一方面該特性提供關于碳的準確的蝕刻外形，并且進一步地另一方面提供關于無定形碳的保護層(硅玻璃或氧化物)。當另外的金屬例如鎢直接沉積在碳層上時，會損壞無定形碳，因為在該沉積期間應用相對高的溫度。
關于布線層的布線的形成，本發(fā)明并不限于這里呈現(xiàn)的明確的步驟組。布線層的形成始于提供具有優(yōu)選平坦表面。該表面可依靠例如化學機械拋光(CMP)來平面化。該平面可涉及襯底表面(硅)或下一個下布線層的隔離層。
例如，可通過首先沉積可在后面移除的犧牲材料。然后使用抗蝕劑技術，圖案化該犧牲材料層。用導電材料例如金屬例如鎢、鋁、銅或包括這些材料的混合物例如硅化鎢填充在該層內(nèi)的圖案的移除部分。將導電層平面化回至犧牲層的表面將導電材料限制在犧牲材料層內(nèi)的移除部分。也移除后者的剩余部分，致使導電布線保持作襯底表面上凸起的結構元件。
替代地，導電材料可沉積在隔離層的平面化表面上并且被光刻構圖以產(chǎn)生例如布線。


通過參照以下的和附圖相關聯(lián)的優(yōu)選實施例的更詳細描述，可容易地意識并且更好地理解本發(fā)明的實施例的其它方面和許多的伴隨優(yōu)勢。本質(zhì)上或功能上相同或相似的特征將用相同的參考符號標識。
圖1顯示了在半導體晶片表面上形成的布線的外形；圖2-3顯示了依據(jù)現(xiàn)有技術用包括形成空隙的HDP沉積形成如圖1中所示的外形；圖4-7顯示了依據(jù)本發(fā)明的第一實施例，用形成包括空隙的IMD層的OSG(有機硅玻璃)或FSG的PECVD沉積形成如圖1中所示的外形；圖8-11顯示了依據(jù)本發(fā)明的第二實施例，用形成包括空隙的IMD層的無定形碳的PECVD沉積形成如圖1中所示的外形；和圖12-15顯示了依據(jù)本發(fā)明的第三實施例，通過無定形碳的PECVD摻雜和鑲嵌技術形成布線和其相關的隔離的工藝步驟的順序。
圖16顯示了包括一層PECVD沉積的無定形碳和一層氮化硅層的鈍化層疊層的實施例。
可結合圖使用下面的參考符號表10半導體晶片41回蝕刻(無定形碳)12隔離層44硬掩模開口13表面 46硬掩模蝕刻(關于碳硬掩模的OSG或FSG)14、14a、14b、14c布線層 48、49、481用于IMD的PECVD沉積層(無定形碳)482用于鈍化的第二層(氮化硅)16、16a、16b、16e導電布線 50突出18HDP沉積層 52用于ILD的第二層(OSG、FSG或氧化硅)
20帽狀表面拓撲54硬掩模蝕刻(關于第二層的碳)22、23、210-213填充空氣的空隙 56硬掩模開口30在布線之間的間隔58蝕刻的接觸孔32布線區(qū)域的外部邊界 102低布線層的隔離層34CMP目標表面 104蝕刻停止層36用于IMD和/或ILD 106無定形碳的犧牲層的PECVD沉積層(OSG或FSG)38突出108抗蝕劑掩模39第二層(用作暫時硬掩模的無定形碳)160在鑲嵌工藝中填充的觸點通孔40回蝕刻(OSG或FSG)具體實施方式
圖1顯示了并行排列在半導體晶片10的表面13上的凸起的結構元件的外形。該凸起的結構元件是對應于布線層14的布線16。每兩條布線16包圍在布線區(qū)域之間形成的間隔30。布線16的最外面具有朝向不被布線16覆蓋的表面13區(qū)域的外邊緣32。
由隔離層12的平面化上表面來提供表面13，其屬于排列在當前布線層14下面的下一布線層并且可以包含氧化硅、氮化物、摻雜的硅玻璃等。替代地，層12可代表覆蓋硅襯底(未顯示)的隔離層。
布線16可包括任意導電材料例如摻雜的多晶硅或金屬、或金屬硅化物等。更可能地，布線16包括導電層疊層，如同關于DRAM存儲器中的字線的情況。布線16也可代表這種存儲器的位線。
圖2-3顯示了由圖1所示的外形進化來的工藝步驟序列，其中進行HDP沉積以形成隔離層18。繼續(xù)沉積直到實現(xiàn)層18的足夠厚度，致使隨后的CMP工藝可將表面凹進高度層34。在圖2中可看到的是包括典型用于HDP沉積的帽20的表面外形的形成。
進一步，形成填充空氣的空隙210-213。該空隙可減小在間隔30內(nèi)的材料的平均介電常數(shù)。然而，不規(guī)則定位空隙并且其具有不同的大小。在相鄰布線16之間的電磁相互作用的量因此從線到線不同，降低了集成電路的可靠性。
圖3進一步說明應用CMP工藝的影響。多個空隙之一，即空隙210由于凹進是開放的，致使另外材料例如上布線層的金屬的沉積可導致與當前層的布線相互作用。
圖4-7顯示了依據(jù)本發(fā)明的實施例的工藝步驟的序列。施加有機硅玻璃(OSG)或摻雜氟的硅玻璃(FSG)的PECVD沉積到圖1中所示的情形導致如圖4所示的電介質(zhì)材料層36。因此，關于沉積參數(shù)設置調(diào)整PECVD等離子體反應器，使得空隙22形成。規(guī)則地布置空隙22的大小和位置并且空隙正好存在于相鄰的布線16之間的間隔30內(nèi)。
進一步，在布線16的區(qū)域的外邊緣32，包括不良粗糙表面的突出38產(chǎn)生。因此進行層36的第一凹進40，這樣如可在圖5中看到的那樣移除該突出38。例如可通過HDP-蝕刻(未沉積)進行這種回蝕刻。
圖6顯示了在CMP目標表面34上具有表面的第二層39的沉積之后的情形。在該實施例中的第二層將另外用作硬掩模以蝕刻接觸孔進入OSG或FSG的第一層36。因此它關于OSG或FSG包括蝕刻選擇性材料，例如氮化物。在一替代實施例中，這種第二層39由無定形碳形成，然而在用作硬掩模之后可移除這種無定形碳。
在圖7中說明硬掩模蝕刻46。已形成硬掩模層39中的開口44并且蝕刻46影響由圖7中的陰影區(qū)域所指示的那些間隔。
在圖8-11中指出了依據(jù)本發(fā)明的另一實施例。該序列也從圖1中所示的布線16的外形開始。在該實施例中，進行無定形碳的PECVD沉積以產(chǎn)生第一層48(見圖8)。如在以前的實例中，在沉積期間不應用濺射，即，僅以一個高頻電壓源驅(qū)動等離子體反應器用于產(chǎn)生等離子體。
在該實例中無定形碳的沉積層48的厚度達190nm。幾乎都指引無定形碳的生長行為方式從水平表面開始向上，該水平表面是其中布線16的頂部分。在本實施例中，生長方向在水平表面邊緣以40°到70°偏離垂直軸。在布線的垂直側壁處看不到生長，其中在布線之間有較大縱橫比的間隔30。注意在這里縱橫比并不重要，而是在線之間的間隔對圖中所示的空隙是否可產(chǎn)生有強的影響。在當前技術點中，在凸起的線之間的間隔可總計小于150nm，這適合用于依據(jù)本發(fā)明的實施例的空氣間隙的形成。
向上指引的生長行為方式導致在間隔30內(nèi)空隙23的形成?？障?3不同于先前實例中提供的那些空隙之處在于只要縱橫比足夠大或間隔的寬度獨自達到小于170-200nm，間隔30幾乎完全脫離任何的沉積材料。
依靠PECVD沉積的無定形碳的沉積從加拿大的Santa Clara的應用材料公司的美國專利號6,573,030B1中可知、，用于制造抗反射涂層或暫時性的硬掩模的目的，該專利在此并入作為參考。如那里所述，無定形碳層可由碳氫化合物和附加的惰性氣體(He或Ar)的混合物形成。碳氫化合物可表示成CxHy，其中對于這里考慮的化合物，x從2到4，y從2到10。實例是丙烯C3H6。添加Ar、He或N2以控制無定形碳層的密度和沉積率。
在所引用的文獻中，建議下面的工藝參數(shù)以形成在PECVD工藝中的無定形碳層晶片溫度100°-500℃腔室壓力1-20Torr氣流50-500sccmRF功率3-20W/in2。
僅為了說明的目的提供這里所引用的參數(shù)范圍，并且然而本發(fā)明并不限于上述的這些參數(shù)范圍。這些范圍可進一步取決于所使用的具體的等離子體反應器。
在下一步驟中，如圖9所示，依靠回蝕刻41使用H2進行無定形碳的第一層48的可選凹進。對于PECVD沉積和回蝕刻41，可使用相同的等離子體反應器。在該回蝕刻工藝中，由于在布線區(qū)域的外部邊緣的PECVD沉積，有效地移除突出50。
圖10顯示了電介質(zhì)材料，其可以是例如FSG或OSG的第二層52的沉積之后的情形。應用的厚度致使用于隨后進行的CMP的目標表面落在第二層52的表面之下。注意和布線層相關聯(lián)的隔離本質(zhì)上是由作為IMD層的第一層48并且作為ILD層的第二層52形成的雙層隔離。由于集成的增加對于線到線的距離的影響比對于層到層的距離更強，同樣發(fā)現(xiàn)關于金屬內(nèi)電介質(zhì)的需求會更強。因此，對于IMD層可減小形成無定形碳的第一層48時花費的努力。
圖11說明第二層52作為硬掩模的另外的使用。關于第二層52在硬掩模開口56中進行無定形碳的層48的蝕刻54。因此從第一層48移除部分以使產(chǎn)生接觸孔58。然后可在例如鑲嵌工藝中形成下一個上布線層。
在圖12-15序列中顯示第三實施例。圖12說明帶有布線16a的第一布線層14a，其已被完成，包括與它相關的隔離102。于此沿用無定形碳的犧牲或暫時層106來沉積薄的蝕刻停止層104。層106被光刻構圖，使得移除確定下一個形成的布線層14b的布線的部分。
圖13顯示在蝕刻通孔進入隔離層102以使在布線層14a、14b之間形成接觸160之后并且在沉積導電材料，例如金屬例如鋁、鎢或銅或包括這些材料的混合物之后的情形。沉積后面是平面化例如CMP，涉及鑲嵌工藝。進一步，阻擋掩模108應用于確定帶有沉積布線16a之間的部分或間隔，這些部分不能用空隙填充，因此它們的寬度會太大。
圖14顯示了在蝕刻工藝中，移除無定形碳的犧牲層106的未阻擋部分之后的情形。
圖15說明了在PECVD工藝中通過無定形碳的層49的重復沉積來形成空隙。然后可形成包括布線16c的下一個布線層14c。
圖16顯示了涉及最終鈍化層形成的實施例。稱作下面的金屬化層的隔離層12具有(優(yōu)選地)平面化的表面。在該表面上，關于集成電路的最上金屬化層的多條布線16以光刻構圖工藝形成。形成布線16作為表面上的凸起結構并且在每兩條布線16之間包圍間隔30。
在類似于圖8所示的工藝中，無定形碳層481以PECVD工藝沉積以使在間隔30內(nèi)產(chǎn)生填充空氣的空隙23。由于該工藝的傾斜生長的特性，所以由無定形碳層481來長滿間隔30并且該間隔因此脫離除了空氣(即，在沉積過程中存在于PECVD腔室的低壓氣體)以外的任何材料。換句話說，布線的側壁沒有受到碳材料的沉積。
然后平面化無定形碳層481，例如通過蝕刻來拋光或凹進等。其后，在碳層481上沉積氮化硅的另一電介質(zhì)層482。因此，由無定形碳和氮化硅的兩層疊層來表示依據(jù)該實施例的最終的鈍化層。前一層提供填充空氣的空隙以使減低在布線16之間的電容性耦合，并且后一層提供機械和熱保護。在DRAM或其它存儲器產(chǎn)品的情況下，由鈍化層完成的芯片可在塑料外殼中被封裝以產(chǎn)生組件。在其他情形下，鈍化層可作為芯片的最外面的保護而保留。
在圖中未顯示的另一實施例中，單獨地由無定形碳層481來提供鈍化層。即，沒有另外的層應用于碳層，該碳層然后用作芯片的最外層。
作為這些實施例的結果，由填充空氣的空隙實現(xiàn)最低可能的平均耦合。在現(xiàn)有技術中的可包括用作IMD的氧化硅和用作鈍化的氮化硅的疊層的鈍化層中，氮化硅甚至可能進入布線之間的間隔，其在該最高導電布線層的線16之間產(chǎn)生相當增強的電容性耦合。
雖然已詳細說明了本發(fā)明和它的優(yōu)點，但應當理解，可在這里進行各種變化、替代和改變而不背離附加的權利要求所確定的本發(fā)明的范圍和精神。
權利要求
1.一種在半導體晶片的表面上形成布線層和與該布線層相關聯(lián)的電隔離的方法，該方法包括提供具有表面的半導體晶片；在上述表面上形成多條導電布線，該布線具有關于布線的相鄰線的間隔；和通過等離子體增強化學汽相沉積(PECVD)在布線上沉積第一電介質(zhì)材料的第一層并且進入間隔中，其中非共形地進行沉積，使得填充空氣的空隙在相鄰的布線之間的間隔內(nèi)的第一層中形成。
2.根據(jù)權利要求1的方法，其中沉積作為第一層的第一電介質(zhì)材料包括摻雜氟的二氧化硅(FSG)或有機二氧化硅(OSG)或它們的混合物。
3.根據(jù)權利要求1的方法，其中布線是由鋁、鎢或銅形成。
4.根據(jù)權利要求1的方法，其中在無濺射的工藝中進行等離子體增強化學汽相沉積。
5.根據(jù)權利要求1的方法，包括使第一層凹進以使在布線排列的外部邊緣處移除第一層的突出外形的步驟。
6.根據(jù)權利要求5的方法，其中使第一層凹進的步驟包括第一層的化學機械拋光。
7.根據(jù)權利要求5的方法，其中使第一層凹進的步驟包括第一層的回蝕刻。
8.根據(jù)權利要求5的方法，包括在第一層上沉積第二電介質(zhì)材料的第二層以形成層間電介質(zhì)的步驟。
9.根據(jù)權利要求8的方法，其中沉積作為第二層的第二電介質(zhì)材料是摻雜氟的二氧化硅(FSG)或有機二氧化硅(OSG)、氧化硅、旋涂電介質(zhì)(SOD)、碳化硅或氮化硅的至少其中之一。
10.根據(jù)權利要求9的方法，包括在第二層沉積之后應用化學機械拋光(CMP)步驟的另一個步驟。
11.一種在半導體晶片的表面上形成布線層和與該布線層相關聯(lián)的電隔離的方法，該方法包括提供具有表面的半導體晶片；在上述表面上形成多條導電布線，該布線具有關于布線的相鄰線的間隔；和根據(jù)等離子體增強化學汽相沉積(PECVD)在布線上沉積無定形碳的第一層，使得填充空氣的空隙在相鄰的布線之間的間隔內(nèi)的第一層之下形成。
12.根據(jù)權利要求11的方法，其中在沒有濺射的情況中進行第一層的沉積。
13.根據(jù)權利要求1的方法，其中布線是由鋁、鎢或銅形成。
14.根據(jù)權利要求11的方法，包括使第一層凹進以使在布線排列的外部邊緣處移除第一層的突出外形的步驟。
15.根據(jù)權利要求14的方法，其中使第一層凹進的步驟包括第一層的回蝕刻。
16.根據(jù)權利要求15的方法，其中回蝕刻第一層的步驟包括使用H2、NH3、B2H6或O2作為反應劑的回蝕刻工藝。
17.根據(jù)權利要求16的方法，其中原位進行使用H2作為反應劑的回蝕刻工藝。
18.根據(jù)權利要求11的方法，包括在第一層上沉積第二電介質(zhì)材料的第二層以形成層間電介質(zhì)的步驟。
19.根據(jù)權利要求18的方法，其中沉積作為第二層的第二電介質(zhì)材料是摻雜氟的二氧化硅(FSG)或有機二氧化硅(OSG)、氧化硅、旋涂電介質(zhì)(SOD)、碳化硅或氮化硅的至少其中之一。
20.根據(jù)權利要求18的方法，包括在第二層的沉積之后應用化學機械拋光(CMP)步驟的另一個步驟。
21.根據(jù)權利要求11的方法，包括在第一層上沉積第二電介質(zhì)材料的第二層以形成半導體晶片的最終的鈍化層的步驟。
22.根據(jù)權利要求20的方法，其中第二電介質(zhì)材料的沉積步驟包括沉積氮化硅。
23.根據(jù)權利要求11的方法，其中無定形碳的第一電介質(zhì)層被沉積作為半導體晶片的最終的鈍化層。
24.根據(jù)權利要求11的方法，其中布線是由銅形成；和擴散阻擋排列在上述布線的銅和上述第一層的上述無定形碳之間。
25.一種半導體器件，包括布置在半導體晶片表面上的多條導電布線，其中該布線具有關于布線的相鄰線的間隔；和沉積在布線上的無定形碳的第一層，使得填充空氣的空隙在相鄰的布線之間的間隔內(nèi)形成。
26.根據(jù)權利要求25的半導體器件，其中布線包括鋁、鎢和銅的至少其中之一。
27.根據(jù)權利要求25的半導體器件，進一步包括沉積在第一層上作為層間電介質(zhì)的電介質(zhì)材料的第二層。
28.根據(jù)權利要求25的半導體器件，進一步包括沉積在第一層上作為最終的鈍化層的電介質(zhì)材料的第二層。
29.根據(jù)權利要求25的半導體器件，其中電介質(zhì)材料的第二層包括氮化硅。
30.根據(jù)權利要求25的半導體器件，其中無定形碳的第一層是最終的鈍化層。
31.根據(jù)權利要求27的半導體器件，其中電介質(zhì)材料的第二層包括摻雜氟的二氧化硅(FSG)或有機二氧化硅(OSG)。
32.一種半導體器件，包括布置在半導體晶片的表面上的多條導電布線，其中該布線具有關于布線的相鄰線的間隔；和沉積在布線上并且進入間隔中的第一電介質(zhì)材料的第一層，其中非共形地進行沉積以使得填充空氣的空隙在相鄰的布線之間的間隔內(nèi)的第一層中形成。
33.根據(jù)權利要求32的半導體器件，其中布線包括鋁、鎢和銅的至少其中之一。
34.根據(jù)權利要求32的半導體器件，其中第一層包括摻雜氟的二氧化硅(FSG)或有機二氧化硅(OSG)或它們的混合物。
35.根據(jù)權利要求34的半導體器件，其中有機二氧化硅(OSG)是摻雜碳的氧化硅。
36.根據(jù)權利要求32的半導體器件，進一步包括在第一層上作為層間電介質(zhì)(ILD)沉積的電介質(zhì)材料的第二層。
37.根據(jù)權利要求36的半導體器件，其中第二層是摻雜氟的二氧化硅(FSG)或有機二氧化硅(OSG)、氧化硅、旋涂電介質(zhì)(SOD)、碳化硅或氮化硅的至少其中之一。
38.根據(jù)權利要求37的半導體器件，包括下一布線層的另外多條布線，所述布線形成在第二電介質(zhì)層上。
全文摘要
一種半導體晶片表面上形成布線層和與布線層相關聯(lián)的電隔離的方法，包括步驟提供具有表面的半導體晶片，在該表面上形成多條導電布線，每條布線具有關于布線的相鄰線的間隔，通過等離子體增強化學汽相沉積在布線上非共形地沉積無定形碳的第一層，使得填充空氣的空隙在相鄰的布線之間的間隔內(nèi)的第一層下面形成。替代地，可沉積OSG(有機硅玻璃)或FSG(摻雜氟的硅玻璃)以在間隔內(nèi)產(chǎn)生填充空氣的空隙。依據(jù)一個實施例，碳、OSG或FSG層用作IMD層(線到線隔離)，被附加另外的電介質(zhì)材料層，其然后用作ILD－層(層到層隔離)。
文檔編號H01L23/52GK1959955SQ20061014700
公開日2007年5月9日 申請日期2006年9月30日 優(yōu)先權日2005年10月7日
發(fā)明者J·C·西加爾, M·沃格特, D·奧芬伯格, H·－P·斯帕利希 申請人:奇夢達股份公司