專利名稱：半導體ic內(nèi)設模塊的制作方法
技術(shù)領域：
本發(fā)明涉及半導體IC內(nèi)設模塊，特別涉及在嵌入有半導體IC的基板的兩表面具有接地層的半導體IC內(nèi)設模塊。
背景技術(shù)：
作為以往的半導體IC內(nèi)設模塊，例如公知有在多層基板的縱方向上層疊配置半導體IC芯片的結(jié)構(gòu)(參照專利文獻1)。這是在多層基板的兩側(cè)形成比裸芯片(bare chip)厚的絕緣樹脂層，并在其中嵌設裸芯片的結(jié)構(gòu)。在這些絕緣樹脂層的兩側(cè)設有布線層，表層側(cè)的布線層被用作接地層，內(nèi)層側(cè)的布線層被用作電源線。半導體IC之間的連接通過形成于多層基板的表面層以及內(nèi)層的布線層和導孔(via hole)來進行。
根據(jù)上述以往的半導體IC內(nèi)設模塊，在形成于多層基板的表面的絕緣樹脂層的內(nèi)部嵌設有半導體IC芯片，同時這種半導體IC與設于其兩側(cè)的電源線和接地層相連，因此可以縮短對電源線和接地層的布線距離，可提供一種電氣特性優(yōu)良的電路裝置。
另外也有多種與本發(fā)明相關的現(xiàn)有技術(shù)(參照專利文獻2、3)。
日本特開2001-102517號公報[專利文獻2]日本特開2000-183540號公報[專利文獻3]日本特開2000-31207號公報但是，上述以往的半導體IC內(nèi)設模塊由于具有積層(build up)結(jié)構(gòu)，因此具有基板整體厚度很厚的問題。另外，由于使用導孔進行半導體IC之間的連接，所以具有為了半導體IC之間連接而需要很多空間，布線距離變長的問題。在布線距離變長的情況下容易產(chǎn)生阻抗錯配，成為噪聲增大的原因。特別是，連接控制器IC和存儲器IC的總線例如以100MHz左右的高速時鐘工作，因而具有布線距離越長其高次諧波越成為不需要的輻射，而對無線系統(tǒng)的模擬電路帶來不良影響的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于，提供一種半導體IC內(nèi)設模塊，該半導體IC內(nèi)設模塊可以降低總線所產(chǎn)生的噪聲的影響，并可以以最短距離對連接半導體IC之間的總線進行布線，由此可以實現(xiàn)小型薄型化以及噪聲的進一步降低。
本發(fā)明的上述目的由這樣一種半導體IC內(nèi)設模塊來實現(xiàn)，其特征在于，該半導體IC內(nèi)設模塊具有層疊了多個絕緣層的多層基板；以互相橫向并排配置的方式嵌入在上述多層基板內(nèi)的第1和第2半導體IC芯片；以及對上述第1和第2半導體IC芯片之間進行連接的總線。根據(jù)本發(fā)明，由于2個半導體IC芯片嵌入在多層基板內(nèi)，因而可以以最短距離對連接兩者的總線進行布線。
本發(fā)明優(yōu)選上述多層基板包含第1和第2絕緣層，上述總線設于上述第1和第2絕緣層的層間。另外，本發(fā)明優(yōu)選上述第1和第2半導體IC芯片都嵌入在上述第1或第2絕緣層中的任意一方中。進而，優(yōu)選上述多層基板還具有覆蓋上述總線的上方以及下方的第1和第2導電層。在此情況下，優(yōu)選上述第1導電層設于上述第1絕緣層的與上述第2絕緣層相反側(cè)的表面上；上述第2導電層設于上述第2絕緣層的與上述第1絕緣層相反側(cè)的表面上。根據(jù)這種結(jié)構(gòu)，可以提供一種實現(xiàn)小型薄型化的簡單結(jié)構(gòu)的半導體IC內(nèi)設模塊。
在本發(fā)明中，上述第1和第2導電層可以都是接地層，也可以形成為上述第1和第2導電層中的任意一方為電源層，另一方為接地層，在上述電源層和接地層之間設置旁路電容器。在導電層為電源層的情況下，通過在電源層和接地層之間插入旁路電容器，可以將電源層看作交流接地層。因此，無論在何種情況下，都可以通過導電層的屏蔽效果來降低噪聲。
在本發(fā)明中，優(yōu)選與上述總線連接的無源元件的芯片部件安裝在上述第1或第2導電層上。由此，可以構(gòu)成去除總線上的噪聲的噪聲過濾電路，可進一步降低總線所產(chǎn)生的噪聲的影響。
在本發(fā)明中，優(yōu)選上述第1和第2半導體IC芯片中的任意一方為控制器IC，另一方為存儲器IC。這是由于連接控制器IC和存儲器IC的總線以高速時鐘工作，布線距離越長其高次諧波越成為不需要的輻射，而對其他電路帶來的影響尤其大。
在本發(fā)明中，優(yōu)選上述第1或第2絕緣層中至少一方構(gòu)成為包含強磁性材料。由此，與包含強磁性材料的絕緣層相連的總線等價于阻尼電阻以及磁珠的串聯(lián)電路，因而可更為抑制寄生的影響，可進一步降低總線產(chǎn)生的噪聲。
在本發(fā)明中，優(yōu)選上述第1和第2半導體IC芯片與上述總線之間通過導電性突起物而實質(zhì)上直接連接。由此，總線的阻抗控制變得容易，通過以數(shù)字系統(tǒng)和模擬系統(tǒng)的相鄰的總線之間不平行的方式來布線或配置屏蔽單元，從而可以將模擬—數(shù)字間的干擾抑制在最低限度。
在本發(fā)明中，優(yōu)選構(gòu)成上述總線的全部信號線設于上述第1布線層上，但也可以形成為作為構(gòu)成上述總線的信號線的一部分的、至少與其他信號線交叉的部分設于與上述第1布線層不同的第2布線層上。即使存在這種導孔電極，由于導孔電極302之間并不那么接近，因此與構(gòu)成總線的信號線的大多數(shù)由導孔電極構(gòu)成的情況相比，可認為導孔電極302引起的噪聲的影響非常小。
在本發(fā)明中，優(yōu)選至少在上述總線的周圍，排列有多個對上述第1和第2導電層之間進行連接的導孔電極，特別優(yōu)選排列在上述總線和模擬區(qū)域之間。由此，可以遮蔽從總線104X等產(chǎn)生的向基板的平面方向傳遞的噪聲，同時可強化接地連接，因此可以將總線104X等產(chǎn)生的干擾抑制在最低限度。
在本發(fā)明中，優(yōu)選該半導體IC內(nèi)設模塊還具有設于上述多層基板內(nèi)的模擬區(qū)域；設于與上述第1導電層同一層內(nèi)，覆蓋上述模擬區(qū)域上方的第3導電層；以及設于與上述第2導電層同一層內(nèi)，覆蓋上述模擬區(qū)域下方的第4導電層，上述第1和第2導電層與上述第3和第4導電層分開形成。由此，來自總線等的噪聲不會通過接地層傳遞到模擬側(cè)，可進一步抑制來自總線等的干擾。
根據(jù)本發(fā)明，由于使用接地層覆蓋對第1和第2半導體IC之間進行連接的總線的上方和下方，因此可以降低總線產(chǎn)生的噪聲的影響。另外，第1和第2半導體IC不是在縱方向上層疊而是相互橫向并列配置，因此可以不使用作為層間連接單元的導孔電極就將兩者直接連接起來。因此，可以以最短距離對總線進行布線，并且可以進一步降低總線產(chǎn)生的噪聲，而且也可以實現(xiàn)半導體IC內(nèi)設模塊的小型薄型化。


圖1是表示本發(fā)明第一實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。
圖2是表示本發(fā)明第一實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致俯視圖。
圖3是表示總線104X的布線配置的其他例子的大致俯視圖。
圖4是表示本發(fā)明第二實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。
圖5是表示本發(fā)明第三實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。
圖6是示意性地示出總線104X的等效電路的電路圖。
圖7是表示本發(fā)明第四實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。
圖8是表示本發(fā)明第五實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。
圖9是表示本發(fā)明第六實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的圖，其中(a)是大致俯視圖，(b)是其大致剖面圖。
圖10是表示本發(fā)明第七實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的圖，其中(a)是大致俯視圖，(b)是其大致剖面圖。
具體實施例方式
下面參照附圖詳細說明本發(fā)明的優(yōu)選實施方式。
圖1是表示本發(fā)明第一實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。圖2是表示該半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致俯視圖。
如圖1和圖2所示，該半導體IC內(nèi)設模塊100具有多層基板101、嵌入在多層基板101內(nèi)的控制器IC 102以及存儲器IC 103。本實施方式的多層基板101具有第1絕緣層101a和第2絕緣層101b，控制器IC 102以及存儲器IC 103以裸芯片的狀態(tài)嵌入到第2絕緣層101b中。第1和第2絕緣層101a、101b的層間(即，多層基板101的內(nèi)層)設有布線層104，布線層104的一部分構(gòu)成對控制器IC 102和存儲器IC 103之間進行連接的總線104X。
裸芯片上的襯墊(pad)電極和總線104X之間的連接不通過導孔電極進行，而是通過凸塊(bump)等的導電性突起物進行，即雙方實質(zhì)上直接連接。這是為了解決由于用導孔電極構(gòu)成總線而難以進行該阻抗控制，從而容易產(chǎn)生噪聲的問題。另外，在例如控制器IC混合安裝有模擬電路和數(shù)字電路雙方的情況下，如果通過導孔電極來連接控制器IC和總線，則構(gòu)成各個信號線的導孔電極在彼此的附近被平行布線，從而由數(shù)字信號線對模擬信號線的干擾成為問題。但是，如果實質(zhì)上直接連接這些半導體IC的襯墊電極和總線，則易于進行總線的阻抗控制，可按照相鄰的總線之間不平行的方式來布線或是配置屏蔽單元，從而可以將模擬—數(shù)字之間的干擾抑制在最低限度。
在第1和第2絕緣層101a、101b的表面層(即，多層基板101的外層)上分別設有第1和第2接地層105a、105b。也就是說，第1接地層105a設于第1絕緣層101a的與第2絕緣層101b相反側(cè)的表面上，第2接地層105b設于第2絕緣層101b的與第1絕緣層101a相反側(cè)的表面上。因此，第1和第2接地層105a、105b分別覆蓋總線104X的上方和下方。
總線104X是用100MHz這樣的高速時鐘傳送例如5V或3.3V這樣的高電壓的數(shù)字信號的信號線?？偩€104X所產(chǎn)生的高次諧波噪聲可使例如便攜電話的接收靈敏度下降等，對無線系統(tǒng)的模擬電路帶來不良影響，總線越長其影響就越大。但是，根據(jù)本實施方式的半導體IC內(nèi)設模塊100，由于接地層105a、105b形成于多層基板101的兩面，第1和第2接地層105a、105b分別覆蓋總線104X的上方和下方，因此通過接地層105a、105b的屏蔽效果可以抑制總線104X產(chǎn)生的噪聲的影響。而且，為了提高屏蔽效果，優(yōu)選接地層105a、105b盡可能寬范圍地覆蓋總線104X的周圍。
另外，在本實施方式中，控制器IC 102和存儲器IC 103互相橫向并列配置，這些半導體IC的端子之間用總線104X直接連接。在以往那樣縱向?qū)盈B半導體IC芯片的情況下，為了對半導體IC芯片之間進行連接，需要層間連接單元即導孔電極來作為總線的一部分，因而作為總線的形成區(qū)域需要大量空間，總線的阻抗控制也變得困難。并且，由于總線的布線距離也變長，所以高次諧波噪聲的影響也變大。但是，根據(jù)本實施方式，由于不需要使用導孔電極作為總線的一部分，因而如圖2所示，可用最短距離對總線104X進行布線，可以抑制總線104X產(chǎn)生的噪聲的影響。
另外，如圖1所示，優(yōu)選總線不經(jīng)由其他布線層而在一層上構(gòu)成，但例如在不將總線中的某信號線與其他信號線交叉就無法高效地布線的情況下，如圖3(a)和(b)所示那樣，可以包括與其他信號線交叉的部分106，將該總線104X的一部分形成于第2布線層104b上。這種情況下需要導孔電極107，但由于構(gòu)成總線104X的大多數(shù)的信號線形成于第1布線層104a上，而且不通過導孔電極與襯墊電極連接起來，導孔電極107之間也并不那么接近，因此可以認為導孔電極107帶來的噪聲的影響非常小。
在上述第一實施方式中，作為多層基板，采用如下的結(jié)構(gòu)使用所謂的3層基板，用設于多層基板101外層的接地層105a、105b夾住內(nèi)層的總線104X，用接地層105a、105b覆蓋總線104X的上方和下方，但本發(fā)明也可以用更多層結(jié)構(gòu)的基板，在多層基板的內(nèi)層設置接地層。
圖4是表示本發(fā)明第二實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。
如圖4所示，該半導體IC內(nèi)設模塊200的特征在于，多層基板101具有第1絕緣層101a、第2絕緣層101b以及第3絕緣層101c，第1接地層105a設于第1絕緣層101a的表面層(即，多層基板101的外層)，第2接地層105b設于第2絕緣層101b和第3絕緣層101c的層間(即，多層基板101的內(nèi)層)。第1和第2絕緣層101a、101b的層間設有第1布線層104a，在第3絕緣層101c的表面層還設有第2布線層104b。第1布線層104a的一部分構(gòu)成總線104X，總線104X對控制器IC 102和存儲器IC 103之間進行連接?？刂破鱅C 102和存儲器IC 103以裸芯片的狀態(tài)嵌入在第2絕緣層101b中，裸芯片上的襯墊電極通過凸塊等的導電性突起物與總線104X連接。
這樣，在本實施方式的半導體IC內(nèi)設模塊200中，作為多層基板101，使用所謂的4層基板，用設于多層基板101外層的接地層105a和設于內(nèi)層的接地層105b夾住總線104X，用接地層覆蓋總線104X的上方和下方，因此可以獲得與第一實施方式同樣的效果。另外，關于本實施方式，對上下的接地層中的一方設于多層基板的內(nèi)層的情況作了說明，但也可以將多層基板構(gòu)成為5層以上的更多層結(jié)構(gòu)，將上下的接地層都形成于多層基板101的內(nèi)層。
圖5是表示本發(fā)明第三實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。
如圖5所示那樣，該半導體IC內(nèi)設模塊300的特征在于，構(gòu)成多層基板101的第1絕緣層101a是包含強磁性材料而構(gòu)成的。作為強磁性材料，可以列舉出鐵氧體和強磁性金屬。作為鐵氧體，優(yōu)選使用Mn-Mg-Zn系、Ni-Zn系和Mn-Zn系等。另外，作為強磁性金屬，優(yōu)選使用羰基鐵、鐵硅系合金、鐵鋁硅系合金(Sendust(注冊商標))、鐵鎳系合金(Permalloy(注冊商標))、鐵系非晶質(zhì)、鈷系非晶質(zhì)等。通過使用這種鐵氧體的填充物或者混入有強磁性金屬的粉末的樹脂，可以將第1絕緣層101a構(gòu)成為磁性層301。關于其他的結(jié)構(gòu)與第一實施方式相同，因此對相同的構(gòu)成要素賦予同樣的符號并省略說明。
根據(jù)本實施方式的半導體IC內(nèi)設模塊300，不僅可以獲得與第一實施方式同樣的效果，而且由于與磁性層301相連的總線104X的等效電路如圖6所示成為阻尼電阻302以及磁珠(beads)303的串聯(lián)電路，所以更可以抑制寄生的影響，可進一步降低總線104X產(chǎn)生的噪聲。
另外，在本實施方式中，對第1絕緣層101a構(gòu)成為磁性層201的情況作了說明，但本發(fā)明不限于此，也可以把第2絕緣層101b構(gòu)成為磁性層，還可以把第1和第2絕緣層101a、101b都構(gòu)成為磁性層。也就是說，只要構(gòu)成多層基板101的第1和第2絕緣層101a、101b中至少有一方構(gòu)成為磁性層即可。
圖7是表示本發(fā)明第四實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。
如圖7所示，該半導體IC內(nèi)設模塊400的特征在于，在多層基板101的表面上安裝有R、L、C等的無源元件的芯片部件401，通過該無源元件構(gòu)成去除總線104X上的噪聲的噪聲過濾電路。為了在多層基板101的表面上形成接地層105a、105b，通過切除規(guī)定區(qū)域的周圍的導體而形成連接盤圖形(Land Pattern)402，用導孔電極403來連接該連接盤圖形402和總線104X。而且，將芯片部件401的一個電極401a與接地層105a連接，將另一個電極401b與連接盤圖形402連接。關于其他的結(jié)構(gòu)與第一實施方式相同，因此對相同的構(gòu)成要素賦予同樣的符號并省略說明。
根據(jù)本實施方式的半導體IC內(nèi)設模塊400，由于R、L、C或者它們的復合部件安裝于多層基板101上，所以不僅可以獲得與第一實施方式同樣的效果，還能進一步降低總線產(chǎn)生的噪聲的影響。
圖8是表示本發(fā)明第五實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。
如圖8所示，該半導體IC內(nèi)設模塊500的特征在于，不用兩個接地層夾持總線和半導體IC，而是將形成于多層基板101的兩面的導電層中的一方作為電源層501，將另一方作為接地層105b，使用電源層501和接地層105b夾持總線和半導體IC。關于其他的結(jié)構(gòu)與第一實施方式相同，因此對相同的構(gòu)成要素賦予同樣的符號并省略說明。由于向電源層501供給直流電源，所以只要通過大容量的旁路電容器502和導孔電極503將電源層501和接地層105b連接起來，就能夠?qū)㈦娫磳?01視為交流接地層。因此，本實施方式的半導體IC內(nèi)設模塊500可以獲得與第一實施方式同樣的效果。
圖9(a)和(b)是表示本發(fā)明第六實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的圖，圖9(a)是大致俯視圖，圖9(b)是其大致剖面圖。
如圖9(a)和(b)所示，該半導體IC內(nèi)設模塊600的特征在于，用第1和第2接地層105A、105B夾持總線和半導體IC的上下，同時在總線104X和半導體IC 102、103的周圍，例如總線104X與形成有不想受到來自該總線104X的干擾的模擬電路601和模擬信號線602的區(qū)域(模擬區(qū)域)之間的區(qū)域中，排列有多個對上下的接地層105a、105b進行連接的導孔電極603。關于其他的結(jié)構(gòu)與第一實施方式相同，因此對相同的構(gòu)成要素賦予同樣的符號并省略說明。在這樣構(gòu)成的情況下，不僅可以獲得與第一實施方式同樣的效果，而且由于利用導孔電極603的排列可遮蔽總線104X等產(chǎn)生的、向基板的平面方向傳遞的噪聲，所以可以將總線104X等帶來的干擾降低到最低限度。
圖10是表示本發(fā)明第七實施方式的半導體IC內(nèi)設模塊的結(jié)構(gòu)的大致剖面圖。
如圖10所示，該半導體IC內(nèi)設模塊700的特征在于，在多層基板101內(nèi)形成有第1和第2接地層105a、105b以及第3和第4接地層701a、701b，其中，第1和第2接地層105a、105b覆蓋總線104X和控制器IC102內(nèi)的設有數(shù)字部分等的區(qū)域(數(shù)字區(qū)域)，第3和第4接地層701a、701b覆蓋控制器IC 102內(nèi)的模擬部分和設有模擬信號線104Y的區(qū)域(模擬區(qū)域)的上下。模擬區(qū)域不限于控制器IC 102的模擬部分，也包含其他模擬電路的形成區(qū)域。第3接地層701a與第1接地層105a在同一層內(nèi)分開形成，第4接地層702b與第1接地層105b在同一層內(nèi)分開形成。這樣，在同一層內(nèi)分開形成覆蓋多層基板101內(nèi)的數(shù)字區(qū)域的接地層和覆蓋模擬區(qū)域701a、701b的接地層的情況下，來自總線等的噪聲不會通過接地層傳遞到模擬側(cè)，可進一步抑制來自總線等的干擾。
本發(fā)明不限于上述各實施方式，可以在不脫離本發(fā)明主旨的范圍內(nèi)進行各種變更，當然這些變更后的實施方式也包含在本發(fā)明的范圍之內(nèi)。
例如，在上述各實施方式中，對使用第1和第2絕緣層構(gòu)成多層基板的情況作了說明，但本發(fā)明不限于此，也可以適用于由3層以上的絕緣層構(gòu)成的多層基板。但是，不推薦模擬布線層夾在總線和接地層之間的情況。
另外，在上述各實施方式中，列舉了將控制器IC 102和存儲器IC 103作為嵌入到多層基板內(nèi)的半導體IC芯片的情況為例，但本發(fā)明不限于此，只要是使用總線作為輸入輸出接口的裝置，就可以是任何用途的半導體IC。
另外，在上述各實施方式中，對將控制器IC 102和存儲器IC 103都嵌入到第2絕緣層101b的情況作了說明，但本發(fā)明不限于此，例如也可以將控制器IC嵌入到第1絕緣層101a內(nèi)，將存儲器IC嵌入到第2絕緣層101b內(nèi)。在這種情況下，連接控制器IC和存儲器IC的總線可以形成于第1絕緣層101a和第2絕緣層101b的層間的布線層上，而不需要使用導孔電極。
權(quán)利要求
1.一種半導體IC內(nèi)設模塊，其特征在于，該半導體IC內(nèi)設模塊具有層疊了多個絕緣層的多層基板；以互相橫向并排配置的方式嵌入在上述多層基板內(nèi)的第1和第2半導體IC芯片；以及對上述第1和第2半導體IC芯片之間進行連接的總線。
2.根據(jù)權(quán)利要求1所述的半導體IC內(nèi)設模塊，其特征在于，上述多層基板包括第1和第2絕緣層；以及設于上述第1和第2絕緣層之間的第1布線層，上述總線設于上述第1布線層上。
3.根據(jù)權(quán)利要求2所述的半導體IC內(nèi)設模塊，其特征在于，上述第1和第2半導體IC芯片都嵌入在上述第1或第2絕緣層中的任意一方中。
4.根據(jù)權(quán)利要求3所述的半導體IC內(nèi)設模塊，其特征在于，該半導體IC內(nèi)設模塊還具有覆蓋上述總線的上方以及下方的第1和第2導電層。
5.根據(jù)權(quán)利要求4所述的半導體IC內(nèi)設模塊，其特征在于，上述第1導電層設于上述第1絕緣層的與上述第2絕緣層相反側(cè)的表面上；上述第2導電層設于上述第2絕緣層的與上述第1絕緣層相反側(cè)的表面上。
6.根據(jù)權(quán)利要求4所述的半導體IC內(nèi)設模塊，其特征在于，上述第1和第2導電層中的任意一方為電源層，另一方為接地層，在上述電源層和接地層之間設有旁路電容器。
7.根據(jù)權(quán)利要求4所述的半導體IC內(nèi)設模塊，其特征在于，與上述總線連接的無源元件的芯片部件安裝在上述第1或第2導電層上。
8.根據(jù)權(quán)利要求1所述的半導體IC內(nèi)設模塊，其特征在于，上述第1和第2半導體IC芯片中的任意一方為控制器IC，另一方為存儲器IC。
9.根據(jù)權(quán)利要求2所述的半導體IC內(nèi)設模塊，其特征在于，上述第1或第2絕緣層中至少一方構(gòu)成為包含強磁性材料。
10.根據(jù)權(quán)利要求1所述的半導體IC內(nèi)設模塊，其特征在于，上述第1和第2半導體IC芯片與上述總線之間通過導電性突起物而實質(zhì)上直接連接。
11.根據(jù)權(quán)利要求2所述的半導體IC內(nèi)設模塊，其特征在于，作為構(gòu)成上述總線的信號線的一部分的、至少與其他信號線交叉的部分設于與上述第1布線層不同的第2布線層上。
12.根據(jù)權(quán)利要求4所述的半導體IC內(nèi)設模塊，其特征在于，至少在上述總線的周圍，排列有多個在上述第1和第2導電層之間進行連接的導孔電極。
13.根據(jù)權(quán)利要求12所述的半導體IC內(nèi)設模塊，其特征在于，上述導孔電極排列在上述總線和模擬區(qū)域之間。
14.根據(jù)權(quán)利要求4至權(quán)利要求7中任一項所述的半導體IC內(nèi)設模塊，其特征在于，該半導體IC內(nèi)設模塊還具有設于上述多層基板內(nèi)的模擬區(qū)域；設于與上述第1導電層同一層內(nèi)，覆蓋上述模擬區(qū)域上方的第3導電層；以及設于與上述第2導電層同一層內(nèi)，覆蓋上述模擬區(qū)域下方的第4導電層，上述第1和第2導電層與上述第3和第4導電層分開形成。
全文摘要
本發(fā)明提供一種半導體IC內(nèi)設模塊，該半導體IC內(nèi)設模塊通過以最短距離對連接半導體IC間的總線進行布線，從而實現(xiàn)小型薄型化以及噪音的進一步降低。所述半導體IC內(nèi)設模塊(100)具有多層基板(101)，其具有第1和第2絕緣層(101a、101b)；以及嵌入在多層基板(101)內(nèi)的控制器IC(102)和存儲器IC(103)，在多層基板(101)的內(nèi)層設有布線層(104)。布線層(104)的一部分構(gòu)成總線(104X)，通過總線(104X)對控制器IC(102)和存儲器IC(103)之間進行連接?？刂破鱅C(102)和存儲器IC(103)嵌入在第2絕緣層(101b)內(nèi)。第1和第2絕緣層(101a、101b)的表面層分別設有第1和第2接地層(105a、105b)。
文檔編號H01L25/18GK1933150SQ20061015386
公開日2007年3月21日 申請日期2006年9月14日 優(yōu)先權(quán)日2005年9月14日
發(fā)明者勝俁正史, 川畑賢一, 遠藤敏一 申請人:Tdk株式會社