專利名稱：靜電放電防護(hù)電路的布局結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜電放電防護(hù)電路及其制造方法，且特別涉及一種用于 集成電路上靜電放電防護(hù)電路的布局結(jié)構(gòu)及其制造方法。
背景技術(shù)：
靜電放電防護(hù)電路的主要結(jié)構(gòu)包括防護(hù)組件及電阻，其中，此電阻為限流電阻，此種結(jié)構(gòu)可有效提高靜電放電(ESD)保護(hù)的能力?，F(xiàn)有靜電放電防 護(hù)電路的布局設(shè)計(jì)如圖11所示，是將電阻30配置在防護(hù)組件40以外，因此 電阻30需要占據(jù)額外的面積。另外，此布局導(dǎo)致防護(hù)組件40中漏極D與基 底間交迭的區(qū)域大，從而形成較大的寄生電容。寄生電容過(guò)大將影響芯片的 工作效能并出現(xiàn)串音問(wèn)題。隨著通信傳輸速度的增長(zhǎng)及操作接口電路頻率的提升，需要有高品質(zhì)及 高速的傳輸信號(hào)接口電路。為解決上述問(wèn)題，現(xiàn)有的解決方法為在寄生電容 過(guò)大的信號(hào)線四周加上保護(hù)線路，將保護(hù)線路連接至穩(wěn)定的信號(hào)源(通常為 接地或電源)，使得產(chǎn)生屏蔽作用以隔離信號(hào)線。另一解決方法為藉由增大 兩信號(hào)線之間的距離來(lái)避免產(chǎn)生此效應(yīng)。此等現(xiàn)有的解決方法雖然可解決問(wèn) 題，但均需利用額外的空間。發(fā)明內(nèi)容本發(fā)明的目的就是在提供一種靜電放電防護(hù)電路的布局結(jié)構(gòu)，以節(jié)省芯片面積與降低寄生電容。本發(fā)明的再一目的是提供一種靜電放電防護(hù)電路制造方法，以增加了空 間利用率，并降低寄生電容。根據(jù)本發(fā)明的一態(tài)樣，提供一種靜電放電防護(hù)電路的布局結(jié)構(gòu)，其包括 基底、配置在基底上的防護(hù)組件、及配置在基底上的電阻。防護(hù)組件用以接 收靜電放電電流從而保護(hù)內(nèi)部電路不受靜電放電電流的影響。電阻的部分或 全部面積配置在防護(hù)組件的區(qū)域內(nèi)，其中電阻的一端耦^l姿至防護(hù)組件。 依照本發(fā)明的實(shí)施例所述，靜電放電防護(hù)組件更包括場(chǎng)氧化層，其在第 一方向上配置在基底上且其部分或全部面積配置在防護(hù)組件的區(qū)域內(nèi)，其中 電阻在第一方向上配置在場(chǎng)氧化層上。依照本發(fā)明的實(shí)施例所述，電阻在第 一方向上的 一部分配置在場(chǎng)氧化層上。依照本發(fā)明的實(shí)施例所述，靜電放電防護(hù)電路的布局結(jié)構(gòu)更包括場(chǎng)氧化 層，其在第一方向上配置在基底上且其部分或全部面積配置在防護(hù)組件的區(qū) 域內(nèi)，其中電阻在第二方向上配置在場(chǎng)氧化層上，且第二方向不同于第一方向。依照本發(fā)明的實(shí)施例所述，靜電放電防護(hù)電路的布局結(jié)構(gòu)更包括場(chǎng)氧化 層，其在第一方向上配置在基底上且其部分或全部面積配置在防護(hù)組件的區(qū) 域內(nèi)，其中電阻包括多個(gè)子電阻，每一子電阻在第二方向上配置在場(chǎng)氧化層上。依照本發(fā)明的實(shí)施例所述，防護(hù)組件為場(chǎng)氧化層晶體管、金屬氧化物半 導(dǎo)體晶體管及二極管中之一者。根據(jù)本發(fā)明的再一態(tài)樣，提供一種靜電放電防護(hù)電路制造方法，包括下列步驟提供基底；在基底上形成防護(hù)組件，其用以接收靜電放電電流從而 保護(hù)內(nèi)部電路不受靜電放電電流的影響，其中防護(hù)組件的區(qū)域內(nèi)包含隔離區(qū) 域；在基底上形成電阻，其中電阻的部分或全部面積置放隔離區(qū)域內(nèi)；以及 形成電性聯(lián)機(jī)，以將電阻的一端耦接至防護(hù)組件。依照本發(fā)明的實(shí)施例所述，靜電放電防護(hù)電路制造方法更包括形成場(chǎng) 氧化層，其中，場(chǎng)氧化層在第一方向上配置在基底上，且其部分或全部面積 配置在隔離區(qū)域中；電阻在第一方向上配置在場(chǎng)氧化層上。依照本發(fā)明的實(shí)施例所述，電阻的一部分配置在場(chǎng)氧化層上。 依照本發(fā)明的實(shí)施例所述，靜電放電防護(hù)電路制造方法更包括形成場(chǎng) 氧化層，其中場(chǎng)氧化層在第一方向上配置在基底上，且其部分或全部面積配 置在隔離區(qū)域中；電阻在第二方向上配置在場(chǎng)氧化層上，且第二方向不同于 第一方向。依照本發(fā)明的實(shí)施例所述，靜電放電防護(hù)電路制造方法更包括形成場(chǎng) 氧化層，其中，場(chǎng)氧化層在第一方向上配置在基底上，且其部分或全部面積 配置在隔離區(qū)域中；電阻包括多個(gè)子電阻，且每一子電阻在第二方向上配置 在場(chǎng)氧化層上。依照本發(fā)明的實(shí)施例所述，防護(hù)組件為場(chǎng)氧化層晶體管、金屬氧化物半 導(dǎo)體晶體管及二極管中之一者。本發(fā)明將電阻配置在防護(hù)組件的內(nèi)部，因此節(jié)省了電阻的面積，且使寄 生電容的上極板與下極板之間交迭的面積縮小，從而降低相應(yīng)的寄生電容值。 因此本發(fā)明不僅增加了空間利用率，而且使靜電放電保護(hù)電路對(duì)整個(gè)內(nèi)部電 路特性的影響降至最低，進(jìn)而提高了內(nèi)部電路效能。為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較 佳實(shí)施例，并配合附圖，作詳細(xì)il明如下。


圖l及圖2為防護(hù)組件為場(chǎng)氧化層晶體管的靜電放電防護(hù)電路的電路圖。 圖3及圖4為防護(hù)組件為N型金屬氣化物半導(dǎo)體(NM0S )晶體管的靜電放電防護(hù)電路的電路圖。圖5及圖6為防護(hù)組件為P型金屬氧化物半導(dǎo)體(PM0S)晶體管的靜電放電防護(hù)電路的電路圖。圖7至圖10為防護(hù)組件為二極管的靜電放電防護(hù)電路的電路圖。 圖11為現(xiàn)有靜電放電防護(hù)電路的布局圖。圖12至圖14為根據(jù)本發(fā)明的防護(hù)組件為場(chǎng)氧化層晶體管的靜電放電防 護(hù)電路的布局圖。圖15至圖18為根據(jù)本發(fā)明的防護(hù)組件為金屬氧化物半導(dǎo)體晶體管的靜 電放電防護(hù)電^^的布局圖。圖19至圖21為根據(jù)本發(fā)明的防護(hù)組件為二極管的靜電放電防護(hù)電路的布局圖。圖22為現(xiàn)有靜電放電防護(hù)電路的剖面圖。圖23為根據(jù)本發(fā)明的靜電放電防護(hù)電路的剖面圖。附圖符號(hào)說(shuō)明10:輸入/輸出電路20:內(nèi)4p電^各30:電阻
35:場(chǎng)氧4匕層40:場(chǎng)氧化層晶體管50、 60、 61、 62、 63、 64、 70、 90、 110:靜電放電防護(hù)電路 80: N型金屬氧化物半導(dǎo)體晶體管 100: P型金屬氧化物半導(dǎo)體晶體管 120: 二極管1201、 1202、 1501、 1502:接觸窗插塞 1910、 1920:摻雜區(qū) S:源極 G:柵極 D:漏極具體實(shí)施方式
圖1及圖2為一種靜電放電防護(hù)電路的電路圖。在此是以場(chǎng)氧化層晶體 管(field oxide device,以下筒稱FOD晶體管)40作為靜電放電防護(hù)電i 各 50的防護(hù)組件。如圖l所示，在靜電放電防護(hù)電路50中，電阻30耦接于輸 入/輸出焊墊U/Opad) 10與內(nèi)部電路20之間，其中，電阻30為限流電阻， 其用以阻擋靜電放電電流經(jīng)由焊墊10而流入內(nèi)部電路20中。FOD晶體管40 的漏極D耦接至焊墊IO與電阻30之間，F(xiàn)OD晶體管40的源極S接地，且4冊(cè) 極G處于浮接狀態(tài)。因此在發(fā)生靜電放電時(shí)，靜電放電防護(hù)電路50提供了從 焊墊10至接地的靜電放電電流路徑，從而防止靜電放電電流沖擊內(nèi)部電路 20而導(dǎo)致內(nèi)部損壞。在圖2中，另 一靜電放電防護(hù)電路60耦接在焊墊1Q與內(nèi)部電路20之間。 靜電放電防護(hù)電路60用以阻擋靜電放電電流經(jīng)由焊墊10而流入內(nèi)部電路20 中。圖2中靜電放電防護(hù)電路50的實(shí)施方式并不同于圖1的實(shí)施例。在本實(shí) 施例中，靜電放電防護(hù)電路50中電阻30的第一端耦接至焊墊10與另一靜電 放電防護(hù)電i 各60之間，而電阻30的第二端則耦接至FOD晶體管40的漏極D。 FOD晶體管40的源極S接地，且柵極G處于浮接狀態(tài)。圖3及圖4為另一種靜電放電防護(hù)電路的電路圖。在此是以N型金屬氧 化物半導(dǎo)體晶體管(以下筒稱NMOS晶體管)作為靜電放電防護(hù)電路70的防 護(hù)組件。如圖3所示，電阻30耦接在焊墊10與內(nèi)部電路20之間，其中電阻
30為限流電阻，其用以阻擋靜電放電電流經(jīng)由焊墊10而流入內(nèi)部電路20中。麗OS晶體管80的漏極D耦接至焊墊10與電阻30之間，且NMOS晶體管80 的柵極G與源極S均接地。在圖4中，另 一靜電放電防護(hù)電路61耦接在焊墊10與內(nèi)部電路20之間， 另一靜電放電防護(hù)電路61用以阻擋靜電放電電流經(jīng)由焊墊10而流入內(nèi)部電 路20中。圖4中靜電放電防護(hù)電路70的實(shí)施方式并不同于圖3的實(shí)施例。 在本實(shí)施例中，靜電放電防護(hù)電路70中電阻30的第一端耦接至焊墊10與另 一靜電放電防護(hù)電路61之間，而電阻30的第二端則耦接至麵OS晶體管80 的漏極D。畫OS晶體管80的柵極G與源極S均接地。圖5及圖6為另一種靜電放電防護(hù)電路的電路圖。在此是以P型金屬氧 化物半導(dǎo)體晶體管(以下簡(jiǎn)稱PMOS晶體管)作為靜電放電防護(hù)電路90的防 護(hù)組件。如圖5所示，電阻30耦接在焊墊10與內(nèi)部電路20之間，其中，電 阻30為限流電阻，其用以阻擋靜電放電電流經(jīng)由焊墊10而流入內(nèi)部電路20 中。PMOS晶體管100的漏極D耦接至焊墊10與電阻30之間，且PMOS晶體 管100的源極S與柵極G均耦接至電源電壓。在圖6中，另 一靜電放電防護(hù)電路62耦接在焊墊10與內(nèi)部電路20之間， 另一靜電放電防護(hù)電i 各62用以阻擋l爭(zhēng)電方文電電流經(jīng)由焊墊10而流入內(nèi)部電 3各20中。圖6中靜電》文電防護(hù)電^各90的實(shí)施方式并不同于圖5的實(shí)施例。 在本實(shí)施例中，靜電放電防護(hù)電路90中電阻30的第一端耦接至焊墊10與另 一靜電放電防護(hù)電路62之間，而電阻30的第二端則耦接至PMOS晶體管100 的漏極D。 PMOS晶體管100的柵極G與源極S均接至電源電壓。圖7至圖10為另一種靜電放電防護(hù)電路的電路圖。在此是以二極管120 作為靜電放電防護(hù)電路110的防護(hù)組件。此等電路圖的原理為利用二極管的 反向特性，即當(dāng)二極管兩端的反向電壓高至一定值時(shí)，擊穿二極管而使其具 有反向?qū)щ娔芰?。如圖7所示，電阻30耦接在焊墊10與內(nèi)部電路"之間， 其中，電阻30為限流電阻，其用以阻擋4爭(zhēng)電》文電電流經(jīng)由焊墊10而流入內(nèi) 部電路20中。二極管120的陽(yáng)極耦接至焊墊10與電阻30之間，且其陰極耦 接至電源電壓。在圖8中，另 一靜電放電防護(hù)電路63耦接在焊墊10與內(nèi)部電路20之間， 另一靜電放電防護(hù)電路63用以阻擋靜電放電電流經(jīng)由焊墊10而流入內(nèi)部電 路20中。圖8中靜電放電防護(hù)電路110的實(shí)施方式并不同于圖7的實(shí)施例。
在本實(shí)施例中，靜電放電防護(hù)電路110中電阻30的第一端耦接至焊墊10與另一靜電放電防護(hù)電路63之間，電阻30的第二端耦接至二極管120的陽(yáng)極。 二極管120的陰極耦接至電源電壓。圖9與圖7類似，其不同之處在于圖9中的二極管120的陰極耦接至 焊墊10與電阻30之間，且二極管120的陽(yáng)極接地。圖10與圖8類似，其不 同之處在于圖1Q中的二極管120的陰極耦接至電阻30,且二極管120的 陽(yáng)極接地。圖l至圖IO中的靜電放電防護(hù)電路在發(fā)生靜電放電時(shí)提供靜電放電電流 路徑，從而防止靜電放電電流流入內(nèi)部電路2 0而導(dǎo)致內(nèi)部損壞。圖11為現(xiàn)有靜電放電防護(hù)電路的布局圖。其中，在基底(substrate) 上配置防護(hù)組件(譬如圖1的FOD晶體管40)及電阻30，且將電阻30配置 在防護(hù)組件40的區(qū)域外，因此占據(jù)了額外的面積。圖11所示現(xiàn)有靜電放電 防護(hù)電路的布局除了有需占據(jù)大量面積的缺點(diǎn)外，其中的防護(hù)組件亦有寄生 電容過(guò)大的問(wèn)題。以下將假設(shè)以FOD晶體管作為圖11的防護(hù)組件，以便于說(shuō) 明其寄生電容的問(wèn)題。請(qǐng)同時(shí)參看圖11與圖22，其為現(xiàn)有靜電放電防護(hù)電 路中防護(hù)組件(即FOD晶體管)的布局剖面圖。其中，G為FOD晶體管的柵 極，S為FOD晶體管的源極。FOD晶體管的漏極區(qū)域D (即圖22中Dl、 D2、 D3所形成的區(qū)域)猶如寄生電容的上極板，而基底(可以是P型基底、P型 井、或N型井等)S/W則相當(dāng)于寄生電容的下極板。此接面寄生電容的上極 板與下極板之間的交迭區(qū)域所產(chǎn)生的電容值Cdb = Cdbl + Cdb2 + Cdb3。為了 能夠快速導(dǎo)引大量的靜電電流，作為防護(hù)組件的FOD晶體管一般會(huì)被設(shè)計(jì)成 具有相當(dāng)大的外觀尺寸(aspect size)，因此現(xiàn)有技術(shù)無(wú)法避免較大電容值 的接面寄生電容，因此易于影響芯片的工作效能并出現(xiàn)串音問(wèn)題。當(dāng)現(xiàn)有靜電放電防護(hù)電路的防護(hù)組件的漏極端中的接點(diǎn)數(shù)目多達(dá)一定程 度時(shí)，這些接點(diǎn)對(duì)組件的導(dǎo)通性能并無(wú)顯著的影響，因此，本發(fā)明縮減防護(hù) 組件中心區(qū)域的擴(kuò)散區(qū)及接點(diǎn)，將電阻配置在防護(hù)組件的內(nèi)部，從而增加了 空間利用率。以下將詳細(xì)描述根據(jù)本發(fā)明的實(shí)施例的靜電放電防護(hù)電路的布 局圖。圖12至圖14為根據(jù)本發(fā)明實(shí)施例說(shuō)明靜電放電防護(hù)電路的布局圖。 此靜電放電防護(hù)電路包括基底S/W、防護(hù)組件與電阻。在下述諸實(shí)施例中是 假設(shè)以FOD晶體管40來(lái)實(shí)施防護(hù)組件。在圖12中，在基底上配置FOD晶體 管40及電阻30，并將電阻30的全部面積配置在此FOD晶體管40內(nèi)的隔離
區(qū)域，且F0D晶體管40及電阻30之間具有足夠大的隔離距離。在本實(shí)施例 中，F(xiàn)OD晶體管40的漏極D中接觸窗插塞(contact) 1202與源極S中接觸 窗插塞1201的布局可以單排或多排形式為之，其數(shù)量需視靜電放電的防護(hù)需 求而定。電阻30的一端耦接至F0D晶體管40。在此并不去討論F0D晶體管40及 電阻30二者與欲保護(hù)電路之間的連接關(guān)系。此領(lǐng)域具有通常知識(shí)者當(dāng)可以依 照其需求與本說(shuō)明書的教示,，而決定其電路設(shè)計(jì)。本實(shí)施例的較佳作法，是在靜電放電防護(hù)電路的隔離區(qū)域中進(jìn)一步配置 場(chǎng)氧化層35。場(chǎng)氧化層35在第一方向上配置在所述基底上且其全部面積均 配置在FOD晶體管40的隔離區(qū)域內(nèi)。電阻30在所述第一方向上配置在此場(chǎng) 氧化層35上。其剖面圖可以參照?qǐng)D23。參看圖23可見(jiàn)，F(xiàn)OD晶體管40的漏極區(qū)域內(nèi)有部分面積被r挖空J(rèn) ， 亦即漏極區(qū)域內(nèi)的部分面積并沒(méi)有形成漏極的摻雜區(qū)。在此被r挖空」的區(qū) 域上形成場(chǎng)氧化層35。然后，在場(chǎng)氧化層35上再以沈積或其它手段形成電 阻30。相較于圖22的現(xiàn)有技術(shù)，由于電阻30占據(jù)了漏極區(qū)域內(nèi)的中間部分 面積，因此圖23所產(chǎn)生的寄生電容值Cdb^Cdbl+ Cdb3。亦即，將電阻配置 在防護(hù)組件的內(nèi)部，使得漏極D的面積減少，從而降低了所產(chǎn)生的接面寄生 電容。此使得靜電放電保護(hù)電路對(duì)整個(gè)內(nèi)部電路的影響降至最低，進(jìn)而提升 了內(nèi)部電路的效能。另外，由于利用場(chǎng)氧化層35隔離FOD晶體管40及電阻 30,因此對(duì)于布局設(shè)計(jì)規(guī)則的選擇，可采用非靜電放電的布局設(shè)計(jì)規(guī)則，亦 即僅需符合一般的設(shè)計(jì)規(guī)則即可，故本實(shí)施例可以節(jié)省芯片面積。當(dāng)然，此領(lǐng)域具有通常知識(shí)者亦可以依據(jù)本發(fā)明的精神與前述實(shí)施例的 教示，而以其它布局設(shè)計(jì)實(shí)施本發(fā)明。例如，本發(fā)明亦可以參照?qǐng)D13與圖 14實(shí)施之。在圖13中，F(xiàn)OD晶體管40的源極S、漏極D、柵極G并非如圖 12所采用的環(huán)狀結(jié)構(gòu)。隔離區(qū)域(在此以場(chǎng)氧化層35實(shí)施之)與電阻30可 以所述第一方向上被配置在靜電放電防護(hù)電路的邊界處，如圖13所示。視應(yīng) 用條件的需求，設(shè)計(jì)者亦可以將電阻30的部分面積配置在FOD晶體管40的 區(qū)域內(nèi)。如圖14所示，電阻30在所述第一方向上的一部分配置在此場(chǎng)氧化 層35上。圖15至圖18為根據(jù)本發(fā)明的防護(hù)組件為金屬氧化物半導(dǎo)體(MOS)晶體 管的靜電放電防護(hù)電路的布局圖。其中，S為MOS晶體管的源極，D為MOS晶
體管的漏極，且G為M0S晶體管的柵極，夾在源極與漏極之間。電阻3 0的全部面積配置在此MOS晶體管內(nèi)的隔離區(qū)域，且M0S晶體管及電阻30之間具有 足夠大的隔離距離。圖15中的電阻30的實(shí)施方式可以與圖12相似，因此在 此不需另作描述。在本實(shí)施例中，漏極D中接觸窗插塞1502與源極S中接觸 窗插塞1501的布局可以單排或多排形式為之，其數(shù)量需視靜電放電的防護(hù)需 求而定。在圖16中，此實(shí)施例相似于圖15,不同之處在于MOS晶體管在第一方 向上配置在基底上，而場(chǎng)氧化層35在第二方向上配置在MOS晶體管中央。電 阻30在第二方向上配置在場(chǎng)氧化層35上，其中，所述第二方向不同于第一 方向。在本實(shí)施例中，漏極D中接觸窗插塞1502的布局可以單排形式為之， 其數(shù)量需視靜電放電的防護(hù)需求而定。在圖17中，電阻30在第一方向上配置在場(chǎng)氧化層35 (在第一方向上配 置在基底)上。此實(shí)施例相似于圖15，不同之處在于其中漏極D中的接觸窗 插塞1502改以單排形式配置之，因此降低其數(shù)量。參看圖18，此實(shí)施例相似于圖16，不同之處在于電阻30包括兩個(gè)或兩 個(gè)以上子電阻，其中每一子電阻在第二方向上配置在場(chǎng)氧化層35 (在第一方接，從而構(gòu)成總電阻30。圖19至圖21為根據(jù)本發(fā)明的防護(hù)組件為二極管120的靜電放電防護(hù)電 路110的布局圖。圖19至圖21的電阻30的實(shí)施方式分別可以與圖12至圖 14相似，因此本文亦不再進(jìn)行描述。若將摻雜區(qū)1910施作為P型摻雜區(qū)， 而將摻雜區(qū)1920施作為N型摻雜區(qū)，則摻雜區(qū)1910與摻雜區(qū)1920將分別成 為二極管120的陽(yáng)極與陰極。反之，若將摻雜區(qū)1910施作為N型摻雜區(qū)，而 將摻雜區(qū)1920施作為N型摻雜區(qū)，則摻雜區(qū)1910與摻雜區(qū)1920將分別成為 二極管120的陰極與陽(yáng)極。由以上所述可知，本發(fā)明亦提供一種靜電放電防護(hù)電路制造方法，此方 法包括下列步驟提供基底；在基底上形成防護(hù)組件以保護(hù)內(nèi)部電路不受靜 電放電電流的影響，其中，防護(hù)組件的區(qū)域內(nèi)包含隔離區(qū)域；在基底上形成 電阻，此電阻的部分或全部面積置放在所述隔離區(qū)域中；將電阻的一端耦接 至防護(hù)組件。此制造方法還包括在基底上形成場(chǎng)氧化層，其部分或全部面積 配置在所述隔離區(qū)域上，且電阻的部分或全部面積配置在場(chǎng)氧化層中。其中，
所述防護(hù)組件可為場(chǎng)氧化層晶體管、金屬氧化物半導(dǎo)體晶體管及二極管中的 一者，且所述電阻可包含多個(gè)子電阻。綜上所述，在本發(fā)明的靜電放電防護(hù)電路中，藉由將電阻配置在防護(hù)組 件的內(nèi)部而節(jié)省了電阻的面積同時(shí)降低了所產(chǎn)生的接面寄生電容，從而節(jié)省雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何 所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作 些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附申請(qǐng)專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種靜電放電防護(hù)電路的布局結(jié)構(gòu)，其包括一基底；一防護(hù)組件，配置在該基底上，該防護(hù)組件用以接收一靜電放電電流從而保護(hù)一內(nèi)部電路不受該靜電放電電流的影響；以及一電阻，配置在該基底上，且該電阻的部分或全部面積配置在該防護(hù)組件的區(qū)域內(nèi)，其中，該電阻的一端耦接至該防護(hù)組件。
2. 如權(quán)利要求1所述的靜電放電防護(hù)電路的布局結(jié)構(gòu)，更包括 一場(chǎng)氧化層，在一第一方向上配置在該基底上，且其部分或全部面積配置在該防護(hù)組件的區(qū)域內(nèi)；其中，該電阻在該第一方向上配置在該場(chǎng)氧化層上。
3. 如權(quán)利要求2所述的靜電放電防護(hù)電路的布局結(jié)構(gòu)，其中，該電阻在該第一方向上的一部分配置在該場(chǎng)氧化層上。
4. 如權(quán)利要求1所述的靜電放電防護(hù)電路的布局結(jié)構(gòu)，更包括 一場(chǎng)氧化層，在一第一方向上配置在該基底上，且其部分或全部面積配置在該防護(hù)組件的區(qū)域內(nèi)；其中，該電阻在一第二方向上配置在該場(chǎng)氧化層上，且該第二方向不同 于該第一方向。
5. 如權(quán)利要求1所述的靜電放電防護(hù)電路的布局結(jié)構(gòu)，更包括 一場(chǎng)氧化層，在一第一方向上配置在該基底上，且其部分或全部面積配置在該防護(hù)組件的區(qū)域內(nèi)；其中，該電阻包括多個(gè)子電阻，且每一子電阻在一第二方向上配置在該場(chǎng)氧化層上。
6. 如權(quán)利要求1所述的靜電放電防護(hù)電路的布局結(jié)構(gòu)，其中，該防護(hù)組 件為一場(chǎng)氧化層晶體管、 一金屬氧化物半導(dǎo)體晶體管及一二極管中之一者。
7. —種靜電放電防護(hù)電路制造方法，包括下列步驟 提供一基底；在該基底上形成一防護(hù)組件，該防護(hù)組件用以接收一靜電放電電流從而 保護(hù)一內(nèi)部電路不受該靜電放電電流的影響，其中，在該防護(hù)組件的區(qū)域內(nèi) 包含一隔離區(qū)域； 在該基底上形成一電阻.其中，該電阻的部分或全部面積置放在該隔離區(qū)域；以及形成一 電性聯(lián)機(jī)，以將該電阻的 一端耦接至該防護(hù)組件。
8. 如權(quán)利要求7所述的靜電放電防護(hù)電路制造方法，更包括 形成一場(chǎng)氧化層，其中，該場(chǎng)氧化層是在一第一方向上配置在該基底上，且其部分或全部面積配置在該隔離區(qū)域；其中，該電阻在該第一方向上配置在該場(chǎng)氧化層上。
9. 如權(quán)利要求8所述的靜電放電防護(hù)電路制造方法，其中，該電阻的一部分配置在該場(chǎng)氧化層上。
10. 如權(quán)利要求7所述的靜電放電防護(hù)電路制造方法，更包括 形成一場(chǎng)氧化層，其中，該場(chǎng)氧化層是在一第一方向上配置在該基底上，且其部分或全部面積配置在該隔離區(qū)域；其中，該電阻在一第二方向上配置在該場(chǎng)氧化層上，且該第二方向不同 于該第一方向。
11. 如權(quán)利要求7所述的靜電放電防護(hù)電路制造方法，更包括 形成一場(chǎng)氧化層，其中，該場(chǎng)氧化層是在一第一方向上配置在該基底上，且其部分或全部面積配置在該隔離區(qū)域；其中，該電阻包括多個(gè)子電阻，且每一子電阻在一第二方向上配置在該場(chǎng)氧化層上。
12. 如權(quán)利要求7所述的靜電放電防護(hù)電路制造方法，其中，該防護(hù)組件為一場(chǎng)氧化層晶體管、 一金屬氧化物半導(dǎo)體晶體管及一二極管中之一者。
全文摘要
一種靜電放電防護(hù)電路的布局結(jié)構(gòu)及其制造方法。此靜電放電防護(hù)電路包括基底、防護(hù)組件及電阻，其中電阻的部分或全部面積配置在防護(hù)組件的區(qū)域內(nèi)。因此節(jié)省了電阻的占據(jù)面積并降低了防護(hù)組件中所形成的接面寄生電容，從而降低了靜電放電防護(hù)電路的制造成本以及使靜電放電防護(hù)電路對(duì)整個(gè)內(nèi)部電路的特性的影響降至最低。
文檔編號(hào)H01L27/02GK101154657SQ20061015439
公開(kāi)日2008年4月2日 申請(qǐng)日期2006年9月25日 優(yōu)先權(quán)日2006年9月25日
發(fā)明者李彥枏, 江雪莉 申請(qǐng)人:聯(lián)詠科技股份有限公司