專利名稱：具有場效應源區(qū)/漏區(qū)的半導體器件的制作方法
技術(shù)領(lǐng)域：
本公開涉及半導體器件技術(shù)，更具體，涉及具有場效應源區(qū)/漏區(qū)的半導體器件。
背景技術(shù)：
隨著半導體器件的更高集成度，晶體管中的溝道尺寸減小。這經(jīng)常加劇短溝道效應。當晶體管的柵極寬度接近幾十納米時，短溝道效應變得尤其嚴重。在這些情況下，可導致閾值電壓的變化。為了克服短溝道效應，已經(jīng)提出了光環(huán)(halo)結(jié)結(jié)構(gòu)。然而，該方法減小開啟電流(on-current)并增加漏電流。
因此，光環(huán)結(jié)結(jié)構(gòu)處理子納米級閃存器件中的短溝道效應是不理想的。
圖1A是通常半導體器件的等效電路圖，以及圖1B是通常半導體器件的截面圖。
參照圖1A和1B，閃存器件包括多個單元行。每個單元行構(gòu)造有多個在接地和行選擇晶體管之間連接的存儲單元晶體管。每個存儲單元包括連接到接地選擇晶體管的柵電極的接地選擇線GSL，以及連接到行選擇晶體管的柵極的行選擇線SSL。多個字線(例如，WL0-WL31)設(shè)置在接地選擇線GSL和行選擇線SSL之間。字線連接到存儲單元晶體管的柵電極。接地選擇晶體管的源區(qū)彼此連接，以形成公共源極線CSL。每個行選擇晶體管的漏區(qū)連接到位線BL0-BLn。位線BL0-BLn每個連接到行選擇晶體管的漏區(qū)，與字線WL0-WL31交叉。
如圖1B所示，字線WL0-WL31、接地選擇線GSL和行選擇線SSL設(shè)置在有源區(qū)之上，該有源區(qū)限定在半導體襯底10之內(nèi)。單元源區(qū)/漏區(qū)12w形成在字線WL0-WL31之間的有源區(qū)中。源區(qū)/漏區(qū)12g和12s分別形成在接地選擇線GSL的兩側(cè)和行選擇線SSL的兩側(cè)的有源區(qū)中。在字線WL0-WL31和襯底10之間插入存儲區(qū)14。根據(jù)單元晶體管的種類，每個存儲區(qū)14可包括隔離浮置柵、電荷阱絕緣層、和/或納米晶體導體。
如圖1B所示，通常半導體存儲器的源區(qū)/漏區(qū)12g、12w和12s形成在PN結(jié)的結(jié)構(gòu)中，包含與襯底10不同的雜質(zhì)。此外，形成在結(jié)結(jié)構(gòu)中的源區(qū)/漏區(qū)具有高的擊穿電壓，由于向其施加高壓。
如圖2所示，通常在操作于高擊穿電壓和小擊穿電流的雙擴散區(qū)(DDD)結(jié)構(gòu)中配置源區(qū)/漏區(qū)。當半導體存儲器件是例如NAND閃存器件時，在編程操作期間，18V的寫入電壓施加到所選擇的字線，連接到所選擇字線的所選擇存儲單元的溝道和源區(qū)/漏區(qū)自升壓到大約8V。因此，源區(qū)/漏區(qū)結(jié)結(jié)構(gòu)設(shè)計為裝備有重摻雜和輕摻雜的擴散區(qū)16和18的DDD型，以允許源區(qū)/漏區(qū)結(jié)的擊穿電壓比8V高。DDD結(jié)對于減小漏電流IL是有用的，但是可以導致短溝道效應，例如擊穿，由于輕摻雜擴散層的采用和由于柵電極(例如，字線WL)和擴散層的重疊的漏區(qū)引發(fā)的隔離降低(DIBL)效應。這種短溝道效應引起子閾值漏電流的延長和在存儲器單元晶體管中擺動的子閾值的惡化，進一步散布閾值電壓的形狀。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的示例性實施例的半導體器件具有即使當減小晶體管的溝道長度時，也沒有短溝道效應的源區(qū)/漏區(qū)結(jié)構(gòu)。
根據(jù)本發(fā)明的示例性實施例的非易失性存儲器件具有沒有短溝道效應的源區(qū)/漏區(qū)結(jié)構(gòu)。
本發(fā)明的實施例提供具有通過柵電極的邊緣(fringe)場生成的源區(qū)/漏區(qū)結(jié)構(gòu)的半導體器件。該器件由半導體襯底和橫跨有源區(qū)的柵電極構(gòu)成。在柵電極的兩側(cè)的有源區(qū)限定源區(qū)/漏區(qū)。至少一個源區(qū)/漏區(qū)結(jié)構(gòu)是由柵電極的邊緣場生成的場效應源區(qū)/漏區(qū)結(jié)構(gòu)。源區(qū)/漏區(qū)的另一個是PN結(jié)源區(qū)/漏區(qū)，其具有與襯底不同的雜質(zhì)層。
通過將電壓施加到柵電極而引發(fā)邊緣場。源區(qū)/漏區(qū)是通過邊緣場在有源區(qū)的表面設(shè)置的反轉(zhuǎn)層?？梢杂梢苿有栽鰪妼有纬捎性磪^(qū)的表面，使得增強其中的開啟電流總量。例如，有源區(qū)的表面可以由輕摻雜或未摻雜的半導體層或應變(strained)的硅層形成。
本發(fā)明的示例性實施例還提供非易失性存儲器件，其中在柵電極和有源區(qū)之間插入電荷存儲層。例如，非易失性存儲器件包括半導體襯底、在半導體襯底中限定的有源區(qū)、以及在有源區(qū)中設(shè)置的接地和行選擇晶體管。在接地和行選擇晶體管之間設(shè)置多個單元晶體管。單元晶體管的至少一個源區(qū)/漏區(qū)是由柵電極的邊緣場生成的場效應源區(qū)/漏區(qū)。
下面將參照


本發(fā)明的示例性實施例。

從下面結(jié)合附圖的說明中，本公開的示例性實施例的特性將變得顯而易見并更加容易理解，在附圖中圖1A是通常半導體器件的等效電路圖；
圖1B是通常半導體器件的截面圖；圖2是說明通常雙擴散漏結(jié)構(gòu)的截面圖；圖3是說明根據(jù)本發(fā)明的示例性實施例的半導體器件的截面圖；圖4A是說明根據(jù)本發(fā)明的示例性實施例的半導體器件的等效電路圖；圖4B是說明圖4A的半導體器件的截面圖；圖4C是說明根據(jù)圖4A的示例性實施例的改進的半導體器件的截面圖；圖5A是說明根據(jù)本發(fā)明的示例性實施例的半導體器件的等效電路圖；圖5B是說明圖5A的半導體器件的截面圖；圖5C是說明根據(jù)圖5A的示例性實施例的改進的半導體器件的截面圖；圖6A是說明根據(jù)本發(fā)明的示例性實施例的半導體器件的等效電路圖；圖6B是說明圖6A的半導體器件的截面圖；圖6C是說明根據(jù)圖6A的示例性實施例的改進的半導體器件的截面圖；圖7A是說明根據(jù)本發(fā)明的示例性實施例的半導體器件的等效電路圖；圖7B是說明圖7A的半導體器件的截面圖；圖7C是說明根據(jù)圖7A的示例性實施例的改進的半導體器件的截面圖。
具體實施例方式
下面將參照附圖具體說明本發(fā)明的示例性實施例。
在附圖中，為了說明起見放大了層和區(qū)域的尺寸。應理解，當層(或薄膜)稱為在另一層或襯底“之上”時，它可以直接在另一層或襯底之上，或還可以存在中間層。此外，應理解，當層被稱為在另一層“之下”時，它可以直接在其之下，也可以存在一個或多個中間層。此外，還應理解，當層被稱為在兩個層“之間”時，它可以是這兩個層之間唯一的層，或者也可以有一個或多個中間層。通篇相同參考標號指示相同部件。
圖3是說明根據(jù)本發(fā)明的示例性實施例的半導體器件的截面圖。
參照圖3，半導體器件不包括由在導電性上與襯底不同的擴散層形成的PN結(jié)源區(qū)/漏區(qū)。施加到柵電極WLn-1-WLn+1上的各種電壓引發(fā)邊緣場。通過邊緣場在襯底表面上形成的反轉(zhuǎn)層用作源區(qū)/漏區(qū)。根據(jù)該結(jié)構(gòu)，由于所獲得的編程/擦除特性，可以減小或消除結(jié)漏電流。由于短溝道效應的抗擾度，不需要修改擴散層的結(jié)構(gòu)，因此可以減小晶體管的尺寸，如DDD形式所完成。
圖4A是說明根據(jù)本發(fā)明的實施例的NAND型非易失性存儲器件的等效電路圖。圖4B是沿著位線方向，說明圖4A的NAND型非易失性存儲器件的截面圖。
參照圖4A，NAND型非易失性存儲器件的單元行包括在接地和行選擇晶體管之間連接的多個存儲單元晶體管。在存儲單元晶體管之間沒有PN結(jié)源區(qū)/漏區(qū)。
存儲單元陣列包括連接到接地選擇晶體管的柵電極的接地選擇線GSL、連接到行選擇晶體管的柵電極并與接地選擇線GSL平行設(shè)置的行選擇線SSL、以及多個彼此平行并連接到接地選擇線GSL和行選擇線SSL之間的單元晶體管的柵電極的字線(WL0-WL31)。在存儲單元陣列中，連接到接地選擇晶體管的源區(qū)的公共源極線CSL與字線WL0-WL31平行地排列。位線BL0-BLn連接到行選擇晶體管的漏區(qū)并與字線WL0-WL31相交。
參照圖4B，在半導體襯底5中所限定的有源區(qū)中形成接地選擇晶體管、行選擇晶體管和單元晶體管。在有源區(qū)之上橫跨設(shè)置行選擇線SSL、接地選擇線GSL和字線WL0-WL31。位線BL(例如，圖4A的BLn)通過位線接觸DC連接到設(shè)置在行選擇線SSL的側(cè)面的源區(qū)/漏區(qū)。每個字線包括在柵電極和有源區(qū)之間插入的電荷存儲層64。電荷存儲層64可包括SONOS結(jié)構(gòu)的浮置柵或電荷存儲絕緣層。否則，電荷存儲層64可包括半導體或金屬納米晶體層。
在接地選擇線GSL的兩側(cè)形成的源區(qū)/漏區(qū)62g和在行選擇線SSL的兩側(cè)形成的源區(qū)/漏區(qū)62g是由具有與襯底相反導電性的擴散層形成的PN結(jié)源區(qū)/漏區(qū)的種類。字線WL0-WL31之間的源區(qū)/漏區(qū)構(gòu)造為稱為場效應源區(qū)/漏區(qū)的反轉(zhuǎn)層。通過由施加到相鄰字線的電壓所引發(fā)的邊緣場形成反轉(zhuǎn)層。對應于晶體管的溝道和源區(qū)/漏區(qū)的有源區(qū)形成有增強的電和移動性，以通過對其采用場效應源區(qū)/漏區(qū)的結(jié)構(gòu)來補償開啟電流的缺乏。
圖4C是說明圖4A和4B的示例性實施例的改進的截面圖。
參照圖4C，在半導體襯底50的表面上設(shè)置移動性增強層52。用在105-106離子/cm3范圍內(nèi)的濃度摻雜移動性增強層52，并包括應變的硅層，或在半導體襯底50上形成的固有半導體外延層、或輕微摻雜的半導體襯底。
圖5A是說明根據(jù)本發(fā)明的實施例的NAND型非易失性存儲器件的等效電路圖。圖5B是說明圖5A的NAND型非易失性存儲器件的截面圖。
參照圖5A，在NAND型非易失性存儲器件中，反轉(zhuǎn)柵極線CWL，如用于激發(fā)溝道的反轉(zhuǎn)層的虛擬字線，設(shè)置在字線WL31和接地選擇線GSL之間，以及字線WL0和行選擇線SSL之間，與字線平行。反轉(zhuǎn)柵極線CWL使得可以在字線WL31和接地選擇線GSL之間以及字線WL0和行選擇線SSL之間不包括PN結(jié)源區(qū)/漏區(qū)。反轉(zhuǎn)柵極線CWL用于通過用作施加到最外字線WL0和WL31的電壓和施加到接地選擇線和行選擇線GSL和SSL之間的電壓之間的屏蔽裝置，而降低電容性耦合操作。
參照圖5B，如上所述，接地選擇線和行選擇線GSL和SSL與有源區(qū)交叉。多個字線WL0-WL31設(shè)置為在接地選擇線GSL和行選擇線和SSL之間彼此平行。反轉(zhuǎn)柵極線CWL設(shè)置在第一字線WL0和接地選擇線GSL之間，以及最后字線WL31和行選擇線SSL之間，與字線平行。
在字線WL0-WL31之間以及反轉(zhuǎn)柵極線CWL之間的有源區(qū)中，沒有PN結(jié)源區(qū)/漏區(qū)。當電壓施加到相鄰字線或鄰近于其的反轉(zhuǎn)柵極線時，產(chǎn)生場效應PN結(jié)源區(qū)/漏區(qū)。剩余的接地和行選擇晶體管的源區(qū)/漏區(qū)62g和62s是PN結(jié)源區(qū)/漏區(qū)。
圖5C是說明圖5A和5B的示例性實施例的改進的截面圖。
參照圖5C，在半導體襯底50的表面上形成移動性增強層52。用在105-106離子/cm3范圍內(nèi)的濃度摻雜移動性增強層52，包括應變的硅層，或在半導體襯底50上形成的固有半導體外延層、或輕微摻雜的半導體襯底。
圖6A是說明根據(jù)本發(fā)明的示例性實施例的NAND型非易失性存儲器件的等效電路圖。圖6B是說明圖6A的NAND型非易失性存儲器件的截面圖。
參照圖6A，本發(fā)明的NAND型非易失性存儲器件的存儲單元晶體管可包括至少一種場效應源區(qū)/漏區(qū)。例如，如圖6A所示，可以將存儲單元晶體管中的源區(qū)/漏區(qū)之一配置為場效應型，而另一個可以是PN結(jié)源區(qū)/漏區(qū)。接地和行選擇晶體管的源區(qū)/漏區(qū)全部是PN結(jié)型。存儲單元晶體管中的源區(qū)/漏區(qū)之一是場效應型，而另一個是PN結(jié)型。
參照圖6B，在半導體襯底50上設(shè)置接地選擇線和行選擇線GSL和SSL，在其間設(shè)置多個字線WL0-WL31。在行選擇線SSL和接地選擇線GSL的兩側(cè)的有源區(qū)中，設(shè)置PN結(jié)源區(qū)/漏區(qū)62s和62g。在字線WL0-WL31之間的有源區(qū)中，交替地設(shè)置PN結(jié)源區(qū)/漏區(qū)62w和場效應源區(qū)/漏區(qū)。即，具有雜質(zhì)的PN結(jié)源區(qū)/漏區(qū)62w形成在字線WL0-WL31的兩側(cè)的有源區(qū)中，而另一側(cè)沒有設(shè)置PN結(jié)源區(qū)/漏區(qū)62w。通過施加到相鄰柵電極的電壓的邊緣場，場效應源區(qū)/漏區(qū)是導電的。因此減小短溝道效應，即使具有設(shè)置在存儲單元晶體管中的至少一個有源區(qū)中的場效應源區(qū)/漏區(qū)的單邊結(jié)構(gòu)。
圖6C是說明圖6A和6B的示例性實施例的改進的截面圖。
參照圖6C，在半導體襯底50的表面上形成移動性增強層52。用在105-106離子/cm3范圍內(nèi)的濃度摻雜移動性增強層52，并包括應變的硅層，或在半導體襯底50上形成的固有半導體外延層、或輕微摻雜的半導體襯底。
圖7A是說明根據(jù)本發(fā)明的示例性實施例的NAND型非易失性存儲器件的等效電路圖。圖7B是說明根據(jù)圖7A的示例性實施例的NAND型非易失性存儲器件的截面圖。
參照圖7A，在NAND型非易失性存儲器件中，存儲單元晶體管的至少一個源區(qū)/漏區(qū)是場效應源區(qū)/漏區(qū)。用于溝道反轉(zhuǎn)的反轉(zhuǎn)柵極線CWL設(shè)置在接地選擇晶體管和存儲單元晶體管之間以及行選擇晶體管和存儲單元晶體管之間。
參照圖7B，用于溝道反轉(zhuǎn)的反轉(zhuǎn)柵極線CWL設(shè)置在第一字線WL0和接地選擇線GSL之間以及最后字線WL31和行選擇晶體管SSL之間，與字線平行。在反轉(zhuǎn)柵極線CWL和字線WL0及WL31的兩側(cè)的有源區(qū)的一側(cè)上形成PN結(jié)源區(qū)/漏區(qū)62s、62w和62g。場效應源區(qū)/漏區(qū)形成在沒有PN結(jié)源區(qū)/漏區(qū)的另一側(cè)。例如，PN結(jié)源區(qū)/漏區(qū)可以交替地設(shè)置在反轉(zhuǎn)柵極線CWL和字線WL0和WL31之間的有源區(qū)中。盡管圖7B示出PN結(jié)源區(qū)/漏區(qū)形成在反轉(zhuǎn)柵極線CWL和行選擇線GSL和SSL之間，它們可以設(shè)置在由反轉(zhuǎn)柵極線CWL的有源區(qū)的另一側(cè)。
圖7C是說明圖7A和7B的示例性實施例的截面圖。
參照圖7C，在半導體襯底50的表面上形成移動性增強層52。用在105-106離子/cm3范圍內(nèi)的濃度摻雜移動性增強層52，包括應變的硅層，或在半導體襯底50上形成的固有半導體外延層、或輕微摻雜的半導體襯底。
盡管上述示例性實施例說明存儲單元晶體管的全部或至少一個源區(qū)/漏區(qū)作為場效應型，場效應源區(qū)/漏區(qū)可以對應于在NAND性非易失性存儲器件中限定的至少一個源區(qū)/漏區(qū)。
如上所述，由于晶體管的至少一個源區(qū)/漏區(qū)是場效應型，可以減輕短溝道效應。因此當以場效應型配置晶體管中的源區(qū)/漏區(qū)時，提供沒有短溝道效應的半導體器件。
本發(fā)明的示例性實施例能夠提供NAND性非易失性存儲器件，其沒有由于PN結(jié)源區(qū)/漏區(qū)所導致的漏電流的編程/擦除擾動。這可以通過采用沒有對存儲單元晶體管引發(fā)結(jié)漏電流的場效應源區(qū)/漏區(qū)來完成。
權(quán)利要求
1.一種半導體器件，包括半導體襯底；在半導體襯底中限定的有源區(qū)；在有源區(qū)之上橫跨的柵電極，兩個源區(qū)/漏區(qū)，限定在柵電極的兩側(cè)的有源區(qū)之內(nèi)，其中兩個源區(qū)/漏區(qū)的至少一個是由柵電極的邊緣場所產(chǎn)生的場效應源區(qū)/漏區(qū)。
2.如權(quán)利要求1的半導體器件，其中兩個源區(qū)/漏區(qū)的一個是場效應源區(qū)/漏區(qū)，而兩個源區(qū)/漏區(qū)的另一個是PN結(jié)源區(qū)/漏區(qū)。
3.如權(quán)利要求1的半導體器件，其中半導體襯底的表面包括移動性增強層。
4.如權(quán)利要求3的半導體器件，其中移動性增強層是未摻雜的半導體層。
5.如權(quán)利要求3的半導體器件，其中移動性增強層是應變硅層。
6.如權(quán)利要求1的半導體器件，還包括插入柵電極和襯底之間的電荷存儲層，其中電荷存儲層包括浮置柵、電荷阱絕緣層、或納米晶體導電層。
7.一種半導體器件，包括半導體襯底；在半導體襯底中限定的有源區(qū)；在有源區(qū)中設(shè)置的接地選擇晶體管和行選擇晶體管；設(shè)置在接地選擇晶體管和行選擇晶體管之間的多個單元晶體管，每個單元晶體管包括兩個源區(qū)/漏區(qū)，其中每個單元晶體管的源區(qū)/漏區(qū)的至少一個是由柵電極的邊緣場產(chǎn)生的場效應源區(qū)/漏區(qū)。
8.權(quán)利要求7的半導體器件，其中半導體襯底的表面包括移動性增強層。
9.如權(quán)利要求8的半導體器件，其中移動性增強層是未摻雜的半導體層。
10.如權(quán)利要求8的半導體器件，其中移動性增強層是應變硅層。
11.如權(quán)利要求7的半導體器件，還包括插入柵電極和襯底之間的電荷存儲層，其中電荷存儲層包括浮置柵、電荷阱絕緣層、或納米晶體導電層。
12.如權(quán)利要求7的半導體器件，還包括接地選擇線和行選擇線，分別連接到接地選擇晶體管和行選擇晶體管的柵電極，與有源區(qū)相交；以及多個字線，設(shè)置在接地選擇線和行選擇線之間，并分別連接到單元晶體管的柵電極，與有源區(qū)相交，其中在字線之間的有源區(qū)中限定的源區(qū)/漏區(qū)是由單元晶體管的相鄰柵電極的邊緣場產(chǎn)生的場效應源區(qū)/漏區(qū)。
13.如權(quán)利要求12的半導體器件，其中在字線和接地選擇線之間以及在字線和行選擇線之間的源區(qū)/漏區(qū)是PN結(jié)源區(qū)/漏區(qū)。
14.如權(quán)利要求12的半導體器件，還包括在行選擇線和字線之間以及接地選擇線和字線之間設(shè)置的反轉(zhuǎn)柵極線，與有源區(qū)相交，其中在反轉(zhuǎn)柵極線的兩側(cè)的有源區(qū)中限定的源區(qū)/漏區(qū)是由反轉(zhuǎn)柵極線的邊緣場產(chǎn)生的場效應源區(qū)/漏區(qū)。
15.如權(quán)利要求12的半導體器件，其中有源區(qū)的表面由未摻雜的半導體層或應變硅層形成。
16.如權(quán)利要求7的半導體器件，還包括接地選擇線和行選擇線，分別連接到接地選擇晶體管的柵電極和行選擇晶體管的柵電極，與有源區(qū)相交；以及多個字線，設(shè)置在接地選擇線和行選擇線之間，并分別連接到單元晶體管的柵電極，與有源區(qū)相交，其中每個單元晶體管的源區(qū)/漏區(qū)之一是由相鄰柵電極的邊緣場產(chǎn)生的場效應源區(qū)/漏區(qū)，而源區(qū)/漏區(qū)的另一個是PN結(jié)源區(qū)/漏區(qū)。
17.如權(quán)利要求16的半導體器件，其中在字線和接地選擇線之間以及在字線和行選擇線之間的源區(qū)/漏區(qū)是PN結(jié)源區(qū)/漏區(qū)。
18.如權(quán)利要求16的半導體器件，還包括在行選擇線和字線之間以及接地選擇線和字線之間設(shè)置的反轉(zhuǎn)柵極線，與有源區(qū)相交，其中在反轉(zhuǎn)柵極線的兩側(cè)的有源區(qū)中限定的源區(qū)/漏區(qū)之一是場效應源區(qū)/漏區(qū)，而源區(qū)/漏區(qū)的另一個是PN結(jié)源區(qū)/漏區(qū)。
19.如權(quán)利要求18的半導體器件，其中在字線和接地選擇線之間以及在字線和行選擇線之間的源區(qū)/漏區(qū)是PN結(jié)源區(qū)/漏區(qū)。
20.如權(quán)利要求16的半導體器件，其中有源區(qū)的表面由未摻雜的半導體層或應變硅層形成。
全文摘要
一種半導體器件，包括在半導體襯底中限定的有源區(qū)，以及橫跨有源區(qū)的柵電極。在柵電極的兩側(cè)上的有源區(qū)中限定源區(qū)/漏區(qū)。源區(qū)/漏區(qū)的至少一個是由柵電極的邊緣場產(chǎn)生的場效應源區(qū)/漏區(qū)。另一個源區(qū)/漏區(qū)是具有與襯底不同的雜質(zhì)場和不同的導電性的PN結(jié)源區(qū)/漏區(qū)。源區(qū)/漏區(qū)的至少一個是場效應源區(qū)/漏區(qū)。因此，可以在器件中減小或消除短溝道效應。
文檔編號H01L27/115GK1988178SQ200610168629
公開日2007年6月27日 申請日期2006年12月19日 優(yōu)先權(quán)日2005年12月20日
發(fā)明者樸起臺, 崔正達, 魯旭鎮(zhèn) 申請人:三星電子株式會社