專利名稱：疊置式芯片封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種芯片封裝結(jié)構(gòu)，特別是一種疊置式芯片封裝結(jié)構(gòu)。
背景技術(shù)：
隨著半導(dǎo)體制造技術(shù)的進(jìn)步與集成電路的密度不斷增加，構(gòu)裝元件的引腳愈來愈多，對速度的要求亦愈來愈快，使得制作體積小、速度快及高密度的構(gòu)裝元件已成為一種趨勢。
一般堆疊式芯片封裝結(jié)構(gòu)10，如圖1所示，主要包括芯片11、芯片12、一接著墊13、多數(shù)導(dǎo)線14、多數(shù)接腳15以及一膠體16。其中芯片11、12依序堆疊設(shè)置于接著墊13上方，導(dǎo)線14連接芯片11、12上各焊墊17與接腳15，而膠體16包覆芯片11、12及部分接腳15，使得堆疊式芯片封裝結(jié)構(gòu)10可通過外露的接腳15焊接于電路板上，進(jìn)而進(jìn)行各芯片11、12所預(yù)定的功能。
有時需要裝設(shè)多個相同尺寸的芯片，如圖2所示，圖2所示具有相同尺寸的堆疊式芯片封裝結(jié)構(gòu)20，其包括芯片21、芯片22、鍍層23、導(dǎo)線24及接腳25。其中芯片21先利用導(dǎo)線24與接腳25電性連接，于芯片21頂面上設(shè)置鍍層23包覆部分導(dǎo)線24，芯片22設(shè)置于其上，并利用導(dǎo)線24與接腳25電性連接。但于此封裝結(jié)構(gòu)20中，由于鍍層23的增加使得整體結(jié)構(gòu)的厚度也因此增加，有違于電子產(chǎn)品須輕薄短小的趨勢。一種改善方法，如圖3所示，此芯片封裝結(jié)構(gòu)30，主要將兩相同面積的芯片31、32分別貼附于接著墊33的頂面與底面，再利用導(dǎo)線34電性連接芯片31、32上的焊墊與接腳35，藉此減少封裝結(jié)構(gòu)厚度。然而于此種封裝結(jié)構(gòu)30中，由于必須將設(shè)于接著墊33頂面的芯片32與導(dǎo)線34封裝后，再進(jìn)行接著墊33底面的芯片31與導(dǎo)線34的設(shè)置，使得封裝須兩次模壓才能完成，造成時間成本增加，也亦增加產(chǎn)品不良率。
發(fā)明內(nèi)容
為了解決上述問題，本實用新型目的之一是提供一種疊置式芯片封裝結(jié)構(gòu)，利用支撐腳取代芯片座，可減少導(dǎo)線架與封裝體的接觸面積，用以避免因熱應(yīng)力(thermal stress)造成的脫層(delamination)現(xiàn)象。
本實用新型目的之一是提供一種疊置式芯片封裝結(jié)構(gòu)，利用支撐腳與芯片共同定義出開放式模流槽，使得灌模時模流良好，可簡化制造過程、提高制造過程信賴度并降低生產(chǎn)成本。
本實用新型目的之一是提供一種疊置式芯片封裝結(jié)構(gòu)，利用粘貼方式設(shè)置芯片于疊置式封裝結(jié)構(gòu)，其制造過程較簡便，可提升制作效率、增加產(chǎn)品良率以及有效減少封裝結(jié)構(gòu)厚度。
為了達(dá)到上述目的，本實用新型的一實施例疊置式芯片封裝結(jié)構(gòu)，包括一導(dǎo)線架，其由數(shù)個支撐腳與數(shù)個引腳構(gòu)成；一第一芯片，具有一第一接合件設(shè)置于導(dǎo)線架之一側(cè)上，并部分覆蓋支撐腳，其中支撐腳由第一芯片周緣向第一芯片內(nèi)延伸用以提供支撐；一第二芯片，具有一第二接合件設(shè)置于導(dǎo)線架的另一側(cè)相對于第一芯片的位置上，并部分覆蓋支撐腳，其中第一芯片、第二芯片與被覆蓋的部分支撐腳共同定義出一開放式模流槽；一電性連接元件，電性連接第一芯片、第二芯片與引腳；以及一封裝膠體，包覆第一芯片、第二芯片、電性連接元件與部分導(dǎo)線架，其中封裝膠體通過開放式模流槽充分包覆第一芯片、第二芯片與部分支撐腳。
通過上述技術(shù)特征，本實用新型具有如下有益效果該疊置式芯片封裝結(jié)構(gòu)利用支撐腳取代芯片座，使得芯片通過支撐腳的支撐而承載于導(dǎo)線架上，可大幅減少導(dǎo)線架與封裝膠體的接觸面積；又利用芯片與支撐腳定義出的開放式模流槽，致使灌模時模流良好，并有效降低因?qū)Ь€架與封裝膠體材質(zhì)熱膨脹數(shù)(coefficient ofthermal expansion)差異而產(chǎn)生熱應(yīng)力(thermal stress)，以避免導(dǎo)線架與封裝膠體的脫層(delamination)，以確保成品信賴度。此外，于疊置式封裝結(jié)構(gòu)中，利用粘貼方式設(shè)置芯片，其制造過程較簡便，可提升制作效率、增加產(chǎn)品良率以及有效減少封裝結(jié)構(gòu)厚度。
圖1所示為現(xiàn)有技術(shù)的芯片封裝結(jié)構(gòu)剖視圖。
圖2所示為另一現(xiàn)有技術(shù)的芯片封裝結(jié)構(gòu)剖視圖。
圖3所示為又一現(xiàn)有技術(shù)的芯片封裝結(jié)構(gòu)剖視圖。
圖4A所示為依據(jù)本實用新型之一實施例的疊置式芯片封裝結(jié)構(gòu)的俯視圖。
圖4B為依據(jù)圖4A疊置式芯片封裝結(jié)構(gòu)A-A’線段剖視圖。
圖5A為依據(jù)本實用新型的又一實施例的疊置式芯片封裝結(jié)構(gòu)的俯視圖。
圖5B為依據(jù)圖5A疊置式芯片封裝結(jié)構(gòu)B-B’線段剖視圖。
圖中符號說明10，20，30，100，200封裝結(jié)構(gòu)11，12，21，22，31，32 芯片13，33 接著墊14，24，34 導(dǎo)線15，25，35 接腳16 膠體17，36，124，124’，224，224’ 焊墊23 鍍層110 導(dǎo)線架112，212支撐腳
114，214 引腳120，220 第一芯片122，222 第二芯片130，130’，230，230’電性連接元件140 第一接合件142 第二接合件150 封裝膠體160，162 開放式模流槽具體實施方式
圖4A及圖4B所示為本實用新型之一實施例的疊置式芯片封裝結(jié)構(gòu)的俯視圖及其剖視圖。于本實施例中，疊置式芯片封裝結(jié)構(gòu)100，如圖4A所示，包括一第一芯片120、一第二芯片122、一導(dǎo)線架110、一電性連接元件130、130’及一封裝膠體(molding compound)150(繪示于圖4B中)。如圖所示，導(dǎo)線架110具有數(shù)個支撐腳112及數(shù)個引腳114；第一芯片120利用一第一接合件，以已知的適當(dāng)方式，例如粘貼方式，設(shè)置于導(dǎo)線架110的一側(cè)上，如第一芯片120與支撐腳112之一側(cè)間，并覆蓋部分支撐腳112，其中支撐腳112由第一芯片120周緣向第一芯片120延伸以提供支撐；而第二芯片122利用一第二接合件，以已知適當(dāng)方式，例如粘貼方式，設(shè)置于導(dǎo)線架110的另一側(cè)上，如相對于第一芯片120的位置，并部分覆蓋支撐腳112，其中第一芯片120、第二芯片122與被覆蓋的部分支撐腳112共同定義出-開放式模流槽160，以方便其后灌模制造過程中使用。又，利用接合件貼附的方式可減少封裝結(jié)構(gòu)100的厚度及制程難度。于一實施例中，第一接合件、第二接合件可以是膠帶(tape)與粘著劑的其中之一，亦可為環(huán)氧樹脂(epoxy)。引腳114位于相對第一芯片120與第二芯片122的周緣，更者，第一芯片120、第二芯片122上可設(shè)置數(shù)個焊墊124、124’(繪示于圖4B中)方便電性連接元件130、130’電性連接至引腳114上，意即電性連接元件130電性連接第一芯片120上的焊墊124與引腳114；電性連接元件130’電性連接第二芯片122上的焊墊124’與引腳114。于一實施例中，電性連接元件130、130’可以是由數(shù)個引線所構(gòu)成，以打線(wirebonding)的方式電性連接第一芯片120、第二芯片122與引腳114。于一實施例中，引線可以是金(Au)金屬、銅(Cu)質(zhì)或鋁(Al)質(zhì)材質(zhì)所構(gòu)成。其中支撐腳112與焊墊的位置、尺寸、數(shù)目皆不以圖中繪示者為限，其它任何可達(dá)成上述功效致使導(dǎo)線架110的支撐腳112穩(wěn)固承載第一芯片120、第二芯片122的支撐裝置，亦為本實用新型范疇所在。
接續(xù)上述說明，圖4B繪示圖4A疊置式芯片封裝元件A-A’線段剖視圖。如圖所示，支撐腳112的兩側(cè)分別利用第一接合件140與第二接合件142將第一芯片120與第二芯片122以已知的適當(dāng)方法設(shè)置于其上。其中電性連接元件130、130’，例如數(shù)個引線，電性連接第一芯片120、第二芯片122上的焊墊124、124’與導(dǎo)線架110上的引腳114。利用已知的適當(dāng)方式，例如灌模方式，將封裝膠體150，例如由環(huán)氧樹脂(epoxy)所構(gòu)成，包覆第一芯片120、第二芯片122、電性連接元件130、130’與部分導(dǎo)線架110，其中封裝膠體150流經(jīng)開放式模流槽160可充分包覆第一芯片120、第二芯片122與部分支撐腳112。由于開放式模流槽160的設(shè)計，使得于灌模時，空氣容易排出、模流較好，致使封裝結(jié)構(gòu)100的內(nèi)部元件與外界氣密隔離以避免受到外界沖擊或污染。而外露的導(dǎo)線架110，如部分引腳114，則焊接于電路板上，進(jìn)而進(jìn)行第一芯片120、第二芯片122所預(yù)定的功能。
圖5A及圖5B為本實用新型的又一實施例的疊置式芯片封裝結(jié)構(gòu)的俯視圖及其剖視圖。此封裝結(jié)構(gòu)200與上一實施例不同的是焊墊于芯片上的設(shè)置位置與相對應(yīng)支撐腳的形式。依據(jù)不同芯片功能，其焊墊設(shè)置的位置會有所不同，于此實施例中，焊墊224、224’分別設(shè)置于第一芯片220、第二芯片222同一側(cè)的兩端，其中支撐腳212為條狀支腳設(shè)計，例如梳狀結(jié)構(gòu)，并從芯片上沒有設(shè)置焊墊224、224’的兩端從第一芯片220周緣延伸至第一芯片220內(nèi)用以提供支撐；電性連接元件230用以電性連接第一芯片220上的焊墊224與引腳214；電性連接元件230’則用以電性連接第二芯片222上的焊墊224’與引腳214；其中第一芯片220、第二芯片222與部分支撐腳212定義出開放式模流槽162，方便其后灌模使用，其灌模封裝的方式與上一實施例大致相同，此處便不再累述。圖5B為圖5A的B-B’線段剖視圖。
根據(jù)上述，本實用新型特征之一是依據(jù)不同功能的芯片上焊墊設(shè)置的位置不同，支撐腳設(shè)置的方式亦有所不同，但皆由芯片周緣延伸至芯片的數(shù)個支撐腳以提供承載。另外，本實用新型的特征之一為兩芯片可以是相同功能或是不同功能的芯片，且兩芯片大小的差異并無太大限制。本實用新型的特征之一是利用粘貼方式將欲堆疊的芯片設(shè)置于支撐腳的兩側(cè)，大幅降低制造過程中的復(fù)雜度及封裝結(jié)構(gòu)厚度。
以上所述的實施例僅為說明本實用新型的技術(shù)思想及特點，其目的在使熟習(xí)此項技術(shù)的人士能夠了解本實用新型的內(nèi)容并據(jù)以實施，當(dāng)不能以的限定本實用新型的專利范圍，即大凡依本實用新型所揭示的精神所作的均等變化或修飾，仍應(yīng)涵蓋在本實用新型的專利范圍內(nèi)。
權(quán)利要求1.一種疊置式芯片封裝結(jié)構(gòu)，其特征是，包含一導(dǎo)線架，由數(shù)個支撐腳與數(shù)個引腳構(gòu)成；一第一芯片，具有一第一接合件設(shè)置于上述導(dǎo)線架的一側(cè)上，并部分覆蓋上述的支撐腳，其中上述的支撐腳由該第一芯片周緣向該第一芯片內(nèi)延伸；一第二芯片，具有一第二接合件設(shè)置于該導(dǎo)線架的另一側(cè)相對于該第一芯片的位置上，并部分覆蓋所述的支撐腳，其中該第一芯片、該第二芯片與被覆蓋的部分所述的支撐腳共同定義出一開放式模流槽；一電性連接元件，電性連接該第一芯片、該第二芯片與上述的引腳；以及一封裝膠體，包覆上述第一芯片、上述第二芯片、上述電性連接元件與上述部分導(dǎo)線架，其中該封裝膠體通過上述開放式模流槽充分包覆上述第一芯片、上述第二芯片與部分上述部分的支撐腳。
2.如權(quán)利要求1所述的疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的第一接合件設(shè)置于上述第一芯片與上述支撐腳的一側(cè)之間。
3.如權(quán)利要求1所述的疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的第二接合件設(shè)置于上述第二芯片與上述支撐腳的另一側(cè)之間。
4.如權(quán)利要求1所述的疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的第一接合件為膠帶或粘著劑其中之一。
5.如權(quán)利要求1所述疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的第二接合件為膠帶或粘著劑其中之一。
6.如權(quán)利要求1所述疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的第一接合件為環(huán)氧樹脂。
7.如權(quán)利要求1所述疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的第二接合件為環(huán)氧樹脂。
8.如權(quán)利要求1所述的疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的電性連接元件為數(shù)個引線。
9.如權(quán)利要求8所述的疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的引線為金、銅或鋁質(zhì)的材質(zhì)所構(gòu)成。
10.如權(quán)利要求1所述的疊置式芯片封裝結(jié)構(gòu)，其特征是，更包含數(shù)個焊墊設(shè)置于上述第一芯片上及上述第二芯片上。
11.如權(quán)利要求10所述的疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的電性連接元件電性連接至上述第一芯片及上述第二芯片的上述數(shù)個焊墊。
12.如權(quán)利要求1所述的疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的封裝膠體為環(huán)氧樹脂。
13.如權(quán)利要求1所述的疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的引腳位于相對該第一芯片與該第二芯片之周緣。
14.如權(quán)利要求1所述的疊置式芯片封裝結(jié)構(gòu)，其特征是，所述的支撐腳由該第一芯片的周緣向內(nèi)延伸形成梳狀結(jié)構(gòu)。
專利摘要一種疊置式芯片封裝結(jié)構(gòu)，包括一導(dǎo)線架，其由數(shù)個支撐腳與數(shù)個引腳構(gòu)成；第一芯片，利用第一接合件設(shè)置于導(dǎo)線架的一側(cè)上，并部分覆蓋支撐腳，其中支撐腳由第一芯片周緣向內(nèi)延伸用以提供第一芯片支撐；第二芯片，利用第二接合件設(shè)置于導(dǎo)線架的另一側(cè)相對于第一芯片的位置上，并部分覆蓋支撐腳，其中第一芯片、第二芯片與被覆蓋的部分支撐腳共同定義出開放式模流槽；電性連接元件，電性連接第一芯片、第二芯片與引腳；以及封裝膠體，用以包覆第一芯片、第二芯片、電性連接元件與部分導(dǎo)線架，其中封裝膠體經(jīng)由開放式模流槽充分包覆第一芯片、第二芯片與部分支撐腳。利用支撐腳代替芯片座，灌模時，模流較好進(jìn)而使制程信賴度提高。
文檔編號H01L23/488GK2899114SQ200620007109
公開日2007年5月9日 申請日期2006年4月7日 優(yōu)先權(quán)日2006年4月7日
發(fā)明者邱政賢, 洪嘉鍮 申請人:力成科技股份有限公司