高性能fet器件和方法

文檔序號：7220734閱讀：446來源：國知局

專利名稱：高性能fet器件和方法
技術(shù)領域：
本發(fā)明大體上涉及一種具有柵極電壓偏置源電路元件的外延層結(jié) 構(gòu)，用于改善半導體場效應晶體管(FET)器件的性能，更具體地用于改善FET器件的高頻性能，以及涉及這種器件的方法。
背景技術(shù)：
可以將場效應晶體管(FET)器件用于放大器電路中以增加射頻(RF) 功率。傳統(tǒng)的FET具有簡單的結(jié)構(gòu)并且容易制作。已經(jīng)將砷化鎵用于獲得高頻性能。將諸如碳化硅和氮化鎵之類的寬帶隙半導體材料用于獲得高功率性能，尤其在諸如高溫和高輻射條件的不利操作條件中。
FET的有源層(active layer)屬于其上存在漏極區(qū)、源極區(qū)和柵極區(qū)的半導體層，其中柵極區(qū)位于漏極和源極之間。任意一種n型或P 型導電類型的電載流子存在于有源區(qū)中，并將響應于在有源層上形成的源極區(qū)和漏極區(qū)之間產(chǎn)生的電場、以及響應于施加到在有源層上形成的柵極區(qū)的信號電壓來移動。有源溝道指有源層內(nèi)部電載流子響應于柵極觸點上的信號移動的那部分。FET的速度適合于其高頻操作的能力，并且高速度的響應要求高載流子遷移率。FET操作于高頻的能力增加了其功能以及可以被采用的潛在應用的數(shù)目。已經(jīng)公開了用于外延層結(jié)構(gòu)的各種設計以增加FET的高頻性能，并且以延伸FET操作的最大頻率。
存在幾種FET類型。例如，F(xiàn)ET可以不具有金屬柵極觸點和有源層
之間的中間過渡層，在這種情況下形成金屬半導體場效應晶體管
(MESFET)?？蛇x地，F(xiàn)ET還可以包括柵極觸點和有源層之間的中間附加材料層，用于形成結(jié)型場效應晶體管(JFET)，或者FET可以包括柵極觸點和有源層之間的金屬氧化物材料層，用于形成金屬氧化物場效應晶體管(M0SFET)。
針對外延層FET操作頻率的上限可以通過幾種方法來改進。理想的是在有源溝道中具有n型載流子的FET具有較高的電子遷移率。針對高頻應用，優(yōu)選的有源層材料是那些具有高飽和電子漂移速度的材料。因為FET的半導體層是外延的，那么其上生長了每一層的層影響器件的總體特征(例如，參見Palmour的美國專利No. 5.270,554，結(jié)合在此作為參考)。
在一下美國專利中公開了各種FET和相關(guān)結(jié)構(gòu)，將其全部內(nèi)容一并在此作為參考-
Sriran5， 821,576
Baliga5， 399， 883
Tehrani et al.5， 081,511
Strifler et al.4， 935， 377
Ueno5， 227, 644
Hasegawa5， 643,811
Palmour5， 270， 554
Alok et al.6， 559， 068
Yang et al.6, 806， 157
Goronkin et aL5， 298， 441
Buynoski5， 729， 045
Donath et al.6， 274, 916
關(guān)于本發(fā)明，應該注意的是耗盡層區(qū)域出現(xiàn)在p型半導體層上外延生長的n型半導體層的截面邊界處?？梢酝ㄟ^n型和p型半導體層兩端的偏置電壓的合適施加來增加耗盡層區(qū)域的厚度。
用于控制FET中的耗盡區(qū)厚度的這種電壓偏置的施加可以通過柵極觸點和襯底之間偏置電壓的施加來實現(xiàn)，所述FET具有第一半導體層，
在所述第一半導體層上外延生長了有源半導體層，假設(1)襯底上存在合適的電極；(2)襯底和柵極觸點之間的全部層足夠地并且恰當?shù)貙?br> 電；以及(3 )合適的柵極電壓電路元件存在于柵極觸點和襯底電極之間。按照類似的方式，用于控制FET中的耗盡區(qū)厚度的這種電壓偏置的施加可以替代地通過柵極觸點和第一半導體層之間偏置電壓的施加來實現(xiàn)，所述FET具有第一半導體層，在所述第一半導體層上外延生長了有源半導體層，假設(1)第一半導體層上存在合適的電極；以及(2)合適的柵極電壓電路元件存在于柵極觸點和第一半導體層電極之間。
關(guān)于本發(fā)明，可以將外延層MESFET設計在有源層中具有或者n型材料或P型材料，因此有源層中的電載流子可以是n型或p型的。針對在有源層中具有P型載流子的外延層MESFET操作頻率的上限已經(jīng)通過針對與柵極觸點相鄰的P型載流子的較高值的遷移率來改進。
類似地，針對在有源層中具有n型載流子的外延層MESFET操作頻率的上限將通過在與柵極觸點相鄰的有源層中具有較高值的n型載流子遷移率來改進。
關(guān)于本發(fā)明，寬帶隙半導體材料對于器件高頻操作是有益的。氧化鋅是一種寬帶系材料，并且其也表現(xiàn)出較好的輻射電阻性質(zhì)。氧化鋅的寬帶隙半導體膜現(xiàn)在可用于n型和p型載流子類型，所述載流子類型具有足夠用于制造半導體器件的性質(zhì)。
具體地，White等人(US 6,291,085)公開了一種p型摻雜的氧化鋅膜，其中可以將所述膜結(jié)合到包括FET的半導體器件中。
此外，White等人(US 6,342,313)公開了一種具有至少約1015受主/cm3的凈受主濃度的p型摻雜金屬氧化物膜，其中-
(1) 所述膜是從由以下族構(gòu)成的組中選擇的元素的氧化物，包括 2族元素(鈹、鎂、鈣、鍶、鋇和鐳)、12族元素(鋅、鎘和汞)、以及 2和12族元素、12和16族元素(氧、硫、硒、碲和釙)；以及
(2) 其中p型摻雜劑是從由以下族構(gòu)成的組中選擇的元素，包括 l族元素(氫、鋰、鈉、鉀、銣、銫、鈁)、ll族元素(銅、銀和金)、5 族元素(釩、鈮和鉭)和15族元素(氮、鉀、砷、銻、鉍)。
另外，White等人(US 6， 410， 162)公開了一種p型摻雜的氧化鋅膜，其中P型摻雜劑是由1族、11族、5族和15族元素中選擇的，并且其中將所述膜結(jié)合到包括FET的半導體器件中。該專利還公開了 p型摻雜氧化鋅膜，其中p型摻雜劑是從1族、11族、5族和15族元素中選擇的，并且其中將所述膜結(jié)合到半導體器件中，作為用于與器件中的材料晶格匹配的襯底材料。
將以上參考文獻的每一個和全部結(jié)合在此作為參考，并且作為該專利申請的一部分，如同這里全部闡述的一樣。
半導體FET器件的功率、效率、功能和速度受到有源層中n型或者 P型載流子遷移率的限制。將碳化硅和氮化鎵材料用作FET中的材料以增加高頻性能和高功率操作條件。然而，這種性能由于有源層中載流子的較低遷移率而受到限制。
本領域的普通技術(shù)人員應該理解，有源層中載流子的較高遷移率將改善場效應晶體管的高頻性能。
可以操作于較高速度的FET器件理想的用于許多商用和軍事領域，包括但不限于諸如通信網(wǎng)絡、雷達、傳感器和醫(yī)學成像之類的各個領域。
因此，需要提供一種FET，所述FET可以由諸如氧化鋅、碳化硅和氮化鎵、及每種材料的合金之類的寬帶隙半導體材料制造，并且所述FET 具有外延層結(jié)構(gòu)使得所述FET在功能和速度方面具有改進的性能，并且可以用于高頻。
還需要提供一種FET，所述FET可以由諸如硅和砷化鎵之類的半導體材料制造，所述FET具有外延結(jié)構(gòu)使得所述FET在功能和速度方面具有改進的性能，并且可以用于高頻。
還存在以下需要FET器件在室溫下具有較高遷移率的n型載流子。另外，存在以下需要FET器件在室溫下具有較高遷移率的p型載流子。
還需要提供一種FET器件，所述FET器件具有可以用于高頻的具有較高遷移率的載流子。
還存在以下需要可以對載流子在其中移動的有源溝道的厚度進行調(diào)節(jié)以便實現(xiàn)較高的載流子遷移率。
還存在以下需要具有合適的柵極電壓源電路元件的外延層FET結(jié)
構(gòu)，可以采用所述電路元件來調(diào)節(jié)載流子在柵極觸點附近移動的有源溝道層的厚度，以及用于增加柵極電極附近的有源溝道層中的載流子的遷移率。

發(fā)明內(nèi)容
本發(fā)明尤其處理了這些需要。具體地，本發(fā)明的一個方面提出了一種具有柵極電壓偏置源電路元件的外延層結(jié)構(gòu)，用于改進半導體場效應
晶體管(FET)器件的功能和速度，并且具有用于操作于高頻的特定能力。
本發(fā)明的一個實施例提出了一種金屬半導體場效應晶體管 (MESFET)，包括具有n型傳導性的單晶碳化硅襯底；在所述襯底上形成的n型氧化鋅的第一外延層；以及在所述第一外延層上形成的p型氧化鋅的第二外延層。第二外延層用作有源層。將歐姆觸點形成于有源層上兩個分離的區(qū)域的每一個上，所述分離區(qū)域分別限定了所述區(qū)域之一作為源極以及所述區(qū)域的另一個作為漏極，并且將肖特基金屬柵極觸點安置第二外延層在歐紐觸點之間的那部分上，從而在源極和漏極之間，形成有源層。將電導線(electrical lead)應用于源極和漏極觸點，將信號偏置施加到肖特基觸點，并且柵極電壓偏置源電路元件提供柵極觸點和襯底或第一半導體層之間的偏置電壓，從而產(chǎn)生跨越第一半導體層和有源層的電壓，所述電壓具有恰當?shù)臉O性和足夠的幅度以增加器件的功能和高頻性能。
不限制本發(fā)明，應該注意的是具有恰當?shù)臉O性和幅度的柵極電壓偏置源電路元件的應用增加了耗盡層區(qū)域的厚度，并且從而減小了柵極觸點附近其中p型載流子流過的有源溝道層的厚度，因此實現(xiàn)了提供針對 P型載流子的較高遷移率和較高器件速度的理想操作特性。
另外，本發(fā)明還表現(xiàn)出在柵極觸點附近的有源溝道層中的P型載流子的遷移率超過了在P型氧化性的較厚層中以及體材料型氧化鋅中所報道的p型載流子的遷移率值因子100。
不限制本發(fā)明，在柵極觸點附近的限制層中p型載流子增加的遷移率可以是由于與柵極觸點附近的有源溝道層中減小的大小相關(guān)聯(lián)的量子限制效應導致的。
不限制本發(fā)明，針對柵極觸點附近的P型載流子較高遷移率的一種解釋是由尺寸之一中的限制導致的效應產(chǎn)生的，即包含移動的P型載流子的柵極觸點附近的有源溝道中的厚度。
不限制本發(fā)明，柵極觸點附近的限制層中的p型載流子增加的遷移
率可能是由于來自雜質(zhì)減小的散射導致的。
以下結(jié)合附圖詳細描述本發(fā)明的其他實施例和方面。具體地，根據(jù) 本發(fā)明的以下詳細描述并且結(jié)合示出了本發(fā)明示范性實施例的附圖，本發(fā)明的其他細節(jié)、優(yōu)點和特征以及其中實現(xiàn)根據(jù)本發(fā)明的FET器件操作的方式將變得顯而易見。

圖l是根據(jù)本發(fā)明的金屬半導體場效應晶體管(MESFET)的第一實施例的示意剖面。有源層是P型半導體材料，這里由電池符號表示的柵極電壓偏置源電路元件位于柵極觸點和n型襯底之間。
圖2是根據(jù)本發(fā)明的MESFET的第二實施例的示意剖面。有源層是n
型半導體材料，柵極電壓偏置源電路元件位于柵極觸點和P型襯底之間。圖3是根據(jù)本發(fā)明的MESFET的第三實施例的示意剖面。有源層是p 型半導體材料，柵極電壓偏置源電路元件位于柵極觸點和n型第一半導
體層之間。
圖4是根據(jù)本發(fā)明的MESFET的第四實施例的示意剖面。有源層是n 型半導體材料，柵極電壓偏置源電路元件位于柵極觸點和P型第一半導體層之間。
圖5是根據(jù)本發(fā)明的MESFET的第五實施例的示意剖面。有源層是p 型半導體層。n型緩沖層位于n型襯底和n型第一半導體層之間。柵極電壓偏置源電路元件位于柵極觸點和n型襯底之間。
圖6是根據(jù)本發(fā)明的MESFET的第六實施例的示意剖面。有源層是n 型半導體層。P型緩沖層位于P型襯底和P型第一半導體層之間。柵極電壓偏置源電路元件位于柵極觸點和P型襯底之間。
圖7是根據(jù)本發(fā)明的MESFET的第七實施例的示意剖面。有源層是p 型半導體層。緩沖層位于襯底和n型第一半導體層之間。柵極電壓偏置源電路元件位于柵極觸點和n型第一半導體層之間。
圖8是根據(jù)本發(fā)明的MESFET的第八實施例的示意剖面。有源層是n 型半導體層。p型緩沖層位于襯底和P型第一半導體層之間。柵極電壓偏置源電路元件位于柵極觸點和P型第一半導體層之間。
圖9示出了本發(fā)明的具體實施例，配置用于作為MESFET操作以實現(xiàn)高速性能。襯底是n型碳化硅。第一半導體層是本征的n型氧化鋅。第二半導體層是有源層，并且是摻雜砷的P型氧化鋅。將電觸點形成于 n型襯底上，用于允許將柵極電壓偏置源電路元件連接在柵極觸點和n 型襯底之間，電壓極性使得柵極觸點相對于n型襯底是負的。然后，對制作的器件進行電流和電壓特性測試。調(diào)節(jié)柵極電壓偏置的幅度以足以提高性能特性。
圖10針對根據(jù)本發(fā)明MESFET的上述第一實施例，示出了針對柵極偏置電壓Ve的選定值的漏極電流1。對漏極電壓VD，所述柵極偏置電壓Vc 是由柵極電壓偏置源電路元件提供給柵極觸點的、相對于n型襯底的電壓。有源層是摻雜有砷的P型氧化鋅。
圖11針對根據(jù)本發(fā)明第一實施例的場效應晶體管(MESFET)的第一實施例，示出了漏極電流I。對柵極偏置電壓Ve，所述柵極電壓Vs是由柵極電壓偏置源電路元件提供給柵極觸點的、相對于n型襯底的電壓。漏極電壓VD是-5伏。有源層是摻雜有砷的p型氧化鋅。
圖12示出了針對本發(fā)明上述第一實施例的、位于n型氧化鋅第一半導體層與作為有源層的P型半導體層的界面區(qū)域處的耗盡區(qū)。
具體實施例方式
圖1示出了根據(jù)本發(fā)明的FET的第一實施例100。將n型導電性的第一半導體層104外延生長到n型導電性的單晶襯底102上。將p型導電性的第二半導體層106外延生長到第一半導體n型層上。將柵極區(qū)G、漏極區(qū)D和源極區(qū)S限定在第二半導體p型層106上，其中柵極區(qū)G位于源極區(qū)S和漏極區(qū)D之間。將歐姆電觸點112形成于源極和漏極區(qū)上。將柵極觸點形成于柵極區(qū)G上，從而形成具有p型載流子的有源層。將漏極電壓施加在源極和漏極之間以在有源層中形成電場。針對電觸點，
準備襯底，并且將電觸點形成于n型襯底上，足夠允許將柵極電壓偏置源電路元件連接在柵極觸點和n型襯底之間，其中電壓極性使得柵極觸點相對于n型襯底是負的。調(diào)節(jié)柵極電壓偏置的幅度使得足以提高器件的性能特性。
圖2示出了根據(jù)本發(fā)明的FET的第二實施例200。將p型導電性的第一半導體層204外延生長到p型導電性的單晶襯底202上。將n型導電性的第二半導體層206外延生長到第一半導體p型層204上。將柵極區(qū)G、漏極區(qū)D和源極區(qū)S限定在第二半導體n型層206上，其中柵極區(qū)G位于源極區(qū)S和漏極區(qū)D之間。將歐姆電觸點形成于源極和漏極區(qū) 上。將柵極觸點形成于柵極區(qū)上，從而形成具有n型載流子的有源層。將漏極電壓施加在源極和漏極之間以在有源層中形成電場。針對電觸點，準備襯底，并且將電觸點形成于P型襯底上，足夠允許將柵極電壓偏置源電路元件連接在柵極觸點和P型襯底之間，其中電壓極性使得柵極觸點相對于P型襯底是正的。調(diào)節(jié)柵極電壓偏置的幅度使得足以提高器件的性能特性。
圖3示出了根據(jù)本發(fā)明的FET的第三實施例300。將n型導電性的第一半導體層304外延生長到單晶襯底302上。將p型導電性的第二半導體層306外延生長到第一半導體n型層304上。將柵極區(qū)G、漏極區(qū)D 和源極區(qū)S限定在第二半導體p型層306上，其中柵極區(qū)G位于源極區(qū) S和漏極區(qū)D之間。將歐姆電觸點形成于源極和漏極區(qū)上。將柵極觸點形成于柵極區(qū)上，從而形成具有P型載流子的有源層。將漏極電壓施加在源極和漏極之間以在有源層中形成電場。針對電觸點，準備第一半導體n型層，并且將電觸點形成于第一半導體n型層上，足夠允許將柵極電壓偏置源電路元件連接在柵極觸點和第一半導體n型層之間，其中電壓極性使得柵極觸點相對于第一半導體n型層是負的。調(diào)節(jié)柵極電壓偏
置的幅度使得足以提高器件的性能特性。
圖4示出了根據(jù)本發(fā)明的FET的第四實施例400。將p型導電性的第一半導體層404外延生長到單晶襯底402上。將n型導電性的第二半導體層106外延生長到第一半導體p型層404上。將柵極區(qū)G、漏極區(qū)D 和源極區(qū)S限定在第二半導體n型層406上，其中柵極區(qū)G位于源極區(qū)
S和漏極區(qū)D之間。將歐姆電觸點形成于源極和漏極區(qū)上。將柵極觸點
形成于柵極區(qū)上，從而形成具有n型載流子的有源層。將漏極電壓施加
在源極和漏極之間以在有源層中形成電場。針對電觸點，準備第一半導體p型層，并且將電觸點形成于第一半導體p型層上，足夠允許將柵極電壓偏置源電路元件連接在柵極觸點和第一半導體p型層之間，其中電壓極性使得柵極觸點相對于第一半導體p型層是正的。調(diào)節(jié)柵極電壓偏置的幅度使得足以提高器件的性能特性。
圖5示出了根據(jù)本發(fā)明的FET的第五實施例500。將n型導電性的緩沖層504外延生長到n型單晶襯底502上。將n型導電性的第一半導體層506外延生長到n型緩沖層504上。將p型導電性的第二半導體層外延生長到第一半導體n型層506上。將柵極區(qū)G、漏極區(qū)D和源極區(qū)S 限定在第二半導體P型層508上，其中柵極區(qū)G位于源極區(qū)S和漏極區(qū) D之間。將歐姆電觸點形成于源極和漏極區(qū)上。將柵極觸點形成于柵極區(qū)上，從而形成具有P型載流子的有源層。將漏極電壓施加在源極和漏極之間以在有源層中形成電場。針對電觸點，準備襯底，并且將電觸點形成于n型襯底上，足夠允許將柵極電壓偏置源電路元件連接在柵極觸點和n型襯底之間，其中電壓極性使得柵極觸點相對于n型襯底是負的。調(diào)節(jié)柵極電壓偏置的幅度使得足以提高器件的性能特性。
圖6示出了根據(jù)本發(fā)明的FET的第六實施例600。將p型導電性的緩沖層604外延生長到p型單晶襯底602上。將p型導電性的第一半導體層606外延生長到p型緩沖層604上。將n型導電性的第二半導體層外延生長到第一半導體p型層606上。將柵極區(qū)G、漏極區(qū)D和源極區(qū)S 限定在第二半導體n型層608上，其中柵極區(qū)G位于源極區(qū)S和漏極區(qū) D之間。將歐姆電觸點形成于源極和漏極區(qū)上。將柵極觸點形成于柵極區(qū)上，從而形成具有n型載流子的有源層。將漏極電壓施加在源極和漏極之間以在有源層中形成電場。針對電觸點，準備襯底，并且將電觸點形成于P型襯底上，足夠允許將柵極電壓偏置源電路元件連接在柵極觸點和P型襯底之間，其中電壓極性使得柵極觸點相對于P型襯底是正的。調(diào)節(jié)柵極電壓偏置的幅度使得足以提高器件的性能特性。
圖7示出了根據(jù)本發(fā)明的FET的第七實施例700。將緩沖層704生
長到單晶襯底702上。將n型導電性的第一半導體層706外延生長到緩沖層704上。將p型導電性的第二半導體層708外延生長到第一半導體 n型層706上。將柵極區(qū)G、漏極區(qū)D和源極區(qū)S限定在第二半導體p 型層708上，其中柵極區(qū)G位于源極區(qū)S和漏極區(qū)D之間。將歐姆電觸點形成于源極和漏極區(qū)上。將柵極觸點形成于柵極區(qū)上，從而形成具有 P型載流子的有源層。將漏極電壓施加在源極和漏極之間以在有源層中形成電場。針對電觸點，準備第一半導體n型層，并且將電觸點形成于第一半導體n型層上，足夠允許將柵極電壓偏置源電路元件連接在柵極觸點和第一半導體n型層之間，其中電壓極性使得柵極觸點相對于第一半導體n型層是負的。調(diào)節(jié)柵極電壓偏置的幅度使得足以提高器件的性能特性。
圖8示出了根據(jù)本發(fā)明的FET的第八實施例800。將緩沖層804生長到單晶襯底802上。將p型導電性的第一半導體層806外延生長到緩沖層804上。將n型導電性的第二半導體層外808延生長到第一半導體 p型層806上。將柵極區(qū)G、漏極區(qū)D和源極區(qū)S限定在第二半導體n 型層808上，其中柵極區(qū)G位于源極區(qū)S和漏極區(qū)D之間。將歐姆電觸點形成于源極和漏極區(qū)上。將柵極觸點形成于柵極區(qū)上，從而形成具有 n型載流子的有源層。將漏極電壓施加在源極和漏極之間以在有源層中形成電場。針對電觸點，準備第一半導體P型層，并且將電觸點形成于第一半導體p型層上，足夠允許將柵極電壓偏置源電路元件連接在柵極
觸點和第一半導體P型層之間，其中電壓極性使得柵極觸點相對于第一半導體P型層是正的。調(diào)節(jié)柵極電壓偏置的幅度使得足以提高器件的性能特性。
圖9示出了本發(fā)明的具體實施例(900)，配置用于作為MESFET操作以實現(xiàn)高速性能。襯底是n型碳化硅。第一半導體層904是本征的n 型氧化鋅。第二半導體層906是有源層，并且是摻雜有砷的p型氧化鋅。將電觸點形成于n型襯底上，用于允許柵極電壓偏置源電路元件連接在柵極基礎和n型襯底之間，其中電壓極性使得柵極觸點相對于n型襯底是負的。然后測試所制造器件的電流和電壓特性。可以足夠地調(diào)節(jié)柵極電壓偏置的數(shù)值以增加性能特征。
基于這里的描述及附圖，本領域的普通技術(shù)人員應該易于理解本發(fā) 明包括以下方面。在附圖中，柵極電壓偏置源電路元件由用于電池的標記來表示。本領域普通技術(shù)人員應該易于理解可以適當?shù)厥褂秒姵亍㈦?子電源或其他合適的電壓源。
在本發(fā)明的另一個方面，如果在襯底和第一半導體n型層之間不存在緩沖層，那么將外延結(jié)構(gòu)準備為是n型襯底，并且可以從碳化硅、氧化鋅、氮化鎵、砷化鎵和硅組成的組中選擇。
類似地，如果在襯底和第一半導體p型層之間不存在緩沖層，那么可以將外延結(jié)構(gòu)準備為是P型襯底，并且可以從碳化硅、氧化鋅、氮化鎵、砷化鎵和硅組成的組中選擇。
在本發(fā)明的另一個方面中，如果在襯底和第一半導體n型層之間不存在緩沖層，那么可以將外延結(jié)構(gòu)準備為是n型襯底，使得n型襯底和 n型第一半導體層包括一個實體。
如果在襯底第一半導體p型層之間不存在緩沖層，可以將外延結(jié)構(gòu) 準備為是P型襯底，使得P型襯底和P型第一半導體層包括一個實體。
如果在n型襯底和第一半導體n型層之間存在n型緩沖層，那么可以將外延層準備為是n型襯底，并且是從碳化硅、氧化鋅、氮化鎵、砷化鎵和硅組成的組中選擇的。
在本發(fā)明的另一個方面，如果在P型襯底和第一半導體P型層之間存在P型緩沖層，那么可以將外延結(jié)構(gòu)準備為是P型襯底，并且是從碳化硅、氧化鋅、氮化鎵、砷化鎵和硅組成的組中選擇的。-
在本發(fā)明的另外方面，如果柵極電壓偏置源電路元件與位于第一半導體層上的觸點進行電觸點，那么可以將外延結(jié)構(gòu)準備為是從碳化硅、氧化鋅、氮化鎵、砷化鎵和硅組成的組中選擇的襯底。
在本發(fā)明的另一個方面，如果柵極電壓偏置源電路元件連接在柵極觸點和第一半導體P型層之間，那么可以將外延結(jié)構(gòu)準備為是從碳化硅、氧化鋅、氮化鎵、砷化鎵、硅和蘭寶石組成的組中選擇的襯底。
仍然在本發(fā)明的另一個方面，如果柵極電壓偏置源電路元件連接在柵極觸點和第一半導體n型層之間，那么可以將外延結(jié)構(gòu)準備為是從碳化硅、氧化鋅、氮化鎵、砷化鎵、硅和蘭寶石組成的組中選擇的襯底。
在本發(fā)明的另外方面，可以將外延結(jié)構(gòu)準備為是肖特基金屬半導體
阻擋層作為有源層上的柵極觸點，以形成MESFET。
可選地，可以將外延層結(jié)構(gòu)準備為位于柵極觸點和第二半導體層之間的材料層以形成結(jié)型場效應晶體管JFET。
在本發(fā)明的另一個方面，可以將外延結(jié)構(gòu)準備為位于柵極觸點和第二半導體層之間的材料層以形成M0SFET。
還可以將外延層結(jié)構(gòu)準備為具有第一半導體層，作為從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵和砷化鎵合金、碳化硅和碳化硅合金、以及硅組成的組中選擇的n型材料；以及第二半導體層，作為從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵和砷化鎵合金、碳化硅和碳化硅合金、以及硅組成的組中選擇的p型材料。
可選地，可以將外延結(jié)構(gòu)準備為具有第一半導體層，作為從氧化
鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵和砷化鎵合金、碳化硅
和碳化硅合金、以及硅組成的組中選擇的P型材料；以及第二半導體層，作為從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵和砷化鎵合金、碳化硅和碳化硅合金、以及硅組成的組中選擇的n型材料。
在本發(fā)明的另一個方面中，可以將外延結(jié)構(gòu)準備為具有n型氧化鋅材料的第一半導體層和P型氧化鋅材料的第二半導體層。
在本發(fā)明的另一個方面中，可以將外延結(jié)構(gòu)準備為n型氧化鋅襯底的襯底，使得n型氧化鋅襯底和n型氧化鋅第一半導體層包括一個實體。
可選地，可以將外延結(jié)構(gòu)準備為具有p型氧化鋅材料的第一半導體層和n型氧化鋅材料的第二半導體層。
可以將外延結(jié)構(gòu)準備為P型氧化鋅襯底的襯底，使得P型氧化鋅襯底和p型氧化鋅第一半導體層包括一個實體。
在本發(fā)明的另一個方面中，可以將外延結(jié)構(gòu)準備為使得用于n型氧化鋅半導體層的摻雜劑是從以下組中選擇的元素或多于一種的元素，所
述組包括硼、鋁、鎵、銦、鉈、氟、氯、溴和碘。
在本發(fā)明的另一個方面，可以將外延結(jié)構(gòu)準備為使得用于p型氧化鋅半導體層的摻雜劑可以是從以下組中選擇的元素或多于一種的元素，
所述組包括l族、11族、5族和15族元素。
可以將外延結(jié)構(gòu)準備為使得用于P型氧化鋅半導體層的摻雜劑是從以下組中選擇的，所述組包括砷、磷、銻、氮；或者在本發(fā)明的特定方面，用于P型氧化鋅半導體層的摻雜劑可以只是砷。
在本發(fā)明的另外方面，可以將外延層準備為使得用于n型氧化鋅襯
底的摻雜劑是從以下組中選擇的元素或多于一種的元素，所述組包括硼、鋁、鎵、銦、鉈、氟、氯、溴和碘。
可選地，可以將外延結(jié)構(gòu)準備為使得用于p型氧化鋅襯底的摻雜劑
是從1族、11族、5族和15族元素中選擇的元素或多于一種的元素；或者從包括砷、磷、銻和氮的組中選擇的元素或多于一種的元素；或者具體地只是砷。
通過以下示例將進一步地說明和理解本發(fā)明及其技術(shù)優(yōu)點。示例
現(xiàn)在提供本發(fā)明特定實施例及其特征的描述。如以上所指出的，本發(fā)明涉及以一種具有柵極電壓偏置源電路元件的外延層結(jié)構(gòu)，用于改進
FET器件的性能，并且具體地改進FET器件的高頻性能。
盡管接下來將特定實施例參考MESFET進行描述，應該理解的是本發(fā)明可以相對于其類型的FET來實現(xiàn)，例如MOSFET、 JFET以及其他結(jié)構(gòu) 和FET類型，如在該文檔的其他地方所指出的。
在本發(fā)明的一個實施例中，將從體碳化硅晶體上切割下來的n型導電性的拋光碳化硅晶片用作襯底。將所述晶片放置在氫束沉積反應器中，并且將其加熱到約75(TC。將壓力減小到約1*10—5torr，并且將襯底用 RF氧等離子體清洗30分鐘。然后將溫度降低到65(TC，并且然后將本征的n型氧化鋅第一層沉積到碳化硅襯底上約0.3微米的厚度。然后，將溫度降低到550°C，并且將包括摻雜有元素砷的p型氧化鋅的第二半導體層沉積到第一半導體層上。摻雜有砷的已沉積P型氧化鋅層的總厚度是約0.3微米。
(在White等人的(美國專利No.6,475，825)、 White等人的(美國專利No. 6， 610， 141)和Ryu等人的PCT專利申i青No. PCT/US03/27143 所擁有的專利中一般地闡述了用于沉積氧化鋅層、n型氧化鋅層、p型氧化鋅層(具體地，摻雜有砷的p型氧化鋅層)的示范性工藝的更詳細描
述)。所引用的PCT申請描述了用于沉積n型氧化鋅層和摻雜有砷的p 型氧化鋅層的混合束沉積技術(shù)。將以上所提到公開的每一個和全部結(jié)合在此作為參考，并且作為本申請的一部分，如同這里是在他們的整體中進行闡述)。
然后將具有沉積層的晶片從反應器中移開。在間隔開的分離的源極和漏極區(qū)處實現(xiàn)與摻雜有砷的P型氧化鋅的歐姆電觸點，以分別形成源極觸點和漏極觸點。將金屬半導體肖特基阻擋層形成在位于源極觸點和漏極觸點之間的柵極觸點處。用Ni和Ti金屬實現(xiàn)與漏極的歐姆觸點。在源極和漏極觸點之間的有源層上實現(xiàn)肖特基觸點以形成MESFET。 MESFET的柵極寬度與柵極長度的比率約是5，并且柵極厚度非常薄，在 10至150nm的范圍中。
將漏極電壓VD施加在源極和漏極觸點支架以在有源層中形成電場。然后，針對電觸點，準備襯底，并且在n型襯底上形成電觸點，足夠允許柵極電壓偏置源電路元件連接在柵極觸點和n型襯底時間，所述電壓極性使得柵極觸點相對于n型襯底是負的。
圖9示出了一種器件，配置用于作為MESFET操作以實現(xiàn)高速性能。襯底是n型碳化硅。對制作的具有p型有源層的MESFET測試電流和電壓特性。調(diào)節(jié)柵極電壓偏置Ve的幅度以足以提高性能特性，并且具體地增加高頻性能。
圖10針對根據(jù)本發(fā)明MESFET的上述第一實施例，示出了針對柵極
偏置電壓Ve的選定值的漏極電流lD對漏極電壓V。，所述柵極偏置電壓Vc
是由柵極電壓偏置源電路元件提供給柵極觸點的、相對于n型襯底的電壓。當漏極電壓V。增加時，清楚地觀察到了夾斷電壓和擊穿電壓位置。當負增加柵極電壓(Ve)時，增加了擊穿時的漏極電流(ID)和V。的絕對幅度。
圖11示出了針對MESFET漏極電流1。對柵極偏置電壓W。漏極電壓 V。是-5伏。
根據(jù)所示的針對MESFET的電流對電壓數(shù)據(jù)的分析，有源溝道中載流子遷移率的增加是明顯的。圖11中的一段數(shù)據(jù)的產(chǎn)生了針對P型載流子約1000cm7V.s的遷移率。該值是在文獻中針對體材料p型氧化鋅中的 P型載流子遷移率報道值的約100倍左右。
在操作條件下，在利用摻雜有砷的氧化性有源層制作的所示MESFET 中的柵極觸點附近的有源溝道層中載流子的遷移率超過了摻雜有砷的P 型氧化鋅厚層中、以及摻雜有砷的p型氧化鋅體材料中的p型載流子的
遷移率。
不限制本發(fā)明，可以對所期待的本發(fā)明器件可以操作的最大頻率進行估計。具體地，根據(jù)在利用本發(fā)明觀察的P型載流子的遷移率的值，可以估計器件在操作的最大頻率方面的遷移率值。針對圖10和圖11所示的MESFET數(shù)據(jù)，柵極長度是約3微米，被限定為沿載流子流動的方向金屬柵極觸點的距離。源極觸點與漏極觸點的距離約是該距離的兩倍；然而為了這種估計的目的，假設源極和漏極觸點兩端5V的電壓降是不合理的，可以假設為觸點柵極長度兩端的電壓降。該假設產(chǎn)生了柵極觸點下約1.6X104 V/cm的電場。根據(jù)該結(jié)果和已確定的遷移率值，發(fā)現(xiàn)針對柵極下的P型載流子的傳輸時間是約2X1(T秒。該傳輸時間與5X1010 Hz (即50 GHz)相對應。
不限制本發(fā)明，對于本領域普通技術(shù)人員制作具有0. 1微米的柵極長度的器件是合理的。在源極觸點和漏極觸點之間施加IOV的電壓也是合理的。這兩個變化將增加根據(jù)本方面器件的頻率響應性能約60的因子，產(chǎn)生響應的3X1012 Hz (即，3 THz)的操作頻率。
所示的電流對電壓行為是與常斷或所謂的具有P型有源溝道層的 "增強型"MESFET相關(guān)聯(lián)。常斷氧化鋅MESFET將在光子和電子領域的
高速器件應用中具有獨特的應用。這種使用將包括但不局限于諸如高頻雷達、生物醫(yī)學成像、化合物識別、分子識別和結(jié)構(gòu)、傳感器、成像系統(tǒng)、以及原子、分子、氣體、蒸汽和固體的功能研究之類的應用。
不限制本發(fā)明，看起來合理的是由本發(fā)明上述第一實施例的襯底觸點和柵極觸點之間的柵極電壓偏置源電路提供的電壓的效應改變了由 n型氧化鋅第一半導體層和包括摻雜有砷的p型氧化鋅的有源層形成的 p-n結(jié)的耗盡區(qū)的厚度。
圖12示意性地示出了位于n型氧化鋅第一半導體層與作為本發(fā)明第一實施例的有源層的P型半導體層的界面區(qū)域處的耗盡區(qū)。針對該耗
盡區(qū)增加的厚度將減小有源層的厚度，所述有源層中載流子響應于由施加到源極和漏極區(qū)的電壓產(chǎn)生的電場來傳輸。通過施加由柵極電壓偏置源電路元件提供的、具有恰當?shù)臉O性和幅度的電壓，可以使柵極觸點下面的有源溝道層的厚度足夠小，使得柵極觸點附近的P型載流子的遷移率增加。
不限制本發(fā)明，合理的是還可以針對其他寬帶隙半導體材料實現(xiàn)用 p型半導體材料實現(xiàn)的柵極觸點下面的有源溝道層相同的減小厚度，所
述寬帶隙半導體材料例如是碳化硅及其合金、氮化鎵及其合金、以及諸如砷化鎵及其合金和硅之類的其他半導體材料。
仍然不限制本發(fā)明，合理的是還可以針對其他寬帶隙半導體材料實現(xiàn)柵極觸點(利用n型半導體材料氧化鋅的有源層實現(xiàn))下面的有源溝道層的相同減小的厚度,所述寬帶隙半導體材料例如是碳化硅及其合金、氮化鎵及其合金、以及諸如砷化鎵及其合金和硅之類的其他半導體材料。
同樣不限制本發(fā)明，當操作增加本發(fā)明的器件以實現(xiàn)增加的高頻性能時，表現(xiàn)為不合理的是將在柵極觸點附近的有源溝道層中P型載流子增加的遷移率解釋為是由于與來自以下組的效應或其效應組合相關(guān)聯(lián)的效應導致的，所述組包括有源溝道層減小的尺寸；在有源溝道層中散射用于P型載流子的減小的雜質(zhì)；以及量子限制效應。
根據(jù)本發(fā)明的、具有所公開的外延層結(jié)構(gòu)和柵極電壓偏置電路元件的FET結(jié)構(gòu)可以用于改進FET的性能，具體地改進高頻性能。
根據(jù)這里的公開，本領域的普通技術(shù)人員應該能夠制作本發(fā)明的 FET，具有附加的理性特征，例如用于柵極觸點的較短長度(其中這種長度為沿漏極觸點和源極觸點之間的電流方向進行測量)、適當添加的絕緣層、以及適當增加的臺面結(jié)構(gòu)以幫助減小電流泄漏。所希望的是這種FET 可以操作于超過100 GHz的頻率，甚至超過l THz。
不限制本發(fā)明，根據(jù)本發(fā)明的、具有柵極電壓偏置源電路元件的、并且操作用于實現(xiàn)改進性能的FET可以稱作偏置柵極場效應晶體管 (BGFET)。
將前述示例作為說明而不是限制進行了闡述。類似地，將這里使用的術(shù)語和表達式用作描述而不是限制的術(shù)語，并且這種術(shù)語和表達式的使用并不傾向于排除所示和所述特征的等價物以及所示和所述特征的一部分。各種增、減和修改是可能的，并且落在本發(fā)明的精神和范圍之內(nèi)。此外，在不脫離本發(fā)明范圍的情況下，這里描述的或落在本發(fā)明范圍之內(nèi)的本發(fā)明任意實施例的任意一個或更多實施例可以結(jié)合本發(fā)明的任意其他實施例的任意一個或其他特征。
權(quán)利要求
1.一種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括n型單晶襯底；襯底上的n型外延第一半導體層；第一半導體層上的p型外延半導體層；p型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的p型半導體層上的柵極觸點，用于形成有源溝道層；n型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
2. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括 p型單晶襯底；襯底上的p型外延第一半導體層；第一半導體層上的n型外延半導體層；n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；P型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
3. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底；襯底上的緩沖層；緩沖層上的n型外延第一半導體層；第一半導體層上的P型外延半導體層； p型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的P型半導體層上的柵極觸點，用于形成有源溝道層；p型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
4. 一種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底；襯底上的緩沖層；緩沖層上的P型外延第一半導體層；第一半導體層上的n型外延半導體層；n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；p型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
5. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括 n型單晶襯底；襯底上的n型緩沖層；n型緩沖層上的n型外延第一半導體層；第一半導體層上的p型外延半導體層；p型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸占.，位于源極觸點和漏極觸點之間的P型半導體層上的柵極觸點，用于形成有源溝道層；-n型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
6. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括P型單晶襯底；襯底上的P型緩沖層；P型緩沖層上的P型外延第一半導體層；第一半導體層上的n型外延半導體層；n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；P型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
7. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底；襯底上的緩沖層；緩沖層上的n型外延第一半導體層；第一半導體層上的P型外延半導體層；p型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的p型半導體層上的柵極觸點，用于形成有源溝道層；n型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
8. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底；襯底上的緩沖層；緩沖層上的P型外延第一半導體層；第一半導體層上的n型外延半導體層；n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；p型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
9. 一種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括 n型單晶襯底；襯底上的n型外延第一半導體層，其中第一半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的n型材料；第一半導體層上的P型外延第二半導體層，其中第二半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的P型材料；P型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的P型半導體層上的柵極觸點，用于形成有源溝道層；n型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提禽FET的高頻響應和操作性能的極性和幅度。
10. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括p型單晶襯底；襯底上的p型外延第一半導體層，其中第一半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的P型材料；第一半導體層上的n型外延第二半導體層，其中第二半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的P型材料； n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；P型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
11. 一種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底;襯底上的n型外延第一半導體層，其中第一半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的n型材料；第一半導體層上的P型外延第二半導體層，其中第二半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的P型材料；p型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的P型半導體層上的柵極觸點，用于形成有源溝道層；n型第一半導體層上形成的t觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
12. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底；襯底上的p型外延第一半導體層，其中第一半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的P型材料；第一半導體層上的n型外延第二半導體層，其中第二半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的n型材料； n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；p型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
13. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括 n型單晶襯底；襯底上的n型緩沖層；n型緩沖層上的n型外延第一半導體層，其中第一半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的n型材料；第一半導體層上的P型外延第二半導體層，其中第二半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的p型材料；p型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的P型半導體層上的柵極觸點，用于形成有源溝道層；n型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
14. 一種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括 P型單晶襯底；襯底上的p型緩沖層；P型緩沖層上的P型外延第一半導體層，其中第一半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的P型材料；第一半導體層上的n型外延第二半導體層，其中第二半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的n型材料；n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；P型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
15. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底；襯底上的緩沖層；n型緩沖層上的n型外延第一半導體層，其中第一半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的n型材料；第一半導體層上的P型外延第二半導體層，其中第二半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的p型材料；p型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的P型半導體層上的柵極觸點，用于形成有源溝道層；n型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
16. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底；襯底上的緩沖層；P型緩沖層上的P型外延第一半導體層，其中第一半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的P型材料；第一半導體層上的n型外延第二半導體層，其中第二半導體層是從氧化鋅、氧化鋅合金、氮化鎵、氮化鎵合金、砷化鎵、砷化鎵合金、碳化硅、碳化硅合金、和硅組成的組中選擇的n型材料；n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸占.乂"、，位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；p型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
17. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括 n型單晶襯底；襯底上的n型外延第一半導體層，其中第一半導體層是n型氧化鋅材料；第一半導體層上的p型外延第二半導體層，其中第二半導體層是p 型氧化鋅材料；P型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的P型半導體層上的柵極觸點，用于形成有源溝道層；n型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
18. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括 P型單晶襯底；襯底上的P型外延第一半導體層，其中第一半導體層是P型氧化鋅材料；第一半導體層上的n型外延第二半導體層，其中第二半導體層是n 型氧化鋅材料；n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；P型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
19. 一種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底； .襯底上的n型外延第一半導體層，其中第一半導體層是n型氧化鋅材料；第一半導體層上的P型外延第二半導體層，其中第二半導體層是P 型氧化鋅材料；p型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的P型半導體層上的柵極觸點，用于形成有源溝道層；n型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
20. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底；襯底上的P型外延第一半導體層，其中第一半導體層是P型氧化鋅材料；第一半導體層上的n型外延第二半導體層，其中第二半導體層是n 型氧化鋅材料；n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；p型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
21. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括 n型單晶襯底；襯底上的n型緩沖層；n型緩沖層上的n型外延第一半導體層，其中第一半導體層是n型氧化鋅材料；第一半導體層上的P型外延第二半導體層，其中第二半導體層是P 型氧化鋅材料；p型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的P型半導體層上的柵極觸點，用于形成有源溝道層；n型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
22. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括P型單晶襯底；襯底上的P型緩沖層；P型緩沖層上的P型外延第一半導體層，其中第一半導體層是P型氧化鋅材料；第一半導體層上的n型外延第二半導體層，其中第二半導體層是n 型氧化鋅材料；n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；P型襯底上形成的電觸點；以及柵極電壓偏置源電路元件，用于與襯底觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
23. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底；襯底上的緩沖層；緩沖層上的n型外延第一半導體層，其中第一半導體層是n型氧化鋅材料；第一半導體層上的P型外延第二半導體層，其中第二半導體層是P 型氧化鋅材料；P型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的P型半導體層上的柵極觸點，用于形成有源溝道層；n型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
24. —種具有外延層結(jié)構(gòu)的場效應晶體管FET，包括單晶襯底；襯底上的緩沖層；緩沖層上的P型外延第一半導體層，其中第一半導體層是P型氧化鋅材料；第一半導體層上的n型外延第二半導體層，其中第二半導體層是n 型氧化鋅材料；n型半導體層上的兩個歐姆觸點，用于分別形成源極觸點和漏極觸點；位于源極觸點和漏極觸點之間的n型半導體層上的柵極觸點，用于形成有源溝道層；P型第一半導體層上形成的電觸點；以及柵極電壓偏置源電路元件，用于與第一半導體層上的觸點和柵極觸點相連，具有足以提高FET的高頻響應和操作性能的極性和幅度。
25. 根據(jù)權(quán)利要求1至24任一項所述的具有外延層結(jié)構(gòu)的場效應晶體管，其特征在于還包括有源溝道層上的肖特基金屬半導體柵極觸點，以形成MESFET。
26. 根據(jù)權(quán)利要求1至24任一項所述的具有外延層結(jié)構(gòu)的場效應晶體管，其特征在于還包括柵極觸點和有源溝道層中間的材料層，以形成JFET。
27. 根據(jù)權(quán)利要求1至24任一項所述的具有外延層結(jié)構(gòu)的場效應晶體管，其特征在于還包括柵極觸點和有源溝道層中間的材料層，以形成M0SFET。
全文摘要
具有用于改進半導體場效應晶體管(FET)器件性能的柵極電壓偏置源電路元件的外延層結(jié)構(gòu)采用包括以下部分的結(jié)構(gòu)襯底；襯底上外延生長的n型或p型第一層半導體膜；襯底和第一層膜之間可能存在的緩沖層；在第一半導體層上外延生長的有源半導體層，有源層的導電類型與第一半導體層相反，所述有源層具有柵極區(qū)、源極區(qū)和漏極區(qū)，以及至柵極、源極和漏極區(qū)的電觸點，足以形成FET；襯底或第一半導體層上的電觸點；以及柵極電壓偏置源電路元件，與柵極觸點和襯底或第一半導體層電連接，具有足以提高器件性能的電壓極性和幅度?？梢詫⒕哂袞艠O電壓偏置源電路元件的這種外延層結(jié)構(gòu)用于改進半導體FET器件的功能和高頻性能。
文檔編號H01L29/74GK101361189SQ200680003161
公開日2009年2月4日申請日期2006年1月25日優(yōu)先權(quán)日2005年1月25日
發(fā)明者亨利·懷特, 余陽仁, 李泰錫申請人:莫克斯托尼克斯股份有限公司

完整全部詳細技術(shù)資料下載