專利名稱：用于在形成通至導(dǎo)電部件的觸點(diǎn)時(shí)減少電介質(zhì)過蝕刻的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于在形成通至導(dǎo)電部件的觸點(diǎn)時(shí)減少電介質(zhì)過蝕刻 的方法。所述方法利用不同介電材料之間的蝕刻選擇性。
背景技術(shù)：
在半導(dǎo)體裝置中，已知可蝕刻穿過介電材料以(例如)通路的方式電 接觸由所述介電材料覆蓋的導(dǎo)電部件(例如，線路)。在通過蝕刻形成空穴 且所述導(dǎo)電線路被暴露之后，用導(dǎo)電材料(例如，鎢)來填充所述空穴。
理想地，所述蝕刻應(yīng)與埋入的導(dǎo)電部件對準(zhǔn)。通常，蝕刻劑在所蝕刻 的介電材料與導(dǎo)電部件的材料之間具有選擇性，且因此蝕刻在到達(dá)導(dǎo)電部 件時(shí)將停止。如果所述蝕刻不對準(zhǔn)，則所蝕刻區(qū)域中的某些部分便不會落 在導(dǎo)電部件上，相反，會超過導(dǎo)電部件繼續(xù)進(jìn)入填充電介質(zhì)，且在此不對 準(zhǔn)區(qū)域中會發(fā)生過多的過蝕刻。這種過蝕刻可到達(dá)另一層階上的導(dǎo)電部件， 從而當(dāng)填充通路時(shí)會導(dǎo)致不希望的短路。為避免由于不對準(zhǔn)所引起的過多 過蝕刻，通常需加寬擬形成觸點(diǎn)的區(qū)域內(nèi)的導(dǎo)電部件，從而形成較寬的區(qū) 域(有時(shí)稱之為著陸墊)。
然而，在密陣列中使用較寬的著陸墊可降低裝置的密度。因此，希望 能夠蝕刻穿過介電材料來形成通至埋入導(dǎo)電部件的觸點(diǎn)，而同時(shí)不降低密 度或冒過多過蝕刻的風(fēng)險(xiǎn)。

發(fā)明內(nèi)容
本發(fā)明由如下權(quán)利要求書來限定，且不應(yīng)將本章節(jié)中的任何內(nèi)容視為 對權(quán)利要求的限定。大體而言，本發(fā)明涉及一種在形成通至導(dǎo)電部件的觸 點(diǎn)時(shí)可防止過多電介質(zhì)過蝕刻的方法。
本發(fā)明第一個(gè)方面提供一種用于減少電介質(zhì)過蝕刻的方法，所述方法 包括沉積導(dǎo)電或半導(dǎo)體材料層或堆疊；圖案化并蝕刻所述導(dǎo)電或半導(dǎo)體 材料層或堆疊以形成多個(gè)導(dǎo)電或半導(dǎo)體部件；直接將第一介電材料層沉積 在大體平坦的表面上；將第二介電材料沉積在所述導(dǎo)電或半導(dǎo)體部件上方， 其中所述第一介電層可位于所述導(dǎo)電或半導(dǎo)體部件的上方或下方；在第二 介電材料中蝕刻空穴，其中所述蝕刻在第一與第二介電材料之間具有選擇 性且所述蝕刻在第一材料上停止；及暴露所述導(dǎo)電或半導(dǎo)體部件的一部分。
本發(fā)明另一個(gè)方面提供一種用于減少電介質(zhì)過蝕刻的方法，所述方法 包括形成第一介電材料層；在所述第一介電材料上方形成與其接觸的導(dǎo) 電或半導(dǎo)體部件；在所述導(dǎo)電或半導(dǎo)體部件上方沉積與其接觸的第二介電 材料；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在第一與第二介電 材料之間具有選擇性，且所述蝕刻停止在第一介電材料上；且暴露所述導(dǎo) 電或半導(dǎo)體部件的一部分。
一優(yōu)選實(shí)施例提供一種用于減少電介質(zhì)過蝕刻的方法，所述方法包括 沉積導(dǎo)電或半導(dǎo)體材料層或堆疊；圖案化并蝕刻所述導(dǎo)電或半導(dǎo)體材料層
或堆疊以形成導(dǎo)電或半導(dǎo)體部件；在所述導(dǎo)電或半導(dǎo)體部件上方及之間沉 積第一介電填充劑；實(shí)施平面化處理以共同暴露第一介電填充劑及導(dǎo)電或 半導(dǎo)體部件，從而形成大體平坦的表面；直接將電介質(zhì)蝕刻停止層沉積在 所述平坦表面上；將第二介電材料沉積在所述電介質(zhì)蝕刻停止層上；在所 述第二介電材料中蝕刻空穴，其中所述蝕刻在第二介電材料與電介質(zhì)蝕刻 停止層之間具有選擇性，其中所述蝕刻停止在所述電介質(zhì)蝕刻停止層上； 及蝕刻所述電介質(zhì)蝕刻停止層的一部分以暴露所述導(dǎo)電或半導(dǎo)體部件的若 千部分。
本發(fā)明另一個(gè)方面提供一種用于減少電介質(zhì)過蝕刻的方法，所述包括 在襯底上方沉積導(dǎo)電或半導(dǎo)體材料層或堆疊；圖案化并蝕刻所述導(dǎo)電或半 導(dǎo)體材料以形成多個(gè)由間隙所分離的導(dǎo)電或半導(dǎo)體部件；用第一介電填充 劑來填充所述間隙；直接將第二介電材料沉積于所述第一介電填充劑上； 將第三介電材料沉積于所述導(dǎo)電或半導(dǎo)體部件上方；在所述第三介電材料 中蝕刻空穴，其中所述蝕刻在第三介電材料與第二介電材料之間具有選擇 性且所述蝕刻停止在所述第二介電材料上；及暴露所述導(dǎo)電或半導(dǎo)體部件 的一部分。
本發(fā)明另一優(yōu)選實(shí)施例提供一種用于在整體三維陣列中形成連接各裝 置層階的通路的方法，其包括在襯底上方形成第一裝置層階的第一導(dǎo)電 部件；形成與第一導(dǎo)電部件接觸的第一電介質(zhì)蝕刻停止層；在所述第一導(dǎo) 電部件上方沉積第二介電材料；在所述第二介電材料中蝕刻空穴，其中所 述蝕刻在第一介電材料與第二介電材料之間具有選擇性，其中所述蝕刻停
止在第一介電材料上；暴露所述第一導(dǎo)電部件的一部分；在所述空穴內(nèi)形 成通路，所述通路通至其中一個(gè)第一導(dǎo)電部件的電連接；及在所述第一裝 置層階上整體地形成至少一個(gè)第二裝置層階。
本發(fā)明的另一個(gè)方面提供在整體三維陣列中形成連接各裝置層階的通 路的方法，所述方法包括在襯底上方的第一高度處形成第一導(dǎo)電部件； 形成與所述第一導(dǎo)電部件接觸的第一電介質(zhì)蝕刻停止層；在所述第一導(dǎo)電 部件上方沉積第二介電材料；在所述第二介電材料中蝕刻空穴，其中所述 蝕刻在第一介電材料與第二介電材料之間具有選擇性，其中所述蝕刻停止 在所述第一介電材料上；暴露所述第一導(dǎo)電部件的一部分；在所述空穴中 形成通路，所述通路形成通至其中一個(gè)導(dǎo)電部件的電連接；在所述第一高 度上方的第二高度處整體地形成第一裝置層階；及在所述第一裝置層階上 方整體地形成第二裝置層階。
本文所闡述的本發(fā)明每一方面及實(shí)施例既可單獨(dú)使用也可結(jié)合彼此使用。
現(xiàn)在，將參照附圖闡述這些優(yōu)選的方面及實(shí)施例。


圖la-lc為剖視圖，其圖解說明在觸點(diǎn)蝕刻不對準(zhǔn)時(shí)，不希望的電介 質(zhì)過蝕刻是如何發(fā)生的。
圖2a是圖解說明通過使用加寬"著陸墊"來防止電介質(zhì)過蝕刻的平面 圖。圖2b是這種著陸墊的剖視圖。
圖3a是使用介電間隔物來防止電介質(zhì)過蝕刻的剖視圖。圖3b及3c是 圖解說明介電間隔物形成的剖視圖。
圖4a-4c是圖解說明根據(jù)本發(fā)明一優(yōu)選實(shí)施例使用電介質(zhì)蝕刻停止層 來減少電介質(zhì)過蝕刻的剖視圖。圖4d是本發(fā)明一替代實(shí)施例的剖視圖。
圖5a-5c是圖解說明根據(jù)本發(fā)明另一優(yōu)選實(shí)施例使用電介質(zhì)蝕刻停止 層來減少電介質(zhì)過蝕刻的剖視圖。
圖6a-6d是圖解說明在整體三維存儲器陣列中形成部分第一存儲器層 階的剖視圖，其中根據(jù)本發(fā)明方法使用電介質(zhì)蝕刻停止層來減少電介質(zhì)過 蝕刻。
圖7a及7b為剖視圖，其圖解說明可在整體三維存儲器陣列內(nèi)的存儲 器單元中使用的二極管配置。
圖8是圖解說明形成于整體三維存儲器陣列中各導(dǎo)體之間的電連接的 剖視圖，其中使用本發(fā)明方法來防止過蝕刻。
圖9是圖解說明形成于整體三維存儲器陣列中各導(dǎo)體之間的電連接的
剖視圖，其中使用本發(fā)明另一實(shí)施例來防止過蝕刻。
具體實(shí)施例方式
在半導(dǎo)體裝置中，當(dāng)導(dǎo)體被介電材料覆蓋時(shí)，常常需要形成通至所述 導(dǎo)體的電連接。翻到圖la，假設(shè)(例如)擬形成與金屬導(dǎo)體12電連接的 通路。在電介質(zhì)10上形成金屬導(dǎo)體12，然后用電介質(zhì)14來覆蓋。在較低 層階處形成導(dǎo)體8。 二氧化硅是經(jīng)常使用的高質(zhì)量電介質(zhì)。在這個(gè)實(shí)例中， 假設(shè)電介質(zhì)10及14 二者均為二氧化硅。
金屬導(dǎo)體12的寬度W可為部件尺寸-可形成于半導(dǎo)體裝置中的圖案化 部件或間隙的最小尺寸。所述部件尺寸受微影蝕刻及其他制約條件的限制。 通常，希望使半導(dǎo)體裝置中的密度最大化。
圖lb顯示蝕刻步驟的早先階段，.其中在電介質(zhì)14內(nèi)蝕刻空穴16。在 這個(gè)實(shí)例中，空穴16的寬度也是部件尺寸W。可看出，空穴16與導(dǎo)體12 有稍微不對準(zhǔn)。
隨著蝕刻繼續(xù)進(jìn)行，如圖lc中所示，蝕刻到達(dá)金屬導(dǎo)體12。所選的蝕 刻劑具有選擇性，以使蝕刻停止在金屬導(dǎo)體12處，而金屬導(dǎo)體12本身受 到最小或根本沒有受到蝕刻。然而，由于存在稍微的不對準(zhǔn)，故部分蝕刻 沒有落在金屬導(dǎo)體12上，而蝕刻繼續(xù)進(jìn)行從而形成深的過蝕刻20。所述 過蝕刻會到達(dá)導(dǎo)體8，且當(dāng)填充空穴16以導(dǎo)電材料時(shí)會造成導(dǎo)體8與12 之間的短路。如果金屬導(dǎo)體12的高度非常小，則發(fā)生過多過蝕刻的危險(xiǎn)就 可能特別地大。
最常見的避免深過蝕刻的方法是加寬金屬導(dǎo)體12在擬形成觸點(diǎn)處的 寬度。圖2a顯示金屬導(dǎo)體12的平面圖，其具有等于其長度的寬度W且在 擬形成觸點(diǎn)處具有較寬的著陸墊22。圖2b顯示圖lc的蝕刻；可看出，增 加著陸墊22的寬度可容許一些不對準(zhǔn)而不會導(dǎo)致過蝕刻。
另一種改善觸點(diǎn)蝕刻期間不對準(zhǔn)公差的方法是形成間隔物。例如，如 圖3a中顯示，形成具有多晶硅柵極26及介電間隔物28的晶體管。(S及D 表示晶體管的源極及漏極。)如圖3b中所示，可通過在多晶硅柵極26上 方沉積不同介電材料(例如，氮化硅)的薄層28來形成間隔物28。(在本 文討論中，將多晶硅(polycrystalline silicon)稱為多晶硅(poZ;yw'〃co"))。 繼而實(shí)施在垂直方向優(yōu)先蝕刻而側(cè)向蝕刻非常少或沒有側(cè)向蝕刻的各向異 性蝕刻。在所述各向異性蝕刻之后，從水平表面移除氮化硅，從而僅留下 間隔物28，如圖3c中所示。返回到圖3a， 二氧化硅32覆蓋多晶硅柵極 26。如所示，當(dāng)實(shí)施蝕刻以形成柵極26的觸點(diǎn)時(shí)，所述蝕刻可稍微地不對 準(zhǔn)。雖然間隔物28有效地加寬了柵極，但還可使用高選擇性的蝕刻劑，從
而以高的速率來蝕刻氮氧化硅32而以非常低的速率來蝕刻氮化硅間隔物 28及多晶硅柵極26 二者。
然而，在緊密包裝的導(dǎo)電線路組中，在每一線路上包含著陸墊或介電 間隔物會增加所述線路所能形成的間距，從而降低密度。(間距是呈重復(fù)圖 案的同一部件的毗鄰部件之間的距離，例如，從一個(gè)線路的中心到下一個(gè) 線路中心的距離。)
例如，Herner等人于2002年12月19日提出申請(從那時(shí)便棄權(quán))的 第10/326,470號美國專利申請案(下文稱為'470申請案)"An Improved Method for Making High Density Nonvolatile Memory"中的整體三維存儲器 陣列中所形成的便是這種緊密間距導(dǎo)電線路組，且所述申請案以引用方式 并入本文中。相關(guān)存儲器闡述于如下申請案中Herner于2004年9月19 日提出申請的第10/955,549號(下文稱之為'549申請案)美國專利申請案 "Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States"; Herner等人于2004年9月29日提出申請的第 10/954,577號(下文稱之為申請案'577)美國專利申請案"Junction Diode Comprising Varying Semiconductor Compositions"; 及Herner等人于2004 年12月17日提出申請的第11/015,824號美國專利申請案"Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode"; 所有申請案以 應(yīng)用方式并入本文中。在這些其中必須在多個(gè)存儲器層階之間形成電連接 的存儲器中，制作通至緊密間距形成的導(dǎo)體觸點(diǎn)的問題尤其突出。
本發(fā)明方法可制作通至由電介質(zhì)覆蓋的導(dǎo)電部件的電觸點(diǎn)而不需要著 陸墊、間隔物或任何其他需要降低密度的方法。
翻到圖4a，形成開始于介電材料40 (例如，氮化硅)上。在氮化硅40 上方沉積某些導(dǎo)電材料44。在這個(gè)實(shí)例中，導(dǎo)電材料44將闡述為鎢，但 是應(yīng)理解，作為替代，也可使用其他導(dǎo)電材料(例如，金屬、金屬氮化物、 金屬硅化物、經(jīng)摻雜的半導(dǎo)體等)。粘合層42 (例如，氮化鈦)可介于鎢 層44與氮化硅層40之間。然后，圖案化并蝕刻鎢層44及氮化鈦層42以 形成導(dǎo)電部件46，在這個(gè)實(shí)例中，所述導(dǎo)電部件是一組如剖視圖中顯示的 細(xì)間距線路?？赡軙l(fā)生某些少量的過蝕刻，從而在氮化硅層40中形成某 些凹陷(未顯示)。
下一步，翻到圖4b，在線路46的上方及之間沉積介電材料48 (優(yōu)選 為二氧化硅)，從而填充線路間的間隙并覆蓋線路。開始進(jìn)行形成空穴50 的蝕刻，其中將形成電觸點(diǎn)從而形成通至其中一個(gè)線路46A的電連接?？?看出，空穴50及線路46A有稍微的不對準(zhǔn)。
圖4c顯示對空穴50的蝕刻完成時(shí)的結(jié)構(gòu)。所使用的蝕刻劑在二氧化 硅48與鎢線路46A之間具有選擇性，且在二氧化硅48與氮化硅層40之
間也具有選擇性。因此，當(dāng)蝕刻到達(dá)這些層的任一者時(shí)，蝕刻將停止。在
不對準(zhǔn)的情況下，過蝕刻52的程度會受到限制。然而，過蝕刻52停止在 氮化硅層40內(nèi)，且因此可保證不會到達(dá)下伏導(dǎo)電層而導(dǎo)致不希望的短路。
可能存在很多的變化型式，這些變化型式都?xì)w屬于本發(fā)明范圍內(nèi)。在 所給定的實(shí)例中，第一介電層40為氮化硅，而第二介電材料48為二氧化 硅?？蓪⑦@些材料反過來，或者任一層可使用不同的介電材料，例如，尤 其氮氧化硅、碳化硅、未經(jīng)摻雜的非晶硅或多晶硅。唯一的要求是所述兩 種介電材料之間存在某種程度的蝕刻選擇性。
在圖4a-4c中，氮化硅層40看上去相對較厚。如圖4d中所示，可用 形成于某一其他較厚電介質(zhì)54 (例如，二氧化硅)上的較薄層來替代所述 厚層。層40優(yōu)選地介于約200與約1200埃之間，最優(yōu)選地介于約700與 約800埃之間。對于剛剛所述的實(shí)施例，優(yōu)選地，電介質(zhì)、蝕刻劑及蝕刻 條件經(jīng)選擇以使電介質(zhì)48 (在這個(gè)實(shí)例中為二氧化硅)與電介質(zhì)40 (在這 個(gè)實(shí)例中為氮化硅)之間的蝕刻選擇性至少約為4:1。
圖4a-4c的實(shí)例闡述通過腐蝕方法來形成鎢線路46;在這種方法中， 沉積導(dǎo)電材料，對導(dǎo)電材料進(jìn)行圖案化及蝕刻來形成線路。如果需要，作 為替代，可通過Damascene方法來形成線路46。
在剛剛所述的實(shí)施例中，是通過如下的方法來減少電介質(zhì)過蝕刻，所 述方法包括形成第一介電材料層；在所述第一介電材料上方形成與其接 觸的導(dǎo)電或半導(dǎo)體部件；在所述導(dǎo)電或半導(dǎo)體部件上方沉積與其接觸的第 二介電材料；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在第一與第 二介電材料之間具有選擇性，且所述蝕刻停止在第一介電材料上；且暴露 所述導(dǎo)電或半導(dǎo)體部件的一部分。
這個(gè)實(shí)例的導(dǎo)電部件是緊密間距線路；顯然，作為替代，可形成任何 其他形狀。
圖5a-5c圖解說明一個(gè)替代實(shí)施例。制造過程開始于介電材料60 (其 優(yōu)選地為二氧化硅)。在介電材料60上沉積導(dǎo)電材料或堆疊，例如，氮化 鈦層62及鎢層64 (顯然，可使用其他導(dǎo)電材料或堆疊)。然后，將鎢層64 及氮化鈦層62圖案化并蝕刻成導(dǎo)電圖案化部件66(在這個(gè)實(shí)例中為線路)。 此時(shí)所獲得的結(jié)構(gòu)顯示于圖5a中。
接下來，如圖5b中所示，在線路上方及之間沉積介電填充材料68 (優(yōu) 選地，為二氧化硅)，從而填充其間的間隙。接下來，通過(例如)化學(xué)機(jī) 械平坦化(CMP)來實(shí)施平坦化步驟，從而移除過度填充的二氧化硅68， 共同暴露線路66及二氧化硅68并形成大體平坦的表面70。此時(shí)所獲得的 結(jié)構(gòu)顯示于圖5b中。
翻到圖5c，接下來，在大體平坦的表面70上沉積薄的電介質(zhì)蝕刻停止層72 (優(yōu)選地，氮化硅)。該層介于約100與約1000埃厚，優(yōu)選地約為500 埃厚。最后，在氮化硅蝕刻停止層72上沉積介電材料74 (優(yōu)選地，二氧 化硅)。實(shí)施蝕刻步驟以在二氧化硅74中蝕刻空穴76，以制作通至其中一 個(gè)線路66的鎢層64的觸點(diǎn)。如顯示，可存在某種程度的不對準(zhǔn)。所述蝕 刻停止在氮化硅蝕刻停止層72上。如所示，實(shí)施第二蝕刻以蝕刻掉氮化硅 蝕刻停止層72，從而暴露線路66的頂部。在所述不對準(zhǔn)區(qū)域中，所述氮 化硅蝕刻將停止在二氧化硅填充劑68上。對于剛剛所述的實(shí)施例，優(yōu)選地， 電介質(zhì)、蝕刻劑及蝕刻條件經(jīng)選擇以使電介質(zhì)74 (在這個(gè)實(shí)例中為二氧化 硅)與電介質(zhì)72(在這個(gè)實(shí)例中為氮化硅)之間的蝕刻選擇性至少為約6:1。 在剛剛所述的實(shí)施例中，通過如下的方法來限制電介質(zhì)的過蝕刻，所 述方法包括沉積導(dǎo)電或半導(dǎo)體材料層或堆疊；圖案化并蝕刻所述導(dǎo)電或 半導(dǎo)體材料層或堆疊以形成導(dǎo)電或半導(dǎo)體部件；在所述導(dǎo)電或半導(dǎo)體部件
上方及之間沉積第一介電填充劑；實(shí)施平面化處理以共同暴露第一介電填 充劑及導(dǎo)電或半導(dǎo)體部件，從而形成大體平坦的表面；直接將電介質(zhì)蝕刻 停止層沉積在所述平坦表面上；將第二介電材料沉積在所述電介質(zhì)蝕刻停 止層上；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在第二介電材料 與電介質(zhì)蝕刻停止層之間具有選擇性，其中所述蝕刻停止在所述電介質(zhì)蝕 刻停止層上；及蝕刻所述電介質(zhì)蝕刻停止層的一部分以暴露所述導(dǎo)電或半 導(dǎo)體部件的若干部分。
在剛剛所述的例示性實(shí)施例中，所述導(dǎo)電部件由金屬制成。作為替代， 可使用任何導(dǎo)電材料，例如，經(jīng)摻雜的半導(dǎo)體材料或?qū)щ姽杌锘虻铩?這些材料可單獨(dú)地或可以堆疊的形式來沉積。
因而，總而言之，所述的每一實(shí)施例都是一種用于接收電介質(zhì)過蝕刻 的方法，所述方法包括沉積導(dǎo)電或半導(dǎo)體材料層或堆疊；圖案化并蝕刻 所述導(dǎo)電或半導(dǎo)體材料層或堆疊以形成多個(gè)導(dǎo)電或半導(dǎo)體部件；直接將第 一介電材料層沉積在大體平坦的表面上；將第二介電材料沉積在所述導(dǎo)電 或半導(dǎo)體部件上方，其中所述第一介電層可位于所述導(dǎo)電或半導(dǎo)體部件的 上方或下方；在第二介電材料中蝕刻空穴，其中所述蝕刻在第一與第二介 電材料之間具有選擇性且所述蝕刻停止在第一材料上；及暴露所述導(dǎo)電或 半導(dǎo)體部件的一部分。
下文將給出整體三維存儲器陣列的實(shí)例，所述整體三維存儲器陣列是 使用本發(fā)明的實(shí)施例形成以在形成通至鎢導(dǎo)體的電觸點(diǎn)期間防止過多的電 介質(zhì)過蝕刻。為完整起見，這個(gè)實(shí)例將包括很多細(xì)節(jié)，其中包括材料、尺 寸、條件及處理步驟。所屬領(lǐng)域的技術(shù)人員應(yīng)理解，可對許多這些細(xì)節(jié)進(jìn) 行修改、增強(qiáng)或省略掉，但這些結(jié)果將歸屬于本發(fā)明范圍內(nèi)。提供這個(gè)實(shí) 例僅旨在進(jìn)行舉例說明。
擬闡述的整體三維存儲器陣列與'470申請案、'549申請案及'577申請 案中所述的那個(gè)整體三維存儲器陣列類似。為簡單起見及為避免本發(fā)明含 混不清，并非那些申請案中所提供的全部細(xì)節(jié)都包含在內(nèi)。然而，應(yīng)理解， 并不打算將'470申請案、'549申請案或'577申請案任一者中的任何教示排 除在外。
實(shí)例
將闡述單個(gè)存儲器層階的制造。可堆疊另外的存儲器層階，每一者均 以整體方式形成于其下方堆疊的上方。
翻到圖6a，所述存儲器的形成開始于襯底100。此襯底IOO可為此項(xiàng) 技術(shù)中已知的任何半導(dǎo)襯底，例如，單晶硅、IV-IV合金(例如，硅-鍺、 或硅-鍺-碳)、III-V合金、II-VII合金、這些襯底上的外延層、或任何其他 半導(dǎo)材料。所述襯底可包括制造于其中的集成電路。
在襯底100上方形成絕緣層102。絕緣層102可為氧化硅、氮化硅、 高介電膜、Si-C-O-H膜或任何其他適合的絕緣材料。在這個(gè)實(shí)例中，絕緣 層102為二氧化硅，且該層約為(例如)3000埃厚。
形成包括導(dǎo)體Rl的第一路由層，并使其覆蓋以額外的電介質(zhì)102。還 將形成由導(dǎo)體R2組成的第二路由層。
然而，在形成導(dǎo)體R2之前，在絕緣層102上沉積電介質(zhì)蝕刻停止層 98。電介質(zhì)蝕刻停止層98優(yōu)選地為氮化硅，然而作為替代也可使用其他介 電材料。電介質(zhì)蝕刻停止層98的厚度介于約200埃與約1200埃之間，優(yōu) 選厚度介于約700與約800埃之間。在電介質(zhì)蝕刻停止層98上形成導(dǎo)體 R2。在蝕刻導(dǎo)體R2的步驟期間，可能會發(fā)生一些進(jìn)入到氮化硅層98內(nèi)的 過蝕刻。為簡單起見，所述過蝕刻并未顯示。在導(dǎo)體R2之間及其上方沉 積額外的絕緣材料102。圖6a顯示該結(jié)構(gòu)在此時(shí)所呈現(xiàn)的樣子。
翻到圖6b，在絕緣層102上方形成第一導(dǎo)體200。可將粘合層104包 含在絕緣層102與導(dǎo)電層106之間以幫助導(dǎo)電層106粘合。粘合層104的 優(yōu)選材料為氮化鉭、氮化鎢、鈦鎢、濺鍍鎢、氮化鈦或這些材料的組合。 如果上伏導(dǎo)電層106為鎢，則粘合層104優(yōu)選使用氮化鈦。粘合層104的 厚度介于約20與約500埃之間，優(yōu)選地約為200埃厚。(為節(jié)省空間，在 圖6b及隨后的圖式中略去襯底100，假定其存在)。
擬沉積的下一個(gè)層為導(dǎo)電層106。導(dǎo)電層106可包括任何此項(xiàng)技術(shù)中 已知的導(dǎo)電材料，其中包括鉭、鈦、鎢、銅、鈷或其合金。可使用氮化鈦。 導(dǎo)電層的厚度介于約200與約2000埃之間，優(yōu)選地約為1500埃厚。
一旦所有形成導(dǎo)體軌道的層均己沉積，則使用任何適合的掩膜及蝕刻 工藝來圖案化及蝕刻所述層，以形成如圖6b中剖視圖所示的大體平行、大 體共面的導(dǎo)體200。于優(yōu)選實(shí)施例中，沉積光阻劑，通過光微影術(shù)進(jìn)行圖
案化并蝕刻所述層，且然后使用標(biāo)準(zhǔn)處理技術(shù)來移除所述光阻劑。
接下來，在導(dǎo)體軌道200上方及之間沉積介電材料108。介電材料108 可為任何已知的電絕緣材料，例如，二氧化硅。
最后，移除導(dǎo)體軌道200頂部上的多余介電材料108，暴露由介電材 料108所分離的導(dǎo)體軌道200的頂部，并留下大體平坦的表面109。所獲 得的結(jié)構(gòu)顯示于圖6b中?？赏ㄟ^此項(xiàng)技術(shù)中己知的任何工藝(例如，CMP 或回蝕)來實(shí)施移除所述過度填充的電介質(zhì)以形成平坦表面109。在這個(gè) 階段，襯底100上方的第一高度處已形成了多個(gè)大體平行的第一導(dǎo)體。
接下來，翻到圖6c，將在所完成的導(dǎo)體軌道200上方形成垂直的半導(dǎo) 體柱。如果半導(dǎo)體材料106為鎢，則優(yōu)選地，在平坦化導(dǎo)體軌道200之后， 沉積阻擋層110。該層可以任何傳統(tǒng)的方式來形成。其厚度可為(例如) 約20至約500埃。阻擋層110的厚度優(yōu)選地約為200埃。
接下來，沉積將被圖案化成柱的半導(dǎo)體材料。所述半導(dǎo)體材料可為硅、 硅-鍺、硅-鍺-碳、鍺或其他適合的半導(dǎo)體或合金。硅在業(yè)內(nèi)經(jīng)常使用，因 此，為簡單起見，以下說明將所述半導(dǎo)體材料闡述成硅，但應(yīng)了解，也可 用其他的材料來替代。
在優(yōu)選實(shí)施例中，所述半導(dǎo)體柱面結(jié)式二極管，其包括第一導(dǎo)電類
型的底部重?fù)诫s區(qū)域及第二導(dǎo)電類型的頂部重慘雜區(qū)域。位于頂部與底部
區(qū)域之間的中間區(qū)域?yàn)榈谝换虻诙?dǎo)電類型的本征或輕摻雜區(qū)域。圖7a的 二極管具有N+ (重?fù)诫sn-型)硅的底部區(qū)域112、本征區(qū)域114及P+頂 部區(qū)域116。圖7b的二極管被反了過來，具有P+硅的底部區(qū)域112、本征 區(qū)域114及N+頂部區(qū)域116。所述中間區(qū)域?yàn)楸菊?，或非故意摻雜，然而 在某些實(shí)施例其可經(jīng)輕微的摻雜。未摻雜區(qū)域絕對不會為完全地電中性， 且總是具有缺陷或污染物而導(dǎo)致其表現(xiàn)出稍微的n-摻雜或p-摻雜?？蓪⒋?二極管視為p-i-n 二極管。
可使用所述并入申請案中所闡述的許多傳統(tǒng)方法來實(shí)現(xiàn)層112、 114及 116的沉積及摻雜。于優(yōu)選實(shí)施例中，通過在硅沉積期間供給施主氣體、 借助n-型摻雜物(例如，磷)的原位摻雜來形成重?fù)诫s區(qū)域112。 一旦形 成所希望厚度的層112，便停止供給施主氣體，并以非摻雜的方式沉積其 余所希望厚度(層114及116的厚度加上將在隨后CMP步驟中損失的犧牲 厚度)的硅。在該優(yōu)選實(shí)施例中，重?fù)诫s層116是通過隨后實(shí)施的離子植 入步驟來形成，且因此在此時(shí)還尚未形成且在圖6c中沒有顯示。
翻到圖6d，將對剛剛沉積的半導(dǎo)體層114及112進(jìn)行圖案化及蝕刻以 形成半導(dǎo)體柱300以及阻擋層110。半導(dǎo)體柱300應(yīng)具有與下方的半導(dǎo)體 200大約相同的間距及大約相同的寬度，以使每一半導(dǎo)體柱300形成在導(dǎo) 體200的頂部上?？扇菰S存在一些不對準(zhǔn)?？墒褂萌魏芜m合的掩膜及蝕刻
工藝來形成半導(dǎo)體柱300。
有利地，可使用Chen于2003年12月5日提出申請的第10/728436號 美國申請案"Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting"、或Chen于2004年1月1日提出申請的第 10/815312號美國申請案中所闡述的光微影技術(shù)來實(shí)施任何根據(jù)本發(fā)明的 用于形成存儲器陣列的光微影步驟。
在半導(dǎo)體柱300上方及之間沉積介電材料108，從而填充其間的間隙。 介電材料108可為任何已知的電絕緣材料，例如，二氧化硅。
接下來，移除柱300頂部上的介電材料，暴露由介電材料108所分離 的柱300頂部，并留下大體平坦的表面。所述過度填充的介電質(zhì)的移除可 通過此項(xiàng)技術(shù)中巳知的工藝(例如，CMP或回蝕)來實(shí)施。此時(shí)，應(yīng)對重 摻雜頂部區(qū)域116實(shí)施離子植入(在這個(gè)實(shí)例中是使用p-型摻雜物)以形 成P+區(qū)域。
如果需要，可在每一柱300上形成擬充當(dāng)介電斷裂反熔絲的介電層 118。可通過氧化法(例如，通過熱或等離子氧化)來形成介電層118。作 為另一選擇，可沉積所述介電斷裂反熔絲。所述層可為氮化硅、氧化硅、 氮化硅或任何其他適合的介電材料。圖6d顯示此時(shí)的結(jié)構(gòu)。
可用與下伏導(dǎo)體相同的方式來形成上伏導(dǎo)體。所述上伏導(dǎo)體將形成在 所述第一導(dǎo)體高度上方的某一高度處，且沿與其不同的方向(優(yōu)選地，大 體與其垂直)延伸。每一存儲器單元均包括其中一個(gè)第一導(dǎo)體的一部分、 其中一個(gè)第一柱、其中一個(gè)介電斷裂反熔絲及其中一個(gè)第二導(dǎo)體的一部分。 所獲得的結(jié)構(gòu)是由存儲器單元組成的底部或第一層階。如'470申請案及其 他并入的參考申請案中所述，可在所述第一層階的上方整體地形成另外的 存儲器層階，從而形成整體三維存儲器陣列。例如，可在上部導(dǎo)體上方形 成多個(gè)第二柱，且可在其上形成多個(gè)第三導(dǎo)體。 一個(gè)存儲器層階的上部導(dǎo) 體可用作上伏存儲器層階的下部導(dǎo)體，或可在其間形成中間層階的電介質(zhì)。
圖8顯示所述陣列在兩個(gè)存儲器層階Ml及M2完成之后的剖視圖。第 一存儲器層階Ml包括底部導(dǎo)體200、柱300及頂部導(dǎo)體400。第二存儲器 層階M2包括導(dǎo)體500、柱600及底部導(dǎo)體700。于該所示的陣列中，存儲 器層階Ml及M2并沒有共用的導(dǎo)體。當(dāng)然，實(shí)際上，每一存儲器層階將 包含比圖8中所示多很多的存儲器單元。
必須制作從存儲器層階M2到所述陣列下方的導(dǎo)體R2的電連接。為形 成此連接，可在所述中間電介質(zhì)中蝕刻空穴。所述蝕刻擬停止在導(dǎo)體160 (其中一個(gè)R2導(dǎo)體)上。實(shí)施所述蝕刻，且在不對準(zhǔn)的情況下，蝕刻將 會停止在形成于導(dǎo)體160正下方的電介質(zhì)蝕刻停止層98上。因此，蝕刻無 法繼續(xù)進(jìn)行，否則無意中會形成通至下伏層的非預(yù)定連接。
用導(dǎo)電材料來填充所述空穴。于一優(yōu)選實(shí)施例中，在其中形成存儲器
層階M2的底部導(dǎo)體500的同一沉積步驟期間填充所述空穴，且因此其由 相同的材料形成。于是，底部導(dǎo)體500與通路150相連續(xù)。
翻到圖9，如需要，可在圖像化陣列內(nèi)的其他點(diǎn)處使用本發(fā)明方法以 防止過蝕刻。如果擬形成從上方通至存儲器層階Ml的底部導(dǎo)體200或通 至存儲器層階M2的底部導(dǎo)體500的連接，則(例如)可在每一組導(dǎo)體的 正下方形成(例如)氮化硅的電介質(zhì)蝕刻停止層98。如果電介質(zhì)蝕刻停止 層98由不同于覆蓋這些導(dǎo)體200及500的介電材料的介電材料形成，則電 介質(zhì)蝕刻停止層98可用于在實(shí)施電介質(zhì)蝕刻以形成通至導(dǎo)體200及500 的觸點(diǎn)時(shí)限制電介質(zhì)的過蝕刻。
圖8及9的通路150可使整體三維陣列中的各裝置層階相連接。所闡 述的是一種形成這種通路的方法，所述方法包括在襯底上方的第一裝置 層階中形成第一導(dǎo)電部件；形成與所述第一導(dǎo)電部件相接觸的第一電介質(zhì) 蝕刻停止層；在所述第一導(dǎo)電部件上方沉積第二介電材料；在所述第二介 電材料中蝕刻空穴，其中所述蝕刻在所述第一介電材料與第二介電材料之 間具有選擇性，其中所述蝕刻停止在所述第一介電材料上；暴露所述第一 導(dǎo)電部件的一部分；在所述空穴內(nèi)形成通路，所述通路可形成通至其中一 個(gè)導(dǎo)電部件的電連接；及在第一裝置層階上方整體形成至少一個(gè)第二裝置 層階。
除先前所并入的申請案之外，整體三維存儲器陣列還闡述于如下的專 利中Johnson等人的第6,034,882號美國專利"Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication"; Lee等人于 2001年8月13日提出申請的第09/927,648號美國專利申請案"Monolithic Three Dimensional Array of Charge Storage Devices Containing a Planarized Surface"; Walker等人于2002年12月31日提出申請的第10/335,089號美 國專利申請案；Petti等人于2003年12月3日提出申請的第10/728,230號 美國專利中請案"Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide"; Petti于2004年9月29日提出 申請的第10/955,387號美國專利申請案"Fuse Memory Cell Comprising a Diode, the Diode Serving as the Fuse Element"。如果適合，可使用本發(fā)明的 方法來形成任何此類存儲器。
整體三維存儲器陣列是一個(gè)其中在單個(gè)襯底(例如，晶圓)(其中沒有 任何介入襯底)上方形成有多個(gè)存儲器層階的存儲器陣列。將形成一個(gè)存 儲器層階的多個(gè)層直接沉積在或生長在現(xiàn)有的一個(gè)層階或多個(gè)層階的層上 方。相反，在Leedy的第5,915,167號美國專利"Three dimensional structure memory"中，堆疊存儲器是通過在單獨(dú)的襯底上形成存儲器層階并使所述存儲器層階彼此重疊地粘合而構(gòu)造而成。在接合之前，可從所述存儲器層 階薄化或移除所述襯底，但由于所述存儲器層階起初是形成在單獨(dú)的襯底 上方，故這些存儲器并非真正的整體三維存儲器陣列。
形成于襯底上方的整體三維存儲器陣列至少包括第一存儲器層階， 其形成于所述襯底上方的第一高度處；及第二存儲器層階，其形成于不同 于第一高度的第二高度處?？稍诖祟惗鄬与A陣列中的襯底上方形成三個(gè)、 四個(gè)、八個(gè)或更多個(gè)存儲器層階。
很多技術(shù)都可用來在整體三維存儲器中有利地布置存儲器層階與襯底 電路系統(tǒng)之間的電連接。這些技術(shù)其中 一 些闡述于如下的專利中
Scheuerlein等人的第6,856,572號美國專禾'J; Scheuerlein等人于2002年12 月31日提出申請的美國專利申請案10/335,078 "Programmable Memory array Structure Incorporating Series-Connected Transistor Strings and Methods for Fabrication and Operation of Same"; Scheuerlein等人于2003 年3月31日提出申請的第10/403752號美國申請案 "Three-Dimensional Memory Device Incorporating Segmented Bit Line Memory Array ，，； Scheuerlein等人于2003年3月31日提出申請的第10/403,844號美國申請 案"Word Line Arrangement Having Multi-layer Word Line Segments for Three-Dimensional Memory Array"; Cleeves等人于2003年12月5日提出 申請的美國專禾廿申i青案10/728,437" Optimization of Critical Dimensions and Pitch of Patterned Features in and Above a Substrate ，，； 及Scheuerlein等人于 2003年12月5日提出申請的美國專利申請案10/728,451 "High Density Contact to Relaxed Geometry Layers，，。
上文已以整體三維存儲器陣列為背景對本發(fā)明進(jìn)行了闡述。然而，所 屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)清楚，本發(fā)明方法可有利地用于任何其中希望避 免電介質(zhì)過蝕刻的背景中。顯然，這種方法的用途絕不局限于存儲器或三 維裝置。
上述詳細(xì)說明僅闡述了本發(fā)明可呈現(xiàn)諸多形式的其中一些。因此，本 詳細(xì)說明旨在作為例示性而非限定性說明。本發(fā)明的范疇欲僅由下文的權(quán) 利要求書(包括所有等價(jià)的權(quán)利要求)來界定。
權(quán)利要求
1、一種用于減少電介質(zhì)過蝕刻的方法，所述方法包括沉積導(dǎo)電或半導(dǎo)體材料層或堆疊；圖案化并蝕刻所述導(dǎo)電或半導(dǎo)體材料層或堆疊以形成多個(gè)導(dǎo)電或半導(dǎo)體部件；在大體平坦的表面上直接沉積第一介電材料層；在所述導(dǎo)電或半導(dǎo)體部件上方沉積第二介電材料，其中所述第一介電層位于所述導(dǎo)電或半導(dǎo)體部件的上方或下方；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在所述第一與所述第二介電材料之間具有選擇性且所述蝕刻停止在所述第一材料上；及暴露所述導(dǎo)電或半導(dǎo)體部件的一部分。
2、 如權(quán)利要求1所述的方法，其中在所述沉積第一介電材料的步驟之 前，所述大體平坦的表面共同暴露第三介電材料及所述導(dǎo)電或半導(dǎo)體部件。
3、 如權(quán)利要求2所述的方法，其中所述形成大體平坦表面的步驟包括 通過CMP進(jìn)行平坦化。
4、 如權(quán)利要求1所述的方法，其中將所述導(dǎo)電或半導(dǎo)體材料層或堆疊 沉積在所述第一介電層上方。
5、 如權(quán)利要求l所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件包括金屬。
6、 如權(quán)利要求1所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件包括半導(dǎo)體 材料。
7、 如權(quán)利要求1所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件是整體三維 存儲器陣列的元件。
8、 一種用于減少電介質(zhì)過蝕刻的方法，所述方法包括 形成第一介電材料層；在所述第一介電材料上方形成導(dǎo)電或半導(dǎo)體部件且所述導(dǎo)電或半導(dǎo)體 部件與所述第一介電材料相接觸；在所述導(dǎo)電或半導(dǎo)體部件上方沉積第二介電材料且所述第二介電材料 與所述導(dǎo)電或半導(dǎo)體部件相接觸；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在所述第一與第二介 電材料之間具有選擇性，且所述蝕刻停止在所述第一介電材料上；及暴露所述導(dǎo)電或半導(dǎo)體部件的一部分。
9、 如權(quán)利要求8所述的方法，其中所述第一介電材料為氮化硅、碳化 硅或氮氧化硅。
10、 如權(quán)利要求8所述的方法，其中所述第二介電材料為二氧化硅。
11、 如權(quán)利要求8所述的方法，其中所述形成導(dǎo)電或半導(dǎo)體部件的步 驟包括沉積導(dǎo)電或半導(dǎo)體材料層或堆疊；及圖案化并蝕刻所述導(dǎo)電或半導(dǎo)體材料層或堆疊以形成所述導(dǎo)電或半導(dǎo) 體部件。
12、 如權(quán)利要求8所述的方法，其中將所述導(dǎo)電或半導(dǎo)體部件形成在 單晶半導(dǎo)體襯底的上方。
13、 如權(quán)利要求8所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件為整體三維存儲器陣列中的元件。
14、 一種用于減少電介質(zhì)過蝕刻的方法，所述方法包括.-沉積導(dǎo)電或半導(dǎo)體材料層或堆疊；圖案化并蝕刻所述導(dǎo)電或半導(dǎo)體材料層或堆疊以形成導(dǎo)電或半導(dǎo)體部件；將第一介電填充劑沉積在所述導(dǎo)電或半導(dǎo)體部件上方及之間； 實(shí)施平坦化以共同暴露所述第一介電填充劑及所述導(dǎo)電或半導(dǎo)體部 件，從而形成大體平坦的表面；將介電蝕刻停止層直接沉積于所述平坦表面上； 將第二介電材料沉積在所述介電蝕刻停止層上；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在所述第二介電材料 與所述介電蝕刻停止層之間具有選擇性，其中所述蝕刻停止在所述介電蝕 刻停止層上；及蝕刻所述介電蝕刻停止層的一部分以暴露所述導(dǎo)電或半導(dǎo)體部件的若 干部分。
15、 如權(quán)利要求14所述的方法，其中所述介電蝕刻停止層包括氮化硅、 氮氧化硅或碳化硅。
16、 如權(quán)利要求14所述的方法，其中通過CMP實(shí)施所述平坦化步驟。
17、 如權(quán)利要求14所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件是整體三 維存儲器陣列中的元件。
18、 如權(quán)利要求14所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件是線路。
19、 如權(quán)利要求14所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件包括金屬。
20、 如權(quán)利要求19所述的方法，其中所述金屬是鎢或鎢合金或化合物。
21、 一種用于減少電介質(zhì)過蝕刻的方法，所述方法包括 在襯底上方沉積導(dǎo)電或半導(dǎo)體材料層或堆疊-,圖案化并蝕刻所述導(dǎo)電或半導(dǎo)體材料以形成多個(gè)通過間隙分離的導(dǎo)電 或半導(dǎo)體部件；用第一介電填充劑來填充所述間隙； 直接將第二介電材料沉積于所述第一介電填充劑上；將第三介電材料沉積于所述導(dǎo)電或半導(dǎo)體部件上方；在所述第三介電材料中蝕刻空穴，其中所述蝕刻在所述第三介電材料 與所述第二介電材料之間具有選擇性且所述蝕刻停止在所述第二介電材料 上；及暴露所述導(dǎo)電或半導(dǎo)體部件的一部分。
22、 如權(quán)利要求21所述的方法，其中所述第一介電填充劑及所述第二 介電材料為相同的介電材料。
23、 如權(quán)利要求21所述的方法，其中所述第一介電填充劑與所述第二 介電材料為不同的介電材料。
24、 如權(quán)利要求21所述的方法，其中所述第二介電材料為氮化硅、氮 氧化硅或碳化硅。
25、 如權(quán)利要求21所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件為線路。
26、 如權(quán)利要求21所述的方法，其中在所述沉積所述第三介電材料的 步驟之前，所述第二介電材料與所述導(dǎo)電或半導(dǎo)體部件共同暴露在大體平 坦的表面內(nèi)。
27、 如權(quán)利要求21所述的方法，其中將所述第二介電材料沉積在大體 平坦的表面上，所述大體平坦的表面共同暴露所述第一介電材料及所述導(dǎo) 電或半導(dǎo)體部件。
28、 如權(quán)利要求21所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件包括金屬。
29、 如權(quán)利要求21所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件包括半導(dǎo) 體材料。
30、 如權(quán)利要求21所述的方法，其中所述襯底包括單晶硅。
31、 如權(quán)利要求21所述的方法，其中所述導(dǎo)電或半導(dǎo)體部件為整體三 維存儲器陣列的元件。
32、 一種用于在整體三維陣列中形成連接各裝置層階的通路的方法， 所述方法包括在襯底上方的第一裝置層階中形成第一導(dǎo)電部件；形成與所述第一導(dǎo)電部件接觸的第一電介質(zhì)蝕刻停止層；在所述第一導(dǎo)電部件上方沉積第二介電材料；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在所述第一介電材料 與所述第二介電材料之間具有選擇性，其中所述蝕刻停止在所述第一介電 材料上；暴露所述第一導(dǎo)電部件的一部分；在所述空穴內(nèi)形成所述通路，所述通路形成通至其中所述第一導(dǎo)電部 件中一者的電連接；及 在所述第一裝置層階上方整體地形成至少一個(gè)第二裝置層階。
33、 如權(quán)利要求32所述的方法，其中所述襯底包括單晶硅。
34、 如權(quán)利要求32所述的方法，其中所述第一導(dǎo)電部件包括金屬或沉 積的半導(dǎo)體材料層或堆疊。
35、 如權(quán)利要求34所述的方法，其中所述第一導(dǎo)電部件包括軌道形導(dǎo)體。
36、 如權(quán)利要求32所述的方法，其中所述第一裝置層階是由存儲器單 元組成的第一存儲器層階。
37、 如權(quán)利要求36所述的方法，其中所述第二裝置層階是由存儲器單 元組成的第二存儲器層階。
38、 一種用于在整體三維陣列中形成連接各裝置層階的通路的方法， 所述方法包括在襯底上方的第一高度處形成第一導(dǎo)電部件；形成與所述第一導(dǎo)電部件接觸的第一電介質(zhì)蝕刻停止層；在所述第一導(dǎo)電部件上方沉積第二介電材料；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在所述第一介電材料 與所述第二介電材料之間具有選擇性，其中所述蝕刻停止在所述第一介電材料上；暴露所述第一導(dǎo)電部件的一部分；在所述空穴中形成所述通路，所述通路形成通至所述第一導(dǎo)電部件中 一者的電連接；在所述第一高度上方的第二高度處整體地形成第一裝置層階；及 在所述第一裝置層階上方整體地形成第二裝置層階。
39、 如權(quán)利要求38所述的方法，其中所述襯底包括單晶硅。
40、 如權(quán)利要求38所述的方法，其中所述第一導(dǎo)電部件包括金屬或沉 積的半導(dǎo)體材料層或堆疊。
41、 如權(quán)利要求40所述的方法，其中所述第一導(dǎo)電部件包括軌道形導(dǎo)體。
42、 如權(quán)利要求38所述的方法，其中所述第一裝置層階是由存儲器單 元組成的第一存儲器層階。
43、 如權(quán)利要求42所述的方法，其中所述第二裝置層階是由存儲器單 元組成的第二存儲器層階。
全文摘要
在本發(fā)明的第一優(yōu)選實(shí)施例中，將導(dǎo)電部件(44)形成在第一介電蝕刻停止層(40)上，且將第二介電材料(48)沉積在所述導(dǎo)電部件上方及之間。在所述第一與第二電介質(zhì)之間具有選擇性的通至所述導(dǎo)電部件的通路蝕刻將停止在所述介電蝕刻停止層上，從而限制過蝕刻。在第二實(shí)施例中，以減去圖案及蝕刻工藝形成多個(gè)導(dǎo)電部件(64)，用介電填充劑(68)對其進(jìn)行填充，且然后形成共同暴露導(dǎo)電部件及介電填充劑的表面。將介電蝕刻停止層(72)沉積在所述表面上，然后第三電介質(zhì)(74)覆蓋所述電介質(zhì)蝕刻停止層。當(dāng)穿過所述第三電介質(zhì)蝕刻觸點(diǎn)(76)時(shí)，所述選擇性蝕刻會停止在所述電介質(zhì)蝕刻停止層上。第二蝕刻可形成通至所述導(dǎo)電部件的觸點(diǎn)。
文檔編號H01L21/768GK101189714SQ200680015585
公開日2008年5月28日 申請日期2006年3月21日 優(yōu)先權(quán)日2005年3月25日
發(fā)明者克里斯托弗·J·佩蒂 申請人:桑迪士克3D公司