專(zhuān)利名稱(chēng)：形成包括不連續(xù)存儲(chǔ)元件的電子器件的工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種工藝，且特別涉及一種用于形成包括不連續(xù)存儲(chǔ) 元件的電子器件的工藝。
背景技術(shù)：
浮置柵極非易失性存儲(chǔ)器("FG NVM")是常規(guī)的，且通常用 在很多應(yīng)用中。用于FG NVM的三種最常用類(lèi)型的編程機(jī)理包括 Fowler-Nordeim隧穿、常規(guī)熱載流子注入以及源側(cè)注入。 Fowler-Nordeim隧穿有效但很慢。可通過(guò)用進(jìn)入到浮置柵極或者一個(gè) 或多個(gè)其他存儲(chǔ)元件的載流子數(shù)量除以進(jìn)入到具有該浮置柵極或者其 它存儲(chǔ)元件的載流子數(shù)量來(lái)測(cè)量效率。后一數(shù)量可以通過(guò)編程電流和 編程時(shí)間的乘積來(lái)近似。熱載流子注入可以包括常規(guī)熱載流子注入和源極側(cè)注入。兩種都 涉及到生成熱載流子，其中一些注入到浮置柵極或其他存儲(chǔ)元件。在 使用浮置柵極時(shí)的常規(guī)熱載流子注入中，沿著存儲(chǔ)單元的溝道區(qū)生成 電場(chǎng)。在溝道區(qū)中，在漏區(qū)附近電場(chǎng)最高。電場(chǎng)加速了在溝道區(qū)中流 動(dòng)的載流子，從而，在溝道區(qū)中，載流子在漏區(qū)附近運(yùn)動(dòng)最快。一小 部分載流子與溝道區(qū)中的硅或者一個(gè)或多個(gè)其他原子碰撞，將高能載 流子的方向改變至浮置柵極或其他電荷存儲(chǔ)元件。通過(guò)控制柵電極所 生成的電場(chǎng)有助于將這小部分熱載流子中的一些注入到浮置柵極中。 常規(guī)熱載流子注入效率低并具有高編程電流。關(guān)于效率和編程電流，源極側(cè)注入是介于Fowler-Nordeim隧穿和 常規(guī)熱載流子注入之間的一種常用折衷方案。通過(guò)源極側(cè)注入，仍生 成熱載流子，然而，大部分熱載流子都生成在一部分溝道區(qū)中，該部分溝道區(qū)與漏區(qū)相隔開(kāi)。設(shè)計(jì)為通過(guò)源極側(cè)注入來(lái)編程的存儲(chǔ)單元不 是沒(méi)有問(wèn)題的。通常，存儲(chǔ)單元都需要一個(gè)或多個(gè)附加的關(guān)鍵光刻工 序并導(dǎo)致較大的存儲(chǔ)單元。越來(lái)越難以以商業(yè)規(guī)模制造高密度浮置柵極存儲(chǔ)器。隨著柵極介 電層厚度的降低，針孔或其它缺陷穿過(guò)柵極介電層厚度延伸的可能性 增加了。這種缺陷會(huì)導(dǎo)致襯底和浮置柵極之間的電短路或者泄漏路徑。 電短路或泄漏路徑會(huì)影響浮置柵極上的電壓，并因此，存儲(chǔ)單元不能 保持?jǐn)?shù)據(jù)?？梢詫⒁环N或多種材料代替二氧化硅用于柵極介電層，然 而這些材料可能具有其他問(wèn)題，如與存儲(chǔ)單元中使用的其他材料的兼 容性、需要新裝置、增加制造成本等。


在附圖中以實(shí)例的方式而不是限制的方式來(lái)說(shuō)明了本發(fā)明。圖1包括在形成保護(hù)層之后一部分工件的截面圖的圖示；圖2包括在形成溝槽之后圖1工件截面圖的圖示；圖3包括在溝槽中形成絕緣層之后圖2工件截面圖的圖示；圖4和5分別包括在溝槽底部形成摻雜區(qū)之后圖3工件的頂視圖和截面圖的圖示；圖6包括在形成包括不連續(xù)存儲(chǔ)元件的電荷存儲(chǔ)疊層之后圖5工件截面圖的圖示；圖7包括在襯底上方形成導(dǎo)電層之后圖6工件截面圖的圖示； 圖8和9分別包括在形成柵電極之后圖7中工件頂視圖和截面圖的圖示；圖10包括在移除陣列中保護(hù)層的剩余部分和電荷存儲(chǔ)疊層的暴 露部分之后圖9工件截面圖的圖示；圖ll包括在形成絕緣層之后圖IO工件截面圖的圖示； 圖12包括在形成導(dǎo)電層之后圖ll工件截面圖的圖示； 圖13包括在形成導(dǎo)電線(xiàn)之后圖12工件頂視圖的圖示；圖14包括根據(jù)另一實(shí)施例在形成導(dǎo)電線(xiàn)之后圖11工件截面圖的圖示；圖15包括在形成圖形化的抗蝕劑層之后圖14工件頂視圖的圖示；圖16和17分別包括在基本完成電子器件制造之后圖15工件的頂 視圖和截面圖的圖示；圖18包括在襯底內(nèi)形成摻雜區(qū)之后圖13工件頂視圖的圖示；圖19和20分別包括在基本完成電子器件制造之后圖18工件頂視 圖和截面圖的圖示；圖21和22分別包括在襯底內(nèi)形成摻雜區(qū)之后圖13工件的頂視圖 和截面圖的圖示；圖23和24分別包括在基本完成電子器件制造之后圖21和22工 件的頂視圖和截面圖的圖示；圖25包括除了相互較寬間隔開(kāi)的溝槽之外圖12工件截面圖的圖示；圖26包括在形成覆蓋導(dǎo)電線(xiàn)之后圖25工件頂視圖的圖示；圖27和28包括在基本完成電子器件制造之后圖26工件頂視圖和截面圖的圖示；圖29包括在形成導(dǎo)電層之后圖6工件截面圖的圖示；圖30包括在形成柵電極之后圖29工件截面圖的圖示；圖31至42包括沿著NVM陣列中的行的存儲(chǔ)單元的電路示意圖、電路示意圖的示范物理實(shí)施例的截面圖以及工作電壓表格。本領(lǐng)域技術(shù)人員將理解，為了簡(jiǎn)化和清楚的目的示出圖中元件， 且圖中元件不必按比例畫(huà)出。例如，圖中一些元件的尺寸相對(duì)于其他 元件放大了，以助于更好地理解本發(fā)明的實(shí)施例。
具體實(shí)施方式
電子器件可以包括位于溝槽中的不連續(xù)存儲(chǔ)元件。電子器件包括 可以襯底，該襯底包括相互間隔的第一溝槽和第二溝槽。第一和第二 溝槽中的每一個(gè)都包括壁和底部并從襯底的主表面延伸。電子器件還 可以包括不連續(xù)存儲(chǔ)元件，其中不連續(xù)存儲(chǔ)元件的第一部分至少位于第一溝槽中，以及不連續(xù)存儲(chǔ)元件的第二部分至少位于第二溝槽中。 電子器件可以進(jìn)一步包括位于該第一部分不連續(xù)存儲(chǔ)元件上的第一柵 電極，其中第一柵電極的上表面位于襯底主表面下方。電子器件仍可進(jìn)一步包括位于第二部分不連續(xù)存儲(chǔ)元件上面的第二柵電極，其中第 二柵電極的上表面位于襯底的主表面下方。電子器件還可包括位于第 一柵電極、第二柵電極或其組合上的第三柵電極。在此描述的實(shí)施例 還包括形成電子器件的工藝。該電子器件可以包括存儲(chǔ)陣列，其中位線(xiàn)、柵極線(xiàn)、或其任意組 合可以利用溝槽設(shè)計(jì)或埋入位線(xiàn)。在一個(gè)實(shí)施例中，與控制柵極線(xiàn)相 比，選擇柵極線(xiàn)可以電連接到存儲(chǔ)單元不同數(shù)目的行或列。在特定實(shí) 施例中，選擇柵極線(xiàn)可以電連接到存儲(chǔ)單元的一行或一列，以及控制 柵極線(xiàn)可以電連接到存儲(chǔ)單元的兩行或兩列。在另一實(shí)施例中，對(duì)于 位線(xiàn)存在相似的關(guān)系。在再一實(shí)施例中，選擇柵極線(xiàn)和控制柵極線(xiàn)可 以基本相互垂直。與控制柵極線(xiàn)相比，選擇柵極線(xiàn)可以電連接到存儲(chǔ) 單元不同數(shù)目的行或列。在特定實(shí)施例中，選擇柵極線(xiàn)可以電連接到 存儲(chǔ)單元的一行或一列，以及控制柵極線(xiàn)可以電連接到存儲(chǔ)單元的兩行或兩列。在陳述下述實(shí)施例的細(xì)節(jié)之前，定義或澄清一些術(shù)語(yǔ)。術(shù)語(yǔ)"不 連續(xù)存儲(chǔ)元件"意圖表示能夠存儲(chǔ)電荷的間隔開(kāi)的物體。在一個(gè)實(shí)施 例中，可以最初形成基本所有不連續(xù)存儲(chǔ)元件，并且不連續(xù)存儲(chǔ)元件 保持相互分開(kāi)。在另一個(gè)實(shí)施例中，形成基本上連續(xù)的材料層并且后 來(lái)將其分成不連續(xù)的存儲(chǔ)元件。在再一實(shí)施例中，可以最初相互分開(kāi) 地形成基本所有不連續(xù)存儲(chǔ)元件，并且之后在形成期間，可以合并一 些但并非所有不連續(xù)存儲(chǔ)元件。術(shù)語(yǔ)"主表面"意圖表示從其隨后形成存儲(chǔ)陣列中的存儲(chǔ)單元的 襯底表面。主表面可以是在形成電子部件之前襯底的初始表面，或者 可以是從其形成了存儲(chǔ)陣列中的溝槽或其他永久結(jié)構(gòu)的表面。例如，存儲(chǔ)陣列可以至少部分地形成在位于基底材料上的外延層中形成，以 及可以由基底材料形成在外圍區(qū)域(存儲(chǔ)陣列外部)中的電子部件。 在該實(shí)例中，主表面指的是外延層的上表面，而不是基板材料的原始 表面。術(shù)語(yǔ)"疊層"意圖表示多個(gè)層或多個(gè)至少一層和至少一個(gè)結(jié)構(gòu)(例 如納米晶體)，其中多個(gè)層或多個(gè)層和結(jié)構(gòu)提供了電子功能。例如， 非易失性存儲(chǔ)器疊層可以包括用于形成至少部分非易失性存儲(chǔ)單元的 層。疊層可以是較大疊層的一部分。例如，非易失性存儲(chǔ)器疊層可以 包括電荷存儲(chǔ)疊層，其用于在非易失性存儲(chǔ)單元中存儲(chǔ)電荷。如在此所使用的，術(shù)語(yǔ)"包括"、"含有"、"包含"、"具有" 或其任意其他變形意圖覆蓋非排除性的包括。例如，包括一系列要素的工藝、方法、物件或裝置并不是必須僅限于這些要素，而是可包括 未明確列出的或者這種工藝、方法、物件或裝置所固有的其他要素。 而且，除非明白地相反陳述，否則"或者"指的是"同或"而不是"異或"。例如，由以下情況中的任一種都滿(mǎn)足條件A或B: A為真(或 存在)且B為假(或不存在)、A為假(或不存在)且B為真(或存 在)、以及A和B兩者都為真(或存在)。此外，為了清楚的目的并給出在此描述的實(shí)施例范圍的一般理解， 使用不定冠詞來(lái)描述其所指的一個(gè)或多個(gè)物件。因此，無(wú)論何時(shí)使用 這樣的不定冠詞，都應(yīng)將描述理解為包括一個(gè)或者至少一個(gè)，并且除 非很清楚其相反地指定，那么單數(shù)形式也包括復(fù)數(shù)形式。除非另外限定，否則在此使用的所有技術(shù)和科學(xué)術(shù)語(yǔ)都具有與本 發(fā)明所屬領(lǐng)域的技術(shù)人員所一般理解的相同含義。所有公開(kāi)、專(zhuān)利申 請(qǐng)、專(zhuān)利和在此提及的其他參考文獻(xiàn)都通過(guò)參考將其整體并入本文。 如果出現(xiàn)沖突，那么以本說(shuō)明書(shū)包括定義為準(zhǔn)。此外，材料、方法和 實(shí)例僅是示意性的且并不意圖是限制性的。根據(jù)以下詳細(xì)描述以及根據(jù)權(quán)利要求，本發(fā)明的其他特征和優(yōu)點(diǎn) 將顯而易見(jiàn)。對(duì)于在此沒(méi)有描述的范圍，關(guān)于具體材料、處理操作和電路的很 多細(xì)節(jié)都是常規(guī)的，并且可在半導(dǎo)體和微電子領(lǐng)域內(nèi)在課本中或者其 他信息來(lái)源中找到。圖1包括一部分電子器件10如集成電路的截面圖。集成電路可以 是獨(dú)立存儲(chǔ)器、微控制器或者包括存儲(chǔ)器的其他集成電路。在一個(gè)實(shí)施例中，電子器件10可包括非易失性存儲(chǔ)器("NVM")陣列18， 圖l中示出了其一部分。襯底12可以包括單晶半導(dǎo)體晶片、絕緣體上半導(dǎo)體晶片、平板顯示器(例如玻璃板上的硅層)或常規(guī)上用于形成電子器件的其它襯底。盡管未示出，于外圍區(qū)域中在部分襯底12上方 形成淺溝槽場(chǎng)隔離，該外圍區(qū)域位于NVM陣列18的外部?？蛇x的， 可以使用常規(guī)摻雜操作來(lái)增加在NVM陣列18中沿著主表面13的襯底 12的摻雜濃度，從而降低隨后形成的可以位于部分主表面13上的柵電 極之間的泄流電流。保護(hù)層110可形成于襯底12上方。保護(hù)層110可 包括位于襯底12上的墊層(pad layer) 14以及在墊層14上方的抗氧 化層16。保護(hù)層110可以具有較所示出的或多或少的層。襯底12的最 上表面，其被示出為接觸墊層14，是主表面13。保護(hù)層110可保留在 外圍區(qū)域上方直到基本完成NVM陣列18的制造。在一個(gè)實(shí)施例中， 墊層14包括氧化物，以及抗氧化層16包括氮化物。通過(guò)常規(guī)技術(shù)在襯底12上方形成圖形化抗蝕劑層(未示出)，該 層包括在NVM陣列18中將形成溝槽的位置處的開(kāi)口。之后通過(guò)常規(guī) 技術(shù)移除保護(hù)層110暴露出的部分，以暴露出主表面13。在一個(gè)實(shí)施 例中，在移除圖形化的抗蝕劑層之前形成如圖2中示出的溝槽22和23。 在另一實(shí)施例中，之后移除圖形化的抗蝕劑層，并且隨后通過(guò)常規(guī)技 術(shù)形成溝槽22和23。溝槽22和23相互間隔，從主表面13延伸，并包括壁和底部。溝槽22和23的深度可以至少部分地確定與溝槽22和 23相鄰形成的一個(gè)或多個(gè)存儲(chǔ)單元的溝道長(zhǎng)度。在一個(gè)實(shí)施例中，溝 槽22和23的深度在大約50到大約500nm的范圍內(nèi)。在一個(gè)特定實(shí)施 例中，使用定時(shí)的各向異性蝕刻形成溝槽22和23，以產(chǎn)生基本垂直的 壁。在一個(gè)實(shí)施例中，溝槽22和23具有基本相同的深度。沿著溝槽22和23的暴露表面形成絕緣層32，如圖3中所示出的。 絕緣層32可以是或者可以不是基本共形的。在一個(gè)實(shí)施例中，絕緣層 32可以包括氧化物、氮化物、氧氮化物或者其組合。在一個(gè)實(shí)施例中， 絕緣層32可用作注入掩蔽(implant screen)。在一個(gè)特定實(shí)施例中， 通過(guò)熱氧化溝槽22和23中襯底12的暴露部分形成絕緣層32。熱氧化 在移除諸如通過(guò)蝕刻引入的缺險(xiǎn)方面是有益的，有助于使溝槽22和23 的拐角變圓，或者其組合。在另一實(shí)施例中(未示出)，可以沉積絕 緣層32。所沉積的絕緣層32基本會(huì)覆蓋工件的所有暴露表面。摻雜劑被引入到溝槽22和23底部處的部分襯底12中，以形成摻 雜區(qū)52和53，如分別在圖4和5中的頂視圖和截面圖中所示。摻雜區(qū) 52位于襯底12中并在溝槽22的下方，以及摻雜區(qū)53位于襯底12中 并在溝槽23的下方。摻雜區(qū)52和53可以是源/漏("S/D")區(qū)并用 作埋入位線(xiàn)。摻雜劑可以是p型摻雜劑(例如硼)或n型摻雜劑(例 如磷或砷)。在一個(gè)實(shí)施例中，可以使用離子注入來(lái)引入摻雜劑?？?以進(jìn)行可選的熱周期以激活摻雜劑。在另一個(gè)實(shí)施例中，隨后的處理 可以具有一個(gè)或多個(gè)能夠激活摻雜劑的熱周期。在溝槽22和23底部， 摻雜區(qū)52和53的摻雜濃度至少近似為1E19原子/cm3。之后可以形成電荷存儲(chǔ)疊層68，包括介電層62、不連續(xù)存儲(chǔ)元件 64和介電層66，如圖6中所示。在一個(gè)實(shí)施例中，可以在溝槽22和 23的暴露表面上方形成介電層62之前，移除絕緣層32，上述的暴露 表面包括溝槽22和23的壁和底部。在另一實(shí)施例中，將代替介電層 62或者與介電層62結(jié)合地使用絕緣層32。介電層62可使用氧化或氮化氣氛來(lái)熱生長(zhǎng)，或者使用常規(guī)化學(xué)氣相沉積技術(shù)、物理氣相沉積技術(shù)、原子層沉積技術(shù)或者其組合來(lái)進(jìn)行沉積。如果熱生長(zhǎng)介電層62， 那么在NVM陣列18中溝槽的外部不形成介電層62。如果沉積介電層 62 (未示出)，那么可以在工件的基本所有暴露表面上方沉積介電層 62。介電層62可以包括二氧化硅、氮化硅、氧氮化硅、高介電常數(shù)("高 k")材料(例如介電常數(shù)大于8)或其任意組合的一個(gè)或多個(gè)膜。高 k材料可以包括HfaObNc、 HfaSibOc、 HfaSibOcNd 、 HfaZrbOcNd 、 HfaZrbSicOdNe、 HfaZrbOc、 ZraSibOc、 ZraSibOcNd、 Zr02、其他含有Hf 或含有Zr的介電材料、任一種前述的摻雜版本(摻雜鑭的、摻雜鈮的 等)、或其任意組合。介電層62具有近似l至近似10mn范圍內(nèi)的厚 度。介電層62的厚度和材料選擇將基本上確定其介電特性。在一個(gè)實(shí) 施例中，選擇厚度和材料以使介電層62具有小于lOnrn的二氧化硅等 效厚度。之后在NVM陣列18上方形成不連續(xù)存儲(chǔ)元件64。在一個(gè)實(shí)施例 中， 一部分不連續(xù)存儲(chǔ)元件64至少位于溝槽22中，以及另一部分不 連續(xù)存儲(chǔ)元件64至少位于溝槽23中。單獨(dú)的不連續(xù)存儲(chǔ)元件64基本 上相互物理地分離。不連續(xù)存儲(chǔ)元件64可以包括能夠存儲(chǔ)電荷的材料 如硅、氮化物、含金屬材料、其他能夠存儲(chǔ)電荷的適合材料或者其任 意組合。例如，不連續(xù)存儲(chǔ)元件64可包括硅納米晶或者金屬納米簇。 在一個(gè)特定實(shí)施例中，可以在襯底12的暴露表面上方形成基本連續(xù)的 非晶硅(amorphous silicon)層?？梢詫⒃摶具B續(xù)層暴露到熱或其他 處理?xiàng)l件下，其能引起該層"起球(ball up)"或否則形成硅納米晶。 可以不摻雜、在沉積期間摻雜、或者在沉積之后摻雜不連續(xù)的存儲(chǔ)元 件64。在一個(gè)實(shí)施例中，不連續(xù)的存儲(chǔ)元件64可由一種或多種材料形 成，該一種或多種材料的特性在熱氧化工藝期間不會(huì)被顯著不利地影 響。這種材料可包括鉑、鈀、銥、鋨、釕、錸、銦-錫、銦-鋅、鋁-錫 或其任意組合。這些材料中的每一種，除了鉑和鈀，可形成導(dǎo)電金屬 氧化物。在一個(gè)實(shí)施例中，每一個(gè)不連續(xù)存儲(chǔ)元件64在任一維度上都 不大于近似10nm。在另一個(gè)實(shí)施例中，不連續(xù)存儲(chǔ)元件64可以更大，然而，不將不連續(xù)存儲(chǔ)元件64形成得很大以致形成連續(xù)的結(jié)構(gòu)(即，不將所有不連續(xù)存儲(chǔ)元件64熔合在一起)。之后在不連續(xù)存儲(chǔ)元件64上方形成介電層66。介電層66可包括 一個(gè)或多個(gè)介電薄膜，其中任一個(gè)可以是熱生長(zhǎng)的或是沉積的。介電 層66可包括一種或多種材料中的任一種，或者可使用關(guān)于介電層62 所描述的實(shí)施例中的任一個(gè)來(lái)形成。介電層66可具有與介電層62相 比相同或不同的組成，并且可使用與介電層62相比相同或不同的形成 技術(shù)形成。之后在工件上方形成導(dǎo)電層72，如圖7中所示。導(dǎo)電層72可包 括一個(gè)或多個(gè)含半導(dǎo)體或者含金屬的膜。在一個(gè)實(shí)施例中，導(dǎo)電層72 包括通過(guò)化學(xué)氣相沉積工藝沉積的多晶硅或非晶硅。在另一個(gè)實(shí)施例 中，導(dǎo)電層72可包括一種或多種其他材料，或者可通過(guò)另一種工藝沉 積。在一個(gè)特定實(shí)施例中，在沉積時(shí)摻雜導(dǎo)電層72，以及在另一個(gè)特 定實(shí)施例中，在沉積后摻雜導(dǎo)電層72。導(dǎo)電層72的厚度足以至少基本 上填滿(mǎn)NVM陣列18中的溝槽。在一個(gè)實(shí)施例中，導(dǎo)電層72的厚度在 近似50至近似500nm的范圍內(nèi)，并且在完成的器件中，當(dāng)導(dǎo)電層72 包括多晶硅或非晶硅時(shí)，導(dǎo)電層72的剩余部分具有至少1E19原子/cm3 的摻雜劑濃度。位于主表面13上并位于溝槽22和23外部的部分導(dǎo)電層72可以 被移除，如圖8和9中所示。在圖8和其他頂視圖中， 一些介電或絕 緣層未示出，以簡(jiǎn)化對(duì)NVM陣列18中特征之間位置關(guān)系的理解。導(dǎo) 電層72的另外部分被移除，以使剩余材料凹陷到主表面13下方，并 被包含在溝槽22和23內(nèi)，以形成柵電極92和93，其每一個(gè)都具有位 于主表面13下方的上表面。柵電極92位于溝槽22中不連續(xù)存儲(chǔ)元件 64的一部分上，以及柵電極93位于溝槽23中不連續(xù)存儲(chǔ)元件64的另 一部分上。在一個(gè)實(shí)施例中，柵電極92和93中的每一個(gè)都具有基本 為矩形的形狀，如從截面圖所看到的。在一個(gè)特定實(shí)施例中，導(dǎo)電層72是未摻雜的多晶硅，如初始沉積的。之后通過(guò)常規(guī)技術(shù)來(lái)?yè)诫s柵電 極92和93，以使在完成的器件中，柵電極92和93具有至少為1E19 原子/cm3的濃度。在另一實(shí)施例中，能夠與硅反應(yīng)以形成硅化物，并 且可以包括Ti、 Ta、 Co、 W、 Mo、 Zr、 Pt的材料，其它合適的材料或 者其任意組合，形成在柵電極92和93上，并發(fā)生反應(yīng)以形成金屬硅 化物。在一個(gè)特定實(shí)施例中，通過(guò)使用常規(guī)技術(shù)拋光來(lái)實(shí)現(xiàn)移除一部分 導(dǎo)電層72，以暴露出抗氧化層16，之后是定時(shí)蝕刻。在另一實(shí)施例(未 示出)中，移除通過(guò)蝕刻工藝完成而無(wú)需拋光。在另一實(shí)施例中，其 是主表面13和柵電極92和93頂部之間高度差的凹陷在溝槽22和23 深度的20%和80%之間。通過(guò)常規(guī)技術(shù)來(lái)移除NVM陣列18中的保護(hù)層IIO的剩余部分， 如圖10中所示。在一個(gè)實(shí)施例中，墊層14是通過(guò)濕法蝕刻移除的氧 化層，該濕法蝕刻底切不連續(xù)存儲(chǔ)元件64，允許其被沖洗掉。在另一 實(shí)施例(未示出)中，移除介電層66的暴露部分，暴露出不連續(xù)存儲(chǔ) 元件64，其之后經(jīng)受額外的處理以將其從導(dǎo)電改變成電絕緣。在一個(gè) 特定實(shí)施例中，不連續(xù)存儲(chǔ)元件64是硅晶體，其被氧化以形成二氧化 硅。在一個(gè)實(shí)施例中，該工藝中在這一點(diǎn)上，基本沒(méi)有不連續(xù)存儲(chǔ)元 件64位于主表面13上或者沿著位于柵電極22和23頂部之上的溝槽 22和23的壁。之后在NVM陣列18上方形成包括柵極介電部分112和柵間介電 部分114和115的絕緣層，如圖ll中所示。絕緣層可以包括一個(gè)或多 個(gè)介電膜，其中的任一個(gè)可以是熱生長(zhǎng)的或是沉積的。絕緣層可包括 任一種或多種材料或者使用關(guān)于介電層62所描述的任一個(gè)實(shí)施例來(lái)形 成。絕緣層可以具有與介電層62相比相同或不同的組成，并可使用與 介電層62相比相同或不同的技術(shù)來(lái)形成。柵間介電部分114和115的 厚度會(huì)影響存儲(chǔ)單元溝道區(qū)中的電場(chǎng)。設(shè)計(jì)電場(chǎng)來(lái)為每個(gè)存儲(chǔ)單元提供最高的在溝道區(qū)中電場(chǎng)的變化，從而允許源極側(cè)注入。在一個(gè)實(shí)施例中，柵間介電部分114和115的厚度在近似IO至近似30nm的范圍內(nèi)。導(dǎo)電層122形成在NVM陣列18上方，如圖12中所示。導(dǎo)電層 122可包括一個(gè)或多個(gè)含半導(dǎo)體或含金屬的膜。在一個(gè)實(shí)施例中，導(dǎo)電 層122是摻雜的多晶硅。在另一個(gè)實(shí)施例中，導(dǎo)電層122由含金屬材 料形成。在一個(gè)實(shí)施例中，導(dǎo)電層122的厚度在近似20到近似300nm 的范圍內(nèi)。在另一個(gè)實(shí)施例中，當(dāng)導(dǎo)電層122包括多晶硅或非晶硅時(shí)， 導(dǎo)電層122具有至少近似1E19原子/cm3的摻雜劑濃度。使用常規(guī)技術(shù)通過(guò)蝕刻來(lái)圖形化導(dǎo)電層122，以形成導(dǎo)電線(xiàn)132 和133，其包括柵電極，如圖13中所示。導(dǎo)電線(xiàn)132和133可以至少 部分位于溝槽22、溝槽23、在NVM陣列18中的一個(gè)或多個(gè)其他溝槽 或者其任意組合中。在一個(gè)實(shí)施例中，導(dǎo)電線(xiàn)132和133的長(zhǎng)度基本 上垂直于NVM陣列18中的溝槽22和23的長(zhǎng)度?？蛇x的，在導(dǎo)電線(xiàn) 132和133上形成能夠與硅反應(yīng)以形成硅化物(例如Ti、 Ta、 Co、 W、 Mo、 Zr、 Pt、其他合適材料或其任意組合)的材料，并發(fā)生反應(yīng)以形 成金屬硅化物。在另一個(gè)實(shí)施例中，導(dǎo)電線(xiàn)132和133可以用作NVM 陣列18的字線(xiàn)，其一部分用作多個(gè)位單元的柵電極。可選的，側(cè)壁隔 離物可以與導(dǎo)電線(xiàn)132和133相鄰地形成。在一個(gè)實(shí)施例中，NVM陣列18基本上是完成的。在一個(gè)實(shí)施例 中，制作外圍電連接(未示出)以接入NVM陣列18的導(dǎo)電部分。位 于襯底12外圍部分上面的保護(hù)層IIO可被移除，且另一個(gè)保護(hù)層(未 示出)可形成在NVM陣列18上方，在外圍區(qū)域中制造部件期間其可 保護(hù)NVM陣列18。繼續(xù)處理以形成基本完成的電子器件。使用一種 或多種常規(guī)技術(shù)形成一個(gè)或多個(gè)絕緣層、 一個(gè)或多個(gè)導(dǎo)電層以及一個(gè) 或多個(gè)封裝層。在另一個(gè)實(shí)施例中，可以使用不同的NVM陣列18布局和互連方 案。在該實(shí)施例中，可以使用前述任一個(gè)實(shí)施例進(jìn)行通過(guò)在所有NVM 陣列18 (圖12)上方形成導(dǎo)電層122的工藝?？梢詧D形化并蝕刻導(dǎo)電層122以形成導(dǎo)電線(xiàn)142至145，如圖14 中所示。導(dǎo)電線(xiàn)142至145能用作NVM陣列18中的字線(xiàn)。導(dǎo)電線(xiàn)142 至145的長(zhǎng)度基本上平行于溝槽22和23的長(zhǎng)度。在一個(gè)實(shí)施例中， 部分導(dǎo)電線(xiàn)142至145可以位于溝槽22和23的凹陷中。形成導(dǎo)電線(xiàn) 142至145的組成和方法可以是關(guān)于形成導(dǎo)電線(xiàn)132和133所描述的任 一種?？蛇x的，側(cè)壁隔離物146可以與導(dǎo)電線(xiàn)142至145相鄰地形成。如圖15中所示的圖形化的抗蝕劑層156形成在工件上方，以暴露 出部分導(dǎo)電線(xiàn)142至145以及部分柵極介電部分112(圖15中未示出)。 在一個(gè)實(shí)施例中，在圖形化的抗蝕劑層156中的開(kāi)口基本上對(duì)應(yīng)于隨 后在其上將形成位線(xiàn)的位置。將摻雜劑引入到部分襯底12中以形成摻 雜區(qū)154，如圖15中所示。摻雜劑可以是p型摻雜劑(如硼)或者是 n型摻雜劑(如磷或砷)。在一個(gè)實(shí)施例中，可以使用離子注入引入摻 雜劑。之后使用常規(guī)技術(shù)移除圖形化的抗蝕劑層156。在一個(gè)實(shí)施例中， 注入的摻雜劑通過(guò)一個(gè)或多個(gè)隨后的熱周期(thermal cycle)激活，其 可以用于或可以不用于不同的主要目的，如氧化、沉積、退火、驅(qū)動(dòng) 或激活不同的注入摻雜劑。在一個(gè)實(shí)施例中，每一個(gè)摻雜區(qū)154都具 有至少近似lE19原子/cr^的摻雜劑濃度。在特定實(shí)施例中，在完成的 器件中，摻雜區(qū)154用作S/D區(qū)。在一個(gè)實(shí)施例中，NVM陣列18現(xiàn)在除了電連接之外基本上是完 成的。移除位于襯底12外圍部分上的剩余部分保護(hù)層110 (圖15中未 示出)，以及可在NVM陣列18上方形成另一保護(hù)層(未示出)，其 在外圍區(qū)域中制造部件期間可以保護(hù)NVM陣列18。可以使用一種或 多種常規(guī)技術(shù)進(jìn)行外圍區(qū)域中的部件制造。在于外圍成的電子器件，如圖16和17中所示的。參考圖17，層間介電層152通過(guò)常規(guī)技術(shù)形成于工件上方。層間介電 層152被圖形化以形成接觸開(kāi)口，該接觸開(kāi)口延伸到摻雜區(qū)154和圖 16和17中未示出的NVM陣列18的其他部分。層間介電層152可以 包括絕緣材料，例如氧化物、氮化物、氧氮化物或者其組合。在具體 實(shí)施例中，可以使用各向異性蝕刻以形成接觸開(kāi)口。之后形成接觸插塞162以及導(dǎo)電線(xiàn)164和165。導(dǎo)電線(xiàn)164和165 的長(zhǎng)度基本垂直于導(dǎo)電線(xiàn)142至145的長(zhǎng)度，如圖16中所示。在一個(gè) 實(shí)施例中，導(dǎo)電線(xiàn)164和165是NVM陣列18的位線(xiàn)，以及導(dǎo)電插塞 162是位線(xiàn)接觸。參考圖16，示出位于導(dǎo)電線(xiàn)164和165之間的部分 襯底12。盡管于圖16中未示出，但是摻雜區(qū)154位于該部分襯底12 之間的導(dǎo)電線(xiàn)164和165下方。在一個(gè)實(shí)施例中，導(dǎo)電插塞162在導(dǎo)電線(xiàn)164和165之前形成。 在一個(gè)特定實(shí)施例中，導(dǎo)電層(未示出)形成在層間介電層152上方 并基本填充了其中的接觸開(kāi)口。位于接觸開(kāi)口外部的部分導(dǎo)電層被移 除，以形成導(dǎo)電插塞162。在一個(gè)實(shí)施例中，可進(jìn)行常規(guī)化學(xué)機(jī)械拋光 操作，并且在另一個(gè)實(shí)施例中，可進(jìn)行常規(guī)蝕刻工藝。之后沉積并圖形化另一個(gè)絕緣層(未示出)以形成溝槽，在該溝 槽位置處，隨后將形成導(dǎo)電線(xiàn)164和165?？梢栽贜VM陣列18中、 NVM陣列18外部或者其組合中的位置上形成其他溝槽。在一個(gè)實(shí)施 例中，在層間介電層152上方形成另一導(dǎo)電層，且其基本填充了絕緣 層中的溝槽。位于絕緣層中溝槽外部的部分導(dǎo)電層被移除以形成導(dǎo)電 線(xiàn)164和165。在一個(gè)實(shí)施例中，可以進(jìn)行常規(guī)化學(xué)機(jī)械拋光操作，以 及在另一個(gè)實(shí)施例中，可以進(jìn)行常規(guī)蝕刻工藝。盡管圖16和17中未 示出，絕緣層可以位于導(dǎo)電線(xiàn)164和165之間的基本相同的高度處。 在另一個(gè)實(shí)施例(未示出)中，使用常規(guī)雙鑲嵌工藝同時(shí)形成導(dǎo)電插塞162以及導(dǎo)電線(xiàn)164和165。導(dǎo)電插塞162以及導(dǎo)電線(xiàn)164和165可以包括相同或不同的導(dǎo)電 材料。導(dǎo)電插塞162以及導(dǎo)電線(xiàn)164和165中的每一個(gè)都可以包括摻 雜的硅、鎢、鈦、鉭、氮化鈦、氮化鉭、鋁、銅、另一種合適的導(dǎo)電 材料或其任意組合。在一個(gè)特定實(shí)施例中，導(dǎo)電插塞162包括鉤，以 及導(dǎo)電線(xiàn)164和165包括銅?？稍谙鄳?yīng)的導(dǎo)電層(例如導(dǎo)電插塞162 的鎢以及導(dǎo)電線(xiàn)164和165的銅)之前形成可選的阻擋層、粘著層或 其組合。任選的帽蓋層(例如含金屬的氮化物)可用于密封導(dǎo)電線(xiàn)164 和165中的銅。在另一實(shí)施例中(未示出)，可以形成并圖形化另外的絕緣和導(dǎo) 電層，以形成一個(gè)或多個(gè)另外高度的互連層。在已經(jīng)形成最后一個(gè)互 連層之后，在包括NVM陣列18和外圍區(qū)域的襯底12上形成鈍化層 172。鈍化層172可以包括一個(gè)或多個(gè)絕緣薄膜，如氧化物、氮化物、 氧氮化物或其組合。在另一個(gè)實(shí)施例中，可使用再一種NVM陣列18布局和互連方案。 在該實(shí)施例中，可以使用關(guān)于圖1至13的上述任一個(gè)實(shí)施例進(jìn)行到形 成導(dǎo)電線(xiàn)132和133 (圖13)的工藝。在一個(gè)實(shí)施例中，位于襯底12 外圍區(qū)域上的剩余部分保護(hù)層110(未示出)被移除，并且可以在NVM 陣列18上方形成另一個(gè)保護(hù)層(未示出)，該保護(hù)層可在外圍區(qū)域中 部件制造期間保護(hù)NVM陣列18。可使用一種或多種常規(guī)技術(shù)進(jìn)行外 圍區(qū)域中的部件制造。在于外圍區(qū)域中制造部件基本完成后，可以移 除位于NVM陣列18上的保護(hù)層。在一個(gè)實(shí)施例中，外圍區(qū)域和NVM陣列18的剩余處理可以基本 上同時(shí)發(fā)生。在形成導(dǎo)電線(xiàn)132和133以及包括NVM陣列18和外圍 區(qū)域中的柵電極的其它導(dǎo)電線(xiàn)之后，將摻雜劑引入到襯底12中，以在 導(dǎo)電線(xiàn)132和133之間并且在溝槽22和23的外部和鄰近的位置處形成摻雜區(qū)182，如圖18中所示。摻雜區(qū)182可以包括任一種或多種材 料，或使用關(guān)于摻雜區(qū)154所描述的任一實(shí)施例來(lái)形成。摻雜區(qū)182 可以具有與摻雜區(qū)154相比相同或不同的組成，以及可以使用與摻雜 區(qū)154相比相同或不同的形成技術(shù)來(lái)形成。可選的，可以在形成摻雜 區(qū)182中所使用的單獨(dú)操作之前、之后或之間，與導(dǎo)電線(xiàn)132和133 相鄰地形成隔離物(spacer)(未示出)。在一個(gè)具體實(shí)施例中，可以 形成任選的側(cè)壁隔離物，如之前關(guān)于其他實(shí)施例所描述的。在一個(gè)實(shí) 施例中，摻雜區(qū)182可用作完成的器件中的S/D區(qū)。在特定實(shí)施例中， 每個(gè)摻雜區(qū)182都具有至少近似1E19原子/cm3的摻雜劑濃度。可選的， 可使用常規(guī)技術(shù)從部分導(dǎo)電線(xiàn)132和133以及摻雜區(qū)182來(lái)形成金屬 硅化物。之后，使用之前關(guān)于形成和圖形化層間介電層152所描述的任一 實(shí)施例，形成并圖形化層間介電層152，以形成接觸開(kāi)口，如圖19和 20中所示。與之前實(shí)施例相比，接觸開(kāi)口的位置改變?cè)谟诮佑|開(kāi)口延 伸到摻雜區(qū)182。參考圖19和20，如前所述，可以形成層間介電層152。之后使用 如之前對(duì)于導(dǎo)電插塞162所描述的任一實(shí)施例，來(lái)形成導(dǎo)電插塞192。 導(dǎo)電插塞192的位置不同于所示出的導(dǎo)電插塞162的位置。參考圖19和20，之后將絕緣層192沉積到層間介電層152和導(dǎo) 電插塞192上，并將其圖形化以形成溝槽，在該溝槽位置處，隨后將 形成導(dǎo)電線(xiàn)194至196?？梢栽赩NM陣列18中、在VNM陣列18外 部或者其組合的位置處形成其他溝槽。之后使用之前關(guān)于導(dǎo)電線(xiàn)164 和165所描述的任一實(shí)施例來(lái)形成導(dǎo)電線(xiàn)194至196。導(dǎo)電線(xiàn)194至 196可以用作NVM陣列18內(nèi)的位線(xiàn)。導(dǎo)電插塞192以及導(dǎo)電線(xiàn)194 至196的位置分別不同于所示出的導(dǎo)電插塞162以及導(dǎo)電線(xiàn)164和165 的位置。導(dǎo)電線(xiàn)194至196的方向不同于導(dǎo)電線(xiàn)164和165的方向。 導(dǎo)電線(xiàn)194至196的長(zhǎng)度基本上垂直于導(dǎo)電線(xiàn)132和133的長(zhǎng)度，如圖19中所示。在另一實(shí)施例(未示出)中，形成并圖形化另外的絕緣和導(dǎo)電層， 以形成另外高度的互連層。在已經(jīng)形成了最后的互連層之后，在包括VNM陣列18和外圍區(qū)域的襯底12上方形成鈍化層172。鈍化層172 可以包括一個(gè)或多個(gè)絕緣膜，例如氧化物、氮化物、氧氮化物或其組在另一個(gè)實(shí)施例中，可使用再一種NVM陣列18布局和互連方案。 該布局和互連方案與圖1至13和圖18至20中所示的實(shí)施例是相似的， 除了使用了虛地陣列體系結(jié)構(gòu)，而不是導(dǎo)電線(xiàn)194至196。在閱讀以下 參考圖21至25的描述之后，該布局和結(jié)構(gòu)將更加顯而易見(jiàn)。在該工藝中的相對(duì)早期，開(kāi)口 210形成在保護(hù)層110中，以及沿 著溝槽22和23外部的襯底12的主表面13形成摻雜區(qū)214、215和216， 如圖21和22中所示，其分別與圖4和5相似。開(kāi)口210以及摻雜區(qū) 214、 215和216可使用一個(gè)或多個(gè)常規(guī)技術(shù)來(lái)形成。開(kāi)口210可在形 成溝槽22和23之前或之后形成。例如，保護(hù)層110中的所有開(kāi)口都 可以基本同時(shí)形成?？梢栽陂_(kāi)口 210上方形成掩模(未示出)，以基 本防止在開(kāi)口 210下方形成溝槽。在形成溝槽22和23之后可以移除 掩模。在另一實(shí)施例中，在己經(jīng)形成溝槽22和23之后，可以在開(kāi)口 210上方形成不同的掩模(未示出)，以及在形成開(kāi)口 210之后可以移 除該不同的掩模?？梢砸耘c關(guān)于圖3描述的實(shí)施例相似的方式，沿著 開(kāi)口 210的底部形成絕緣層32?？梢允褂藐P(guān)于摻雜區(qū)52和53所述的任一個(gè)或多個(gè)實(shí)施例來(lái)形成 摻雜區(qū)214、 215和216。與摻雜區(qū)52和53相比，摻雜區(qū)214、 215和 216的摻雜劑的種類(lèi)、濃度和廓圖以及形成可以相同或不同。在一個(gè)實(shí) 施例中，摻雜區(qū)214、215和216可基本上與摻雜區(qū)52和53同時(shí)形成。 每個(gè)摻雜區(qū)52、 53、 214、 215和216具有基本上相互平行的長(zhǎng)度并能用作埋入位線(xiàn)。與摻雜區(qū)214、 215和216相比，摻雜區(qū)52和53位于 襯底12中較深的高度處。在再一實(shí)施例(未示出)中，不形成開(kāi)口 210。代替地，在形成 溝槽22和23之后，在形成絕緣層32之前，移除在NVM陣列18中的 剩余部分保護(hù)層110?？梢栽谛纬蓳诫s區(qū)52和53時(shí)形成摻雜區(qū)214、 215和216。摻雜區(qū)214、 215和216可延伸到溝槽22和23的壁。在使用上述任一個(gè)實(shí)施例或?qū)嵤├M合來(lái)形成摻雜區(qū)52、53、214、 215和216之后，使用關(guān)于圖6至13所述的任一個(gè)或多個(gè)實(shí)施例來(lái)繼 續(xù)處理。圖23和24包括部分VNM陣列18的圖示，并且基本完成了 NVM陣列的形成。與圖19至20中的導(dǎo)電線(xiàn)194至196相比，可使用 摻雜區(qū)214至216代替導(dǎo)電線(xiàn)194至196。在一個(gè)實(shí)施例中，制作外圍電連接(未示出)以接入NVM陣列 18的導(dǎo)電部分。可以移除位于襯底12的外圍區(qū)上的保護(hù)層110，以及 可以在NVM陣列18上方形成另一保護(hù)層(未示出)，其可以在外圍 區(qū)域中的部件制造期間保護(hù)NVM陣列18。可繼續(xù)處理以形成基本完 成的電子器件。使用一種或多種常規(guī)技術(shù)形成一個(gè)或多個(gè)絕緣層、一 個(gè)或多個(gè)導(dǎo)電層和一個(gè)或多個(gè)密封層。在另一實(shí)施例中，可以使用再一種NVM陣列18布局和互連方案。 該布局和互連方案與圖1至13和圖18至20中所示出的實(shí)施例相似， 除了多個(gè)位線(xiàn)位于溝槽22和23之間，并且在位線(xiàn)和位線(xiàn)下方的僅一 些摻雜區(qū)之間進(jìn)行電連接。在閱讀以下參考圖25至29的描述之后， 布局和結(jié)構(gòu)將更顯而易見(jiàn)。在該實(shí)施例中，可以使用之前關(guān)于圖1至13所述的任一實(shí)施例來(lái) 進(jìn)行到形成導(dǎo)電線(xiàn)132和133 (圖13)的工藝。在一個(gè)實(shí)施例中，可 以增加溝槽22和23之間的間隔，以允許適當(dāng)形成與設(shè)計(jì)規(guī)則相符的位線(xiàn)和接觸，如圖25中所示。在另一實(shí)施例中，位于襯底12的外圍區(qū)域上的保護(hù)層110的剩余部分(未示出)被移除，并且可以在NVM 陣列18上方形成另一保護(hù)層(未示出)，其可以在于外圍區(qū)域中部件 制造期間保護(hù)NVM陣列18?？墒褂靡环N或多種常規(guī)技術(shù)進(jìn)行外圍區(qū) 域中的部件制造。在外圍區(qū)域中制造部件基本上完成之后，可移除位 于NVM陣列18上的保護(hù)層。如圖26中所示的形成導(dǎo)電線(xiàn)132和133以及摻雜區(qū)222可以使用 關(guān)于導(dǎo)電線(xiàn)132、 133和摻雜區(qū)182所描述的任一種實(shí)施例來(lái)進(jìn)行，如 圖18中所示。之后，使用之前關(guān)于形成和圖形化層間介電層152所描 述的任一個(gè)實(shí)施例，形成并圖形化層間介電層152，以形成接觸開(kāi)口， 如圖27和28中所示。接觸開(kāi)口的位置改變?cè)谟诮佑|開(kāi)口延伸到摻雜 區(qū)222。參考圖27和28，之后使用之前對(duì)于導(dǎo)電插塞192和導(dǎo)電線(xiàn)194 至196所描述的任一種實(shí)施例來(lái)形成導(dǎo)電插塞232和導(dǎo)電線(xiàn)234至237。 導(dǎo)電線(xiàn)234至237用作NVM陣列18中的位線(xiàn)。導(dǎo)電插塞232和導(dǎo)電 線(xiàn)234至237的位置分別不同于所示出的導(dǎo)電插塞192和導(dǎo)電線(xiàn)194 至196的位置。導(dǎo)電線(xiàn)234至237的方向基本上與導(dǎo)電線(xiàn)194至196 的方向相同。導(dǎo)電線(xiàn)234和234的長(zhǎng)度基本上垂直于導(dǎo)電線(xiàn)132和133 的長(zhǎng)度，如圖27中所示。與導(dǎo)電線(xiàn)194至196不同，導(dǎo)電線(xiàn)234至237 中的每一個(gè)都具有電連接，經(jīng)由導(dǎo)電插塞232僅電連接至一些下方的 摻雜區(qū)222。在一個(gè)特定實(shí)施例中，至下部摻雜區(qū)222的電連接在導(dǎo)電 線(xiàn)235和236之間交替。參考圖27，導(dǎo)電線(xiàn)235電連接到摻雜區(qū)222 的中間行，并且導(dǎo)電線(xiàn)236電連接到摻雜區(qū)222的頂部和底部行。在另一實(shí)施例(未示出)中，形成并圖形化另外的絕緣和導(dǎo)電層 以形成另外的互連層。在形成最后的互連層之后，在包括NVM陣列 18和外圍區(qū)域的襯底12上方形成鈍化層172。鈍化層172可以包括一 個(gè)或多個(gè)絕緣膜，例如氧化物、氮化物、氧氮化物或其組合。在另一替換實(shí)施例中，溝槽22和23中的柵電極可以具有與側(cè)壁 隔離物相似的形狀。工藝可以開(kāi)始于如圖6中所示的工件。導(dǎo)電層252 可以如圖29中所示地沉積。在一個(gè)實(shí)施例中，導(dǎo)電層252是相對(duì)較薄、 基本上共形的層。可以使用關(guān)于導(dǎo)電層72所述的任一個(gè)或多個(gè)實(shí)施例 來(lái)形成導(dǎo)電層252。導(dǎo)電層252的厚度不足以填滿(mǎn)NVM陣列18中的 溝槽結(jié)構(gòu)22和23。在一個(gè)實(shí)施例中，導(dǎo)電層252的厚度在近似10nm 至近似100nm的范圍內(nèi)。之后各向異性蝕刻導(dǎo)電層252可以形成如圖30中所示的柵電極 262和263。當(dāng)形成時(shí)，在溝槽22和23內(nèi)，柵電極262和263可以基 本具有側(cè)壁隔離物形狀。盡管未示出頂視圖，柵電極262和263是環(huán) 形的，每個(gè)柵電極262和263都位于沿著溝槽22和23的周邊位置。 由此，對(duì)于每個(gè)溝槽22和23中的每個(gè)柵電極262和263具有對(duì)向彎 曲表面的間隔開(kāi)的左和右部份相互連接。之后可以完成處理NVM陣列 18，如之前其他實(shí)施例所描述的。在一個(gè)實(shí)施例中，當(dāng)形成導(dǎo)電線(xiàn)132 和133時(shí)，可以使用另外的各向同性蝕刻部分以降低在隨后形成的導(dǎo) 電線(xiàn)132和133之間形成不希望的電連接或者泄漏路徑的可能性。在閱讀本說(shuō)明書(shū)之后，本領(lǐng)域技術(shù)人員將理解，可以使用關(guān)于襯 底12摻雜部分的很多變化。作為NVM陣列18中存儲(chǔ)單元的至少部分 源/漏區(qū)的摻雜區(qū)域具有與襯底12相比相反的導(dǎo)電類(lèi)型。如圖中所示出 的襯底12的部分可以位于或可以不位于一個(gè)或多個(gè)阱區(qū)中。這種阱區(qū) 可以不同于外圍區(qū)域(NVM陣列18外部)中一個(gè)或多個(gè)其它阱區(qū)。 可以進(jìn)行其他摻雜，這可能影響擊穿電壓、電阻率、閩值電壓、熱載 流子生成、 一種或多種其他電特性或者其任何組合。本領(lǐng)域技術(shù)人員 將能夠形成具有滿(mǎn)足其需求或愿望的摻雜特性的電子器件。NVM陣列18可以包括使用如之前所述的任一個(gè)布局的存儲(chǔ)單元。 描述電路示意圖及對(duì)物理實(shí)施例的交叉引用，以更好地說(shuō)明如何電構(gòu)成和編程N(yùn)VM陣列18中的存儲(chǔ)單元。圖31包括關(guān)于圖32中所示的實(shí)施例描述的實(shí)施例的電路示意圖。 在NVM陣列18中確定存儲(chǔ)單元2711、 2712、 2721和2722的方向， 如圖31中所示。在圖中，"BL"指的是位線(xiàn)，"GL"指的是柵極線(xiàn)， "CG"指的是控制柵極線(xiàn)，以及"SG"指的是選擇柵極線(xiàn)。根據(jù)偏置 條件，GL可以是CG或者SG。參考圖31， BL1 2762電連接到存儲(chǔ)單元2711的S/D區(qū)和存儲(chǔ)單 元2721的S/D區(qū)。BL2 2764電連接到存儲(chǔ)單元2711和2721的另一 S/D區(qū)和存儲(chǔ)單元2712的S/D區(qū)以及存儲(chǔ)單元2722的S/D區(qū)。BL3 2766 電連接到存儲(chǔ)單元2712和2722的另一 S/D區(qū)。GL1 2742電連接到存 儲(chǔ)單元2711的柵電極和存儲(chǔ)單元2721的柵電極。GL2 2744電連接到 存儲(chǔ)單元2711和2721的其他柵電極和存儲(chǔ)單元2712的柵電極和存儲(chǔ) 單元2722的柵電極。GL3 2746電連接到存儲(chǔ)單元2712和2722的其他 柵電極。SG1 2702電連接到存儲(chǔ)單元2711的選擇柵電極和存儲(chǔ)單元 2712的選擇柵電極。SG2 2704電連接到存儲(chǔ)單元2721的選擇柵電極 和存儲(chǔ)單元2722的選擇柵電極。存儲(chǔ)單元2711包括電荷存儲(chǔ)區(qū)27110 和27111。存儲(chǔ)單元2712包括電荷存儲(chǔ)區(qū)27120和27121。存儲(chǔ)單元 2713包括電荷存儲(chǔ)區(qū)27130和27131。存儲(chǔ)單元2714包括電荷存儲(chǔ)區(qū) 27140和27141。圖32示出了對(duì)應(yīng)于包括存儲(chǔ)單元2711和2712的行的一部分NVM 陣列18的物理實(shí)施例。圖32基本上與圖12相同，除了在圖32中使 用如電路示意圖中所使用的附圖標(biāo)記。存儲(chǔ)單元2711和2712的電荷存儲(chǔ)區(qū)于圖31和32中示出。存儲(chǔ) 單元2711包括電荷存儲(chǔ)區(qū)27110和27111，以及存儲(chǔ)單元2712包括電 荷存儲(chǔ)區(qū)27120和27121 。存儲(chǔ)單元2721和2722包括相似的電荷存儲(chǔ) 區(qū)，但是在圖31中沒(méi)有特別指出該電荷存儲(chǔ)區(qū)。在閱讀相對(duì)應(yīng)的關(guān)于如以下將描述的電子器件的操作之后，電荷存儲(chǔ)區(qū)的意義對(duì)本領(lǐng)域技 術(shù)人員是顯而易見(jiàn)的。圖33包括具有用于如圖31中所示的存儲(chǔ)單元的一些工作電壓的 表格。"Pgm"表示編程。對(duì)電荷存儲(chǔ)區(qū)27110和27111的引用指的是 存儲(chǔ)單元2711，以及更具體地，分別指的是編程或閱讀在存儲(chǔ)單元2711 的左手側(cè)柵電極和右手側(cè)柵電極下方的不連續(xù)存儲(chǔ)元件。雖然在圖33 中的表格以及本說(shuō)明書(shū)中的其它表格中給出很多電壓，但是也可使用 其他電壓。由于電壓絕對(duì)值隨著物理參數(shù)的變化而變化，因此在電壓 之間的相對(duì)值和比率而非其絕對(duì)值，是更相關(guān)的。可以通過(guò)在襯底12和存儲(chǔ)單元柵電極之間創(chuàng)建約12至16伏范圍 內(nèi)的電勢(shì)差來(lái)擦除如圖31中所示出的所有存儲(chǔ)單元。在一個(gè)實(shí)施例中， 可以通過(guò)設(shè)置襯底12 (或者其中的阱區(qū))至近似+ 7伏、設(shè)置柵極線(xiàn) 至-7伏并允許位線(xiàn)電浮置來(lái)進(jìn)行擦除。SG1和SG2可以設(shè)置在-7伏或 者允許其電浮置。在另一個(gè)實(shí)施例中，可以通過(guò)設(shè)置襯底12 (或其中 的阱區(qū))至近似-7伏、設(shè)置柵極線(xiàn)至+ 7伏并允許位線(xiàn)電浮置來(lái)進(jìn)行擦 除。注意，用于襯底12和柵極線(xiàn)的電壓不需要關(guān)于0伏對(duì)稱(chēng)。例如， 可以使用+5伏和-9伏的組合。在閱讀本說(shuō)明書(shū)之后，本領(lǐng)域技術(shù)人員 將能夠確定用于滿(mǎn)足其需求和愿望的擦除的一組電壓。圖34包括關(guān)于圖35中所示出的實(shí)施例所描述的實(shí)施例的電路示 意圖。在NVM陣列18中確定存儲(chǔ)單元3011、 3012、 3013、 3014、 3021、 3022、 3023和3024的方向，如圖34中所示。參考圖34， BL1 3062電連接到存儲(chǔ)單元3011、 3012、 3013和3014 的S/D區(qū)。BL2 3064電連接到存儲(chǔ)單元3021、 3022、 3023和3024的 S/D區(qū)。BL3 3066電連接到存儲(chǔ)單元3011、 3012、 3021和3022的另 一S/D區(qū)。BL4 3068電連接到存儲(chǔ)單元3013、 3014、 3023和3024的 另一S/D區(qū)。CG1 3082電連接到存儲(chǔ)單元3011、 3012、 3021和3022的控制柵電極。CG2 3084電連接到存儲(chǔ)單元3013、 3014、 3023和3024 的控制柵電極。SG1 3002電連接到存儲(chǔ)單元3011和3021的選擇柵電 極，SG2電連接到存儲(chǔ)單元3012和3022的選擇柵電極。SG3電連接 到存儲(chǔ)單元3013和3023的選擇柵電極，以及SG4 3008電連接到存儲(chǔ) 單元3014和3024的選擇柵電極。位單元3011包括電荷存儲(chǔ)區(qū)30111。 位單元3012含有電荷存儲(chǔ)區(qū)30121。位單元3013包括電荷存儲(chǔ)區(qū) 30131。位單元3014包括電荷存儲(chǔ)區(qū)30141。位單元3021包括電荷存 儲(chǔ)區(qū)30211。位單元3022包括電荷存儲(chǔ)區(qū)30221。位單元3023包括電 荷存儲(chǔ)區(qū)30231。位單元3024包括電荷存儲(chǔ)區(qū)30241。如圖34中所示出的，SG1 3002、 SG2 3004、 SG3 3006和SG4 3008 中的每一個(gè)都電連接到僅一列存儲(chǔ)單元。CG1 3082和CG2 3084中的 每一個(gè)都電連接到多于一列存儲(chǔ)單元，以及更具體地，電連接到兩列 存儲(chǔ)單元。圖35示出了與包括存儲(chǔ)單元3011、 3012、 3013和3014的行相對(duì) 應(yīng)的一部分NVM陣列18的物理實(shí)施例。圖35基本上與圖17相同， 除了在圖35中使用電路示意圖中所使用的附圖標(biāo)記。圖36包括具有 用于如圖34中所示的存儲(chǔ)單元的一些工作電壓的表格。在一個(gè)示意性 實(shí)施例中，編程存儲(chǔ)單元3012的電荷存儲(chǔ)區(qū)30121?？梢酝ㄟ^(guò)在襯底12和存儲(chǔ)單元的柵電極之間創(chuàng)建約12至16伏范 圍內(nèi)的電勢(shì)差來(lái)擦除如圖34中所示的所有存儲(chǔ)單元。在一個(gè)實(shí)施例中， 可以通過(guò)設(shè)置襯底12 (或者其中的阱區(qū))至近似+ 7伏、將柵極線(xiàn)設(shè) 置為-7伏并允許位線(xiàn)電浮置來(lái)進(jìn)行擦除。SG1和SG2可以被設(shè)置成-7 伏或允許電浮置。在另一實(shí)施例中，可以通過(guò)設(shè)置襯底12 (或者其中 的阱區(qū))至近似-7伏、設(shè)置柵極線(xiàn)至+ 7伏并允許位線(xiàn)電浮置來(lái)進(jìn)行擦 除。注意，襯底12和柵極線(xiàn)所使用的電壓不需要關(guān)于0伏對(duì)稱(chēng)。例如， 可以使用+ 5伏和-9伏的組合。在閱讀本說(shuō)明書(shū)之后，本領(lǐng)域技術(shù)人員 將能夠確定用于滿(mǎn)足其需求或愿望的擦除的一組電壓。圖37包括關(guān)于圖38中所示的實(shí)施例所描述的實(shí)施例的電路示意 圖。如圖37中所示，在NVM陣列18中確定存儲(chǔ)單元3311、 3312、 3313、 3314、 3321、 3322、 3323和3324的方向。參考圖37, BL1 3362電連接到存儲(chǔ)單元3311的S/D區(qū)和存儲(chǔ)單 元3321的S/D區(qū)。BL2 3364電連接到存儲(chǔ)單元3311和3321的另一 S/D區(qū)及存儲(chǔ)單元3312和3322的S/D區(qū)。BL3 3366電連接到存儲(chǔ)單 元3312和3322的另一S/D區(qū)及存儲(chǔ)單元3313和3323的另一 S/D區(qū)。 BL4 3368電連接到存儲(chǔ)單元3313和3323的另一 S/D區(qū)及存儲(chǔ)單元 3314和3324的S/D區(qū)。BL5 3369電連接到存儲(chǔ)單元3314和3324的 另一S/D區(qū)。CG1 3382電連接到存儲(chǔ)單元3311、 3312、 3321和3322 的控制柵電極。CG2 3384電連接到存儲(chǔ)單元3313、 3314、 3323和3324 的控制柵電極。SG1 3302電連接到存儲(chǔ)單元3311、 3312、 3313和3314 的選擇柵電極。SG2 3304電連接到存儲(chǔ)單元3321、 3322、 3323和3324 的選擇柵電極。位單元3311包括電荷存儲(chǔ)區(qū)33111。位單元3312包括 電荷存儲(chǔ)區(qū)33121。位單元3313包括電荷存儲(chǔ)區(qū)33131。位單元3314 包括電荷存儲(chǔ)區(qū)33141。位單元3321包括電荷存儲(chǔ)區(qū)33211。位單元 3322包括電荷存儲(chǔ)區(qū)33221。位單元3323包括電荷存儲(chǔ)區(qū)33231 。位 單元3324包括電荷存儲(chǔ)區(qū)3241。如圖37中所示出的，SG1 3302和SG2 3304中的每一個(gè)都電連接 到僅一行存儲(chǔ)單元。CG1 3382和CG2 3384中的每一個(gè)都電連接到多 于一列存儲(chǔ)單元，以及更具體地，電連接到兩列存儲(chǔ)單元。圖38示出了與包括存儲(chǔ)單元3311、 3312、 3313和3314的行對(duì)應(yīng) 的一部分NVM陣列18的物理實(shí)施例。圖38基本上與圖20的實(shí)施例 相同，除了在圖38中使用了如電路示意圖中所使用的附圖標(biāo)記。圖39 包括具有用于如圖37中所示的存儲(chǔ)單元的一些工作電壓的表格?？梢酝ㄟ^(guò)在襯底12 (或者其中的阱區(qū))和存儲(chǔ)單元的柵電極之間創(chuàng)建約12至極16伏范圍內(nèi)的電勢(shì)差來(lái)擦除如圖37中所示的所有存儲(chǔ) 單元。在一個(gè)實(shí)施例中，可以通過(guò)設(shè)置襯底12 (或其中的阱區(qū))至近 似+ 7伏、設(shè)置柵極線(xiàn)至-7伏并允許位線(xiàn)電浮置來(lái)進(jìn)行擦除。SG1和 SG2可以設(shè)置成-7伏或允許電浮置。在另一實(shí)施例中，可以通過(guò)設(shè)置 襯底12 (或其中的阱區(qū))至近似-7伏、設(shè)置柵極線(xiàn)至+ 7伏并允許位 線(xiàn)電浮置來(lái)進(jìn)行擦除。注意，用于襯底12和柵極線(xiàn)的電壓不需要關(guān)于 0伏對(duì)稱(chēng)。例如，可以使用+5伏和-9伏的組合。在閱讀本說(shuō)明書(shū)之后， 本領(lǐng)域技術(shù)人員將能夠確定用于滿(mǎn)足其需求或愿望的擦除的一組電 壓?？梢酝ㄟ^(guò)圖37中示出的電路示意圖來(lái)表示關(guān)于圖21至24所描述 的實(shí)施例，并且實(shí)施例可以使用如圖39中所列出的電壓進(jìn)行操作。圖40包括關(guān)于圖41中所示的實(shí)施例描述的實(shí)施例的電路示意圖。 在NVM陣列18中確定存儲(chǔ)單元3611、 3612、 3613、 3614、 3621、 3622、 3623和3624的方向，如圖40中所示的。參考圖40， BL1 3662電連接到存儲(chǔ)單元3611的S/D區(qū)和存儲(chǔ)單 元3621的S/D區(qū)。BL2 3664電連接到存儲(chǔ)單元3611和3621的另一 S/D區(qū)及存儲(chǔ)單元3612和3622的S/D區(qū)。BL3 3666電連接到存儲(chǔ)單 元3612和3622的另一 S/D區(qū)。BL4 3668電連接到存儲(chǔ)單元3613和 3623的S/D區(qū)。BL5 3670電連接到存儲(chǔ)單元3613和3623的另一 S/D 區(qū)，以及存儲(chǔ)單元3614和3624的S/D區(qū)。BL6 3672電連接到存儲(chǔ)單 元3614和3624的另一S/D區(qū)。CG1 3682電連接到存儲(chǔ)單元3611、3612、 3621和3622的控制柵電極。CG2 3684電連接到存儲(chǔ)單元3613、 3614、 3623和3624的控制柵電極。SG1 3602電連接到存儲(chǔ)單元3611、 3612、 3613和3614的選擇柵電極。SG2 3604電連接到存儲(chǔ)單元3621、 3622、 3623和3624的選擇柵電極。位單元3611包括電荷存儲(chǔ)區(qū)36111。位 單元3612包括電荷存儲(chǔ)區(qū)36121。位單元3613包括電荷存儲(chǔ)區(qū)36131。位單元3614包括電荷存儲(chǔ)區(qū)36141。位單元3621包括電荷存儲(chǔ)區(qū) 36211。位單元3622包括電荷存儲(chǔ)區(qū)36221。位單元3623包括電荷存 儲(chǔ)區(qū)36231。位單元3624包括電荷存儲(chǔ)區(qū)36241。如圖40中所示出的，BL1 3662、 BL3 3666、 BL4 3668和BL6 3672 中的每一個(gè)電連接到僅一列存儲(chǔ)單元。BL2 3664和BL5 3670中的每一 個(gè)電連接到多于一列存儲(chǔ)單元，以及更具體地，電連接到兩列存儲(chǔ)單 元。圖41示出了與包括存儲(chǔ)單元3611、 3612、 3613和3614的行對(duì)應(yīng) 的一部分NVM陣列18的物理實(shí)施例。圖41基本上與圖28相同，除 了在圖41中使用了如電路示意圖中所使用的附圖標(biāo)記。圖42包括具 有用于如圖40中所示的存儲(chǔ)單元的一些工作電壓的表格。可以通過(guò)在襯底12和存儲(chǔ)單元的柵電極之間創(chuàng)建約12至16伏范 圍內(nèi)的電勢(shì)差來(lái)擦除如圖40中所示出的所有存儲(chǔ)單元。在一個(gè)實(shí)施例 中，可以通過(guò)設(shè)置襯底12 (或者其中的阱區(qū))至近似+ 7伏、設(shè)置柵 極線(xiàn)至-7伏并允許位線(xiàn)電浮置來(lái)進(jìn)行擦除。SG1和SG2可以被設(shè)置成 -7伏或者允許電浮置。在另一個(gè)實(shí)施例中，可以通過(guò)設(shè)置襯底12 (或 者其中的阱區(qū))至近似-7伏、設(shè)置柵極線(xiàn)至+ 7伏并允許位線(xiàn)電浮置來(lái) 進(jìn)行擦除。注意，用于襯底12和柵極線(xiàn)的電壓不需要關(guān)于0伏對(duì)稱(chēng)。 例如，可以使用+5伏和-9伏的組合。在閱讀本說(shuō)明書(shū)之后，本領(lǐng)域技 術(shù)人員將能夠確定用于滿(mǎn)足其需求或愿望的擦除的一組電壓。關(guān)于NVM陣列18、其存儲(chǔ)單元、位線(xiàn)和柵極線(xiàn)已經(jīng)描述了很多 細(xì)節(jié)。在閱讀本說(shuō)明書(shū)之后，本領(lǐng)域技術(shù)人員將理解可以顛倒行和列 的方向。可以將沿著一行或多行在存儲(chǔ)單元及其相關(guān)的位線(xiàn)、柵極線(xiàn) 或其任意組合之間的電連接改變?yōu)檠刂涣谢蚨嗔?。相似地，可以?沿著一列或多列的在存儲(chǔ)單元和其相關(guān)的位線(xiàn)、柵極線(xiàn)或其任意組合 之間的電連接改變?yōu)檠刂恍谢蚨嘈?。如在此所述的?shí)施例在形成NMV陣列或其一部分中是有用的。 在襯底中的溝槽內(nèi)使用不連續(xù)存儲(chǔ)元件允許形成較小存儲(chǔ)單元并增加 存儲(chǔ)密度。與常規(guī)浮置柵極結(jié)構(gòu)相反，不連續(xù)存儲(chǔ)元件還可以允許在存儲(chǔ)單元中存儲(chǔ)更多比特。制造NVM陣列可使用現(xiàn)有材料和設(shè)備來(lái)實(shí) 施。因此，工藝整合不需要為新設(shè)備開(kāi)發(fā)新工藝或者必須解決材料不 兼容的問(wèn)題?？梢孕纬纱鎯?chǔ)單元以形成選擇柵極線(xiàn)，以使得其在溝槽 中至少部分凹陷?？梢允褂迷礃O側(cè)注入來(lái)編程存儲(chǔ)單元?？梢赃x擇集成介電部分114 和115的厚度以及編程電壓，以與電連接到位線(xiàn)的S/D區(qū)附近相比， 允許在集成介電部分114和115附近生成相對(duì)較大的電場(chǎng)。源極側(cè)注 入允許編程時(shí)間與常規(guī)熱電子注入相似，并與常規(guī)熱電子注入相比具 有較高的電子效率。很多不同的方面和實(shí)施例都是可能的。以下來(lái)描述這些方面和實(shí) 施例中的一些。在閱讀本說(shuō)明書(shū)之后，本領(lǐng)域技術(shù)人員將理解，這些 方面和實(shí)施例僅是示意性的并且不限制本發(fā)明的范圍。在第一方面中，電子器件可以包括襯底，該襯底包括第一溝槽， 該第一溝槽包括壁和底部，并從襯底主表面延伸。電子器件還可以包 括不連續(xù)存儲(chǔ)元件，其中第一部分不連續(xù)存儲(chǔ)元件至少位于第一溝槽 中。電子器件還可以包括第一柵電極，其中第一部分不連續(xù)存儲(chǔ)元件 的至少一部分位于第一柵電極和第一溝槽的壁之間。電子器件還可以 進(jìn)一步包括位于第一柵電極和襯底主表面上的第二柵電極。在第一方面的一個(gè)實(shí)施例中，第一柵電極具有位于襯底主表面下 方的上表面。在特定實(shí)施例中，第二柵電極至少部分延伸到第一溝槽 中。在另一特定實(shí)施例中，電子器件還包括第三柵電極。襯底還包括 與第一溝槽相間隔的第二溝槽，其中第二溝槽包括壁和底部，并從襯底的主表面延伸，以及第二部分不連續(xù)存儲(chǔ)元件至少位于第二溝槽中。 第三柵電極具有位于襯底主表面下方的上表面，其中第二部分不連續(xù) 存儲(chǔ)元件的至少一部分位于第三柵電極和第二溝槽壁之間。在第一方面的更具體的實(shí)施例中，電子器件還包括位于襯底中第 一溝槽下方的第一摻雜區(qū)，以及位于襯底中第二溝槽下方的第二摻雜 區(qū)。在更具體的實(shí)施例中，電子器件還包括沿著襯底主表面位于第一 和第二溝槽之間的第三摻雜區(qū)。在再一更具體的實(shí)施例中，第三摻雜 區(qū)延伸到第一和第二溝槽的壁。在再一更具體的實(shí)施例中，第三摻雜 區(qū)與第一和第二溝槽的壁相間隔。在第一方面的另一更具體的實(shí)施例中，電子器件還包括第一電荷 存儲(chǔ)區(qū)，其包括在不連續(xù)存儲(chǔ)元件的第一部分中的第一不連續(xù)存儲(chǔ)元 件，其中第一不連續(xù)存儲(chǔ)元件較第一摻雜區(qū)更接近第一柵電極的上表 面。電子器件還包括第二電荷存儲(chǔ)區(qū)，該第二電荷存儲(chǔ)區(qū)包括在不連 續(xù)存儲(chǔ)元件的第二部分中的第二不連續(xù)存儲(chǔ)元件，其中第二不連續(xù)存 儲(chǔ)元件較第二摻雜區(qū)更接近第三柵電極的上表面，并且其中第二電荷 存儲(chǔ)區(qū)與第一電荷存儲(chǔ)區(qū)相間隔。在第一方面更具體的實(shí)施例中，第二柵電極位于第一柵電極、第 三柵電極以及在第一和第二溝槽之間的一部分襯底上。在再一個(gè)具體 實(shí)施例中，電子器件還包括第四柵電極，其中第二柵電極位于第一柵 電極和在第一和第二溝槽之間的第一部分襯底上，以及第四柵電極位 于第三柵電極和在第一和第二溝槽之間的第二部分襯底上。在第一方面的另一實(shí)施例中，電子器件還包括位于沿著第一溝槽 的壁和底部的第一介電層，以及位于第一部分不連續(xù)存儲(chǔ)元件和第一 柵電極之間的第二介電層。在再一實(shí)施例中，不連續(xù)存儲(chǔ)元件包括硅 納米晶或金屬納米簇。在再一實(shí)施例中，電子器件還包括陣列，其中 襯底包括多個(gè)溝槽，包括第一溝槽，并且在陣列中，不連續(xù)存儲(chǔ)元件位于襯底的溝槽中。在特定實(shí)施例中，電子器件還包括位于第一柵電 極上的第一介電層并包括在第一溝槽中的上表面，其中第一部分不連 續(xù)存儲(chǔ)元件與襯底主表面相互間隔，并且基本上沒(méi)有不連續(xù)存儲(chǔ)元件 位于陣列中溝槽之間的襯底的主表面上。在第一方面的再一實(shí)施例中，從截面圖來(lái)看，第一柵電極具有基 本為矩形的形狀。在再一實(shí)施例中，從截面圖來(lái)看，第一柵電極包括 多個(gè)部分，并且第一柵極的該多個(gè)部分包括相互面對(duì)的彎曲外部表面。在第二方面中，電子器件可以包括襯底，該襯底包括相互間隔的 第一溝槽和第二溝槽，其中第一和第二溝槽中的每一個(gè)包括壁和底部 并從襯底的主表面延伸。電子器件還可以包括不連續(xù)存儲(chǔ)元件，其中 第一部分不連續(xù)存儲(chǔ)元件位于第一溝槽中，以及第二部分不連續(xù)存儲(chǔ) 元件至少位于第二溝槽中。電子器件還可以包括第一柵電極，其位于 第一溝槽中并具有位于襯底主表面下方的上表面，其中第一部分不連 續(xù)存儲(chǔ)元件的至少一部分位于第一柵電極和第一溝槽的壁之間。電子 器件還可以包括第二柵電極，其位于第二溝槽中并具有位于襯底主表 面下方的上表面，其中第二部分不連續(xù)存儲(chǔ)元件的至少一部分位于第 二柵電極和第二溝槽的壁之間，以及位于第一柵電極或第二柵電極的 至少一個(gè)上的第三柵電極。在第二方面的一個(gè)實(shí)施例中，電子器件還包括沿著第一溝槽底部 位于襯底中的第一摻雜區(qū)、沿著第二溝槽底部位于襯底中的第二摻雜 區(qū)以及位于沿著第一和第二溝槽之間襯底主表面的第三摻雜區(qū)。在第三方面中，電子器件可以包括襯底，該襯底包括相互間隔的 第一溝槽和第二溝槽，其中第一和第二溝槽中的每一個(gè)都包括壁和底 部并從襯底主表面延伸。電子器件還可以包括沿著第一溝槽底部位于 襯底中的第一摻雜區(qū)、沿著第二溝槽底部位于襯底中的第二摻雜區(qū)以 及位于沿著第一和第二溝槽的壁和底部的第二摻雜區(qū)。電子器件還可以包括不連續(xù)存儲(chǔ)元件，其中第一部分不連續(xù)存儲(chǔ)元件位于第一溝槽 中，以及第二部分不連續(xù)存儲(chǔ)元件位于第二溝槽中，第一和第二部分 不連續(xù)存儲(chǔ)元件與襯底主表面相間隔，并且基本沒(méi)有不連續(xù)存儲(chǔ)元件 位于第一和第二溝槽之間襯底的主表面上。電子器件還可以進(jìn)一步包 括與第一和第二溝槽中的不連續(xù)存儲(chǔ)元件相鄰的第二介電層。電子器 件還可以包括第一柵電極，其位于第一溝槽中并具有位于襯底主表面 下方的上表面，其中第一部分不連續(xù)存儲(chǔ)元件的至少一部分位于第一 柵電極和第一溝槽的壁之間。電子器件還可以包括第二柵電極，其位 于第一溝槽中并具有位于襯底主表面下方的上表面，其中第一部分不 連續(xù)存儲(chǔ)元件的至少一部分位于第一柵電極和第一溝槽的壁之間。電 子器件還可以包括第三介電層，其包括位于第一溝槽中的第一柵電極 上的第一部分和位于第二溝槽中的第二柵電極上的第二部分。電子器 件還可以進(jìn)一步包括位于第三介電層和第一柵電極或第二柵電極中至 少一個(gè)上的第三柵電極，其中第三柵電極至少部分位于第一溝槽和第 二溝槽中。在第四方面中，用于形成電子器件的工藝可以包括在襯底中形成 第一溝槽，其中第一溝槽包括壁和底部并從襯底主表面延伸，以及在襯底主表面上方和第一溝槽中形成不連續(xù)存儲(chǔ)元件。該工藝還可以包 括在形成不連續(xù)存儲(chǔ)元件之后在第一溝槽中形成第一柵電極，其中不 連續(xù)存儲(chǔ)元件的第一不連續(xù)存儲(chǔ)元件位于第一柵電極和第一溝槽的壁 之間。該工藝可以進(jìn)一步包括移除位于襯底主表面上的不連續(xù)存儲(chǔ)元 件，其中第一部分不連續(xù)存儲(chǔ)元件保留在第一溝槽中。該工藝還可以 進(jìn)一步包括在移除不連續(xù)存儲(chǔ)元件之后形成第二柵電極，其中第二柵 電極位于第一柵電極和襯底的主表面上。在第四方面的一個(gè)實(shí)施例中，形成第一柵電極包括形成第一柵電 極，以使第一柵電極的上表面位于襯底的主表面下方。形成第二柵電 極包括形成第二柵電極，第一溝槽還包括形成與第一溝槽相間隔的第二溝槽，其中第二溝槽包 括壁和底部并從襯底主表面延伸。形成不連續(xù)存儲(chǔ)元件還包括在第二 溝槽中形成不連續(xù)存儲(chǔ)元件。形成第三柵電極包括形成第三柵電極以 使得不連續(xù)存儲(chǔ)元件的第二不連續(xù)存儲(chǔ)元件位于第三柵電極和第二溝 槽的壁之間。移除不連續(xù)存儲(chǔ)元件包括移除位于襯底主表面上的不連 續(xù)存儲(chǔ)元件，其中不連續(xù)存儲(chǔ)元件的第二部分保留在第二溝槽中。在具體的實(shí)施例中，工藝還包括分別沿著第一和第二溝槽的底部 形成第一摻雜區(qū)和第二摻雜區(qū)。在更具體的實(shí)施例中，該工藝還包括 形成沿著襯底主表面在第一和第二溝槽之間的第三摻雜區(qū)。在更加具 體實(shí)施例中，在形成第二柵電極之前形成進(jìn)行第三摻雜區(qū)的形成。在 再一更加具體實(shí)施例中，在形成第二柵電極之后進(jìn)行第三摻雜區(qū)的形 成。在另一具體實(shí)施例中，移除不連續(xù)存儲(chǔ)元件包括移除不連續(xù)存儲(chǔ) 元件以使第一不連續(xù)存儲(chǔ)元件是第一電荷存儲(chǔ)區(qū)的一部分，并較第一 摻雜區(qū)更接近第一柵電極的上表面，以及第二不連續(xù)存儲(chǔ)元件是第二 電荷存儲(chǔ)區(qū)的一部分，并較第二摻雜區(qū)更接近第三柵電極的上表面， 其中第二電荷存儲(chǔ)區(qū)與第一電荷存儲(chǔ)區(qū)相間隔。在再一具體實(shí)施例中，形成第二柵電極包括形成第二柵電極以使 第二柵電極位于第一和第三柵電極上，并從頂視圖來(lái)看，第一和第二 溝槽的長(zhǎng)度基本上垂直于第二柵電極的長(zhǎng)度。在再一具體實(shí)施例中， 該工藝還包括形成第四柵電極。形成第二柵電極包括形成第二柵電極 以使第二柵電極位于第一柵電極上，以及形成第四柵電極包括形成第 四柵電極以使第四柵電極位于第三柵電極上。從頂視圖來(lái)看，第一溝 槽的長(zhǎng)度基本上平行于第二柵電極的長(zhǎng)度，并且第二溝槽的長(zhǎng)度基本 上平行于第四柵電極的長(zhǎng)度。在第四方面的再一實(shí)施例中，該工藝還包括形成沿著第一溝槽的壁和底部的第一介電層，在形成不連續(xù)存儲(chǔ)元件之后形成第二介電層， 以及在形成第一柵電極之后形成第三介電層。在更加具體實(shí)施例中， 形成第三介電層和移除位于襯底主表面上的不連續(xù)存儲(chǔ)元件包括氧化 第一柵電極和位于第一柵電極和襯底主表面之間高度處的不連續(xù)存儲(chǔ) 元件的暴露部分。在第四方面的再一實(shí)施例中，形成第一柵電極包括在形成不連續(xù) 存儲(chǔ)元件之后形成導(dǎo)電層，拋光導(dǎo)電層以移除位于襯底主表面上的導(dǎo) 電層的部分，以及使在第一溝槽中導(dǎo)電層凹陷以形成第一柵電極，以 使得第一柵電極的上表面位于主表面下方。在再一實(shí)施例中，形成第 一柵電極包括在形成不連續(xù)存儲(chǔ)元件之后形成導(dǎo)電層，以及各向異性 蝕刻導(dǎo)電層以形成第一柵電極，從截面圖來(lái)看，第一柵電極具有側(cè)壁 隔離物形狀。在再一實(shí)施例中，形成不連續(xù)存儲(chǔ)元件包括形成硅納米 晶或形成金屬納米簇。在第五方面中，用于形成電子器件的工藝可以包括在襯底中形成 第一溝槽和第二溝槽，其中第一和第二溝槽相互間隔，并且第一和第 二溝槽中的每一個(gè)都包括壁和底部，并從襯底的主表面延伸。該工藝 還可以包括在襯底的主表面上方和在第一和第二溝槽中形成不連續(xù)的 存儲(chǔ)元件。該工藝還可以包括在形成不連續(xù)存儲(chǔ)元件之后形成第一導(dǎo) 電層，以及移除位于襯底主表面上的第一導(dǎo)電層的部分，以在第一溝 槽中形成第一柵電極和在第二溝槽中形成第二柵電極。不連續(xù)存儲(chǔ)元 件的第一部分位于第一柵電極和第一溝槽的壁之間，以及不連續(xù)存儲(chǔ) 元件的第二部分位于第二柵電極和第二溝槽的壁之間。該工藝還可以進(jìn)一步包括移除位于襯底主表面上的不連續(xù)存儲(chǔ)元件，在移除位于襯 底主表面上的不連續(xù)存儲(chǔ)元件之后形成第二導(dǎo)電層，以及圖形化第二 導(dǎo)電層以形成位于襯底主表面以及第一柵電極或第二柵電極中的至少 一個(gè)上的第三柵電極。在第五方面的一個(gè)實(shí)施例中，該工藝還包括分別沿著第一和第二溝槽的底部形成第一摻雜區(qū)和第二摻雜區(qū)。在再一個(gè)實(shí)施例中，該工 藝還包括形成第三摻雜區(qū)，第三摻雜區(qū)位于沿著襯底主表面在第一和 第二溝槽之間。在再一實(shí)施例中，移除一部分第一導(dǎo)電層包括使第一 和第二溝槽中第一導(dǎo)電層凹陷以形成第一和第二柵電極，以使第一和第二柵電極的上表面位于主表面下方。在第六方面中，形成電子器件的工藝可以包括在襯底中形成第一 溝槽和第二溝槽，其中第一和第二溝槽相互間隔，以及第一和第二溝 槽中的每一個(gè)都包括壁和底部，并從襯底主表面延伸。該工藝還可以 包括形成第一摻雜區(qū)和第二摻雜區(qū)，其中第一摻雜區(qū)沿著第一溝槽底 部位于襯底中，以及第二摻雜區(qū)沿著第二溝槽底部位于襯底中。該工 藝還可以包括形成沿著第一和第二溝槽壁和底部的第一介電層，在形 成第一介電層之后形成不連續(xù)存儲(chǔ)元件，以及在形成不連續(xù)存儲(chǔ)元件 之后形成第二介電層。該工藝還可以進(jìn)一步包括在形成第二介電層之 后形成第一導(dǎo)電層，以及圖形化第一導(dǎo)電層以在第一溝槽中形成第一 柵電極和在第二溝槽中形成第二柵電極。第一柵電極具有位于襯底主 表面下方的上表面，其中不連續(xù)存儲(chǔ)元件的第一部分位于第一柵電極 和第一溝槽的壁之間，以及第二柵電極具有位于襯底主表面下方的上 表面，其中不連續(xù)存儲(chǔ)元件的第二部分位于第二柵電極和第二溝槽的壁之間。該工藝還可以進(jìn)一步包括移除不連續(xù)存儲(chǔ)元件的第三部分以 留下剩余部分的不連續(xù)存儲(chǔ)元件，包括不連續(xù)存儲(chǔ)元件的第一部分和 不連續(xù)存儲(chǔ)元件的第二部分。不連續(xù)存儲(chǔ)元件的第一部分位于第一溝 槽中，以及不連續(xù)存儲(chǔ)元件的第二部分位于第二溝槽中，不連續(xù)存儲(chǔ) 元件的第一和第二部分與襯底主表面相互間隔，并且基本上沒(méi)有不連 續(xù)存儲(chǔ)元件位于第一和第二溝槽之間的襯底主表面上。該工藝還可以 包括形成第三介電層，其中第一部分的第三介電層位于第一溝槽中的 第一柵電極上，以及第二部分的第三介電層位于第二溝槽中的第二柵 電極上。該工藝還可以包括在形成第三介電層之后形成第二導(dǎo)電層， 并且圖形化第二導(dǎo)電層以形成位于第三介電層上的第三柵電極，其中 第三柵電極至少部分位于第一溝槽和第二溝槽中。在第七方面中，電子器件可以包括基本上沿著第一方向定向的第 一組存儲(chǔ)單元，以及基本上沿著第一方向定向的第二組存儲(chǔ)單元。電 子器件還可以包括電連接到第一組存儲(chǔ)單元的第一柵極線(xiàn)，以及電連 接到第二組存儲(chǔ)單元的第二柵極線(xiàn)，其中，當(dāng)與第一柵極線(xiàn)相比較時(shí)， 第二柵極線(xiàn)電連接到更多組沿著第一方向的存儲(chǔ)單元。在第七方面的一個(gè)實(shí)施例中，第一柵極線(xiàn)是選擇柵極線(xiàn)，以及第 二柵極線(xiàn)是控制柵極線(xiàn)。在具體實(shí)施例中，第一和第二組存儲(chǔ)單元中 的每個(gè)存儲(chǔ)單元包括非易失性存儲(chǔ)單元，其包括選擇柵電極和控制柵電極。第一柵極線(xiàn)電連接到第一組存儲(chǔ)單元的選擇柵電極，以及第二 柵極線(xiàn)電連接到第二組存儲(chǔ)單元的控制柵電極。在更具體的實(shí)施例中， 不連續(xù)存儲(chǔ)元件位于第一和第二組存儲(chǔ)單元的溝道區(qū)和控制柵電極之 間，且基本上沒(méi)有不連續(xù)存儲(chǔ)元件位于第一和第二組存儲(chǔ)單元的溝道 區(qū)和選擇柵電極之間。在第七方面的另一實(shí)施例中，第一方向與行或列相關(guān)。在另一實(shí) 施例中，第一柵極線(xiàn)電連接到一行或一列存儲(chǔ)單元，以及第二柵極線(xiàn) 電連接到兩行或兩列存儲(chǔ)單元。在再一實(shí)施例中，電子器件還包括基 本上沿著第一方向定向的第三組存儲(chǔ)單元，其中，第一、第二和第三 組存儲(chǔ)單元位于與彼此相比不同行或不同列中。在第三組存儲(chǔ)單元中 的每一個(gè)存儲(chǔ)單元都包括控制柵電極和選擇柵電極，并且第二柵極線(xiàn)電連接到第二和第三組存儲(chǔ)單元的控制柵電極。在第七方面的具體實(shí)施例中，電子器件還包括第一位線(xiàn)、第二位 線(xiàn)和第三位線(xiàn)，其中第一位線(xiàn)電連接到第一組存儲(chǔ)單元，以及第二位 線(xiàn)電連接到第二和第三組存儲(chǔ)單元。第三位線(xiàn)電連接到第一存儲(chǔ)單元， 該第一存儲(chǔ)單元是第一組存儲(chǔ)單元的一部分而不是第二組存儲(chǔ)單元的 一部分，以及第三位線(xiàn)電連接到第二存儲(chǔ)單元，該第二存儲(chǔ)單元是第 二組存儲(chǔ)單元的一部分而不是第一組存儲(chǔ)單元的一部分。在再一具體實(shí)施例中，第一和第二位線(xiàn)電連接到基本上沿著第一方向定向的存儲(chǔ) 單元，以及第三位線(xiàn)電連接到基本上沿著第二方向定向的存儲(chǔ)單元， 該第二方向基本垂直于第一方向。在第八方面中，電子器件可以包括基本上沿著第一方向定向的第 一組存儲(chǔ)單元，以及基本上沿著第二方向定向的第二組存儲(chǔ)單元，該 第二方向基本垂直于第一方向。電子器件還可以包括電連接到第一組 存儲(chǔ)單元的第一柵極線(xiàn)，其中第一組存儲(chǔ)單元包括不是第二組存儲(chǔ)單元一部分的第一存儲(chǔ)單元，以及是第二組存儲(chǔ)單元一部分的第二存儲(chǔ) 單元。電子器件還可以包括電連接到第二組存儲(chǔ)單元的第二柵極線(xiàn)， 其中，與電連接到基本沿著第一方向定向的存儲(chǔ)單元的第一柵極線(xiàn)相 比，第二柵極線(xiàn)電連接到基本沿著第二方向定向的更多組存儲(chǔ)單元。在第九方面中，電子器件可以包括基本上沿著第一方向定向的第 一組存儲(chǔ)單元，以及基本上沿著第一方向定向的第二組存儲(chǔ)單元。電 子器件還可以包括電連接到第一組存儲(chǔ)單元的第一位線(xiàn)，以及電連接 到第二組存儲(chǔ)單元的第二位線(xiàn)，其中與第一位線(xiàn)相比，第二位線(xiàn)電連 接到沿著第一方向的更多組存儲(chǔ)單元。在第九方面的一個(gè)實(shí)施例中，第一和第二組存儲(chǔ)單元中的每個(gè)存 儲(chǔ)單元都包括非易失性存儲(chǔ)單元，其包括選擇柵電極和控制柵電極。 在具體實(shí)施例中，不連續(xù)存儲(chǔ)元件位于第一和第二組存儲(chǔ)單元的溝道 區(qū)和控制柵電極之間，并且基本上沒(méi)有不連續(xù)存儲(chǔ)元件位于第一和第 二組存儲(chǔ)單元的溝道區(qū)和選擇柵電極之間。在另一個(gè)實(shí)施例中，第一 方向與行或列有關(guān)。在第九方面的再一實(shí)施例中，電子器件還包括第三組存儲(chǔ)單元， 其中，第一、第二和第三組存儲(chǔ)單元位于相互比較不同的行或不同的 列中，第三組存儲(chǔ)單元基本上沿著第一方向定向，以及第二位線(xiàn)電連 接到第三組存儲(chǔ)單元。在再一實(shí)施例中，第一位線(xiàn)電連接到一行或一列存儲(chǔ)單元，以及第二位線(xiàn)電連接到兩行或兩列存儲(chǔ)單元。在第九方面的再一實(shí)施例中，電子器件還包括第一柵極線(xiàn)、第二 柵極線(xiàn)以及第三柵極線(xiàn)。第一柵極線(xiàn)電連接到第一組存儲(chǔ)單元，以及 第二柵極線(xiàn)電連接到第二組存儲(chǔ)單元。第三柵極線(xiàn)電連接到其是第一 組存儲(chǔ)單元一部分而不是第二組存儲(chǔ)單元一部分的第一存儲(chǔ)單元，并 且第三柵極線(xiàn)電連接到其是第二組存儲(chǔ)單元一部分而不是第一組存儲(chǔ) 單元一部分的第二存儲(chǔ)單元。在更具體的實(shí)施例中，第一和第二柵極 線(xiàn)中的每一個(gè)都是控制柵極線(xiàn)，以及第三柵極線(xiàn)是選擇柵極線(xiàn)。在另一更具體實(shí)施例中，第一和第二柵極線(xiàn)電連接到基本上沿著 第一方向定向的存儲(chǔ)單元，以及第三柵極線(xiàn)電連接到基本上沿著第二 方向定向的存儲(chǔ)單元，該第二方向與第一方向基本垂直。在再一更加 具體實(shí)施例中，不連續(xù)存儲(chǔ)元件位于第二和第三組存儲(chǔ)單元的控制柵 電極和溝道區(qū)之間，并且基本上沒(méi)有不連續(xù)存儲(chǔ)元件位于第一組存儲(chǔ) 單元的選擇柵電極和溝道區(qū)之間。注意，并不需要一般性描述或?qū)嵗械纳鲜鏊胁僮?，可能不?要部分具體操作的，并且除了所描述的操作之外可以進(jìn)行一個(gè)或多個(gè) 進(jìn)一步操作。而且，不必按照列出操作的順序來(lái)實(shí)施操作。在閱讀本 說(shuō)明書(shū)之后，本領(lǐng)域技術(shù)人員將能夠確定什么操作可用于其具體需求 或愿望。已經(jīng)參考一個(gè)或多個(gè)具體實(shí)施例描述了任一種或多種益處、 一種 或多種其他優(yōu)點(diǎn)、 一個(gè)或多個(gè)問(wèn)題的一種或多種解決方案及其任意組 合。然而，不應(yīng)將益處、優(yōu)點(diǎn)、問(wèn)題的解決方案以及可能引起任何益 處、優(yōu)點(diǎn)或解決方案發(fā)生或者變得更明確的任何元件看作是任何或所 有權(quán)利要求的關(guān)鍵的、必需的或者是重要的特征或要素。上述公開(kāi)的主題被認(rèn)為是示意性的，而非限制性的，并且所述權(quán)利要求意圖覆蓋屬于本發(fā)明范圍內(nèi)的所有這種修改、增強(qiáng)以及其他實(shí) 施例。由此，本發(fā)明的范圍由最寬允許的對(duì)以下權(quán)利要求及其等價(jià)物 的解釋來(lái)確定，至法律所允許的最大范圍，而不受前述詳細(xì)描述約束 和限制。
權(quán)利要求
1.一種形成電子器件的工藝，所述工藝包括在襯底中形成第一溝槽，其中，所述第一溝槽包括壁和底部并從所述襯底的主表面延伸；在所述襯底的主表面上方和所述第一溝槽中形成不連續(xù)存儲(chǔ)元件；在形成所述不連續(xù)存儲(chǔ)元件之后，在所述第一溝槽中形成第一柵電極，其中，所述不連續(xù)存儲(chǔ)元件的第一不連續(xù)存儲(chǔ)元件位于所述第一柵電極和所述第一溝槽的壁之間；移除位于所述襯底主表面上的不連續(xù)存儲(chǔ)元件，其中，不連續(xù)存儲(chǔ)元件的第一部分保留在所述第一溝槽中；在移除所述不連續(xù)存儲(chǔ)元件之后，形成第二柵電極，其中所述第二柵電極位于所述第一柵電極和所述襯底的主表面上。
2. 如權(quán)利要求l所述的工藝，其中形成所述第一柵電極包括形成所述第一柵電極以使得所述第一柵 電極的上表面位于所述襯底主表面下方；以及形成所述第二柵電極包括形成所述第二柵電極以使得一部分第二 柵電極延伸到所述第一溝槽中。
3. 如權(quán)利要求l所述的工藝，進(jìn)一步包括在第二溝槽中形成第三 柵電極，其中形成所述第一溝槽進(jìn)一步包括形成與所述第一溝槽相間隔的第二 溝槽，其中所述第二溝槽包括壁和底部并從所述襯底的主表面延伸；形成所述不連續(xù)存儲(chǔ)元件進(jìn)一步包括在所述第二溝槽中形成不連 續(xù)存儲(chǔ)元件；形成所述第三柵電極包括形成所述第三柵電極以使得所述不連續(xù) 存儲(chǔ)元件的第二不連續(xù)存儲(chǔ)元件位于所述第三柵電極和所述第二溝槽 的壁之間；以及移除所述不連續(xù)存儲(chǔ)元件包括移除位于所述襯底主表面上的不連 續(xù)存儲(chǔ)元件，其中不連續(xù)存儲(chǔ)元件的第二部分保留在所述第二溝槽中。
4. 如權(quán)利要求3所述的工藝，進(jìn)一步包括分別形成沿著所述第一 和第二溝槽底部的第一摻雜區(qū)和第二摻雜區(qū)。
5. 如權(quán)利要求4所述的工藝，進(jìn)一步包括形成在所述第一和第二 溝槽之間沿著所述襯底的主表面的第三摻雜區(qū)。
6. 如權(quán)利要求5所述的工藝，其中在形成所述第二柵電極之前進(jìn) 行所述第三摻雜區(qū)的形成。
7. 如權(quán)利要求5所述的工藝，其中在形成所述第二柵電極之后進(jìn) 行所述第三摻雜區(qū)的形成。
8. 如權(quán)利要求3所述的工藝，其中移除所述不連續(xù)存儲(chǔ)元件包括 移除所述不連續(xù)存儲(chǔ)元件以使得所述第一不連續(xù)存儲(chǔ)元件是部分第一電荷存儲(chǔ)區(qū)并較所述第一摻 雜區(qū)更接近所述第一柵電極的上表面；以及所述第二不連續(xù)存儲(chǔ)元件是部分第二電荷存儲(chǔ)區(qū)且較所述第二摻雜區(qū)更接近所述第三柵電極的上表面，其中，所述第二電荷存儲(chǔ)區(qū)與 所述第一電荷存儲(chǔ)區(qū)間隔開(kāi)。
9. 如權(quán)利要求3所述的工藝，其中形成所述第二柵電極包括 形成所述第二柵電極以使得所述第二柵電極位于所述第一和第三柵電極上；以及 從頂視圖來(lái)看，所述第一和第二溝槽的長(zhǎng)度基本上垂直于所述第 二柵電極的長(zhǎng)度。
10. 如權(quán)利要求3所述的工藝，進(jìn)一步包括形成第四柵電極，其中形成所述第二柵電極包括形成所述第二柵電極以使得所述第二柵 電極位于所述第一柵電極上；形成所述第四柵電極包括形成所述第四柵電極以使得所述第四柵 電極位于所述第三柵電極上；以及從頂視圖來(lái)看所述第一溝槽的長(zhǎng)度基本上平行于所述第二柵電極的長(zhǎng)度；以及 所述第二溝槽的長(zhǎng)度基本上平行于所述第四柵電極的長(zhǎng)度。
11. 如權(quán)利要求l所述的工藝，進(jìn)一步包括 形成沿著所述第一溝槽的壁和底部的第一介電層； 在形成所述不連續(xù)存儲(chǔ)元件之后形成第二介電層；以及 在形成所述第一柵電極之后形成第三介電層。
12. 如權(quán)利要求ll所述的工藝，其中形成第三介電層和移除位于 襯底主表面上的不連續(xù)存儲(chǔ)元件包括氧化第一柵電極的暴露部分；和位于第一柵電極和襯底主表面之間的高度處的不連續(xù)存儲(chǔ)元件。
13. 如權(quán)利要求l所述的工藝，其中形成所述第一柵電極包括 在形成所述不連續(xù)存儲(chǔ)元件之后形成導(dǎo)電層； 拋光所述導(dǎo)電層以移除位于所述襯底主表面上的導(dǎo)電層的部分；以及使在第一溝槽中的所述導(dǎo)電層凹陷以形成第一柵電極，以使得第 一柵電極的上表面位于主表面下方。
14. 如權(quán)利要求l所述的工藝，其中形成所述第一柵電極包括 在形成所述不連續(xù)存儲(chǔ)元件之后形成導(dǎo)電層；以及 各向異性蝕刻所述導(dǎo)電層以形成所述第一柵電極，從截面圖來(lái)看，所述第一柵電極具有側(cè)壁隔離物形狀。
15. 如權(quán)利要求1所述的工藝，其中形成所述不連續(xù)存儲(chǔ)元件包 括形成硅納米晶或者形成金屬納米簇。
16. —種形成電子器件的工藝，所述工藝包括.-在襯底中形成第一溝槽和第二溝槽，其中所述第一和第二溝槽彼此間隔；以及所述第一和第二溝槽中的每一個(gè)都包括壁和底部并從所述襯底的 主表面延伸；在所述襯底主表面上方以及所述第一和第二溝槽中形成不連續(xù)存 儲(chǔ)元件；在形成所述不連續(xù)存儲(chǔ)元件之后形成第一導(dǎo)電層； 移除位于所述襯底主表面上的第一導(dǎo)電層的部分，以在所述第一溝槽中形成第一柵電極和在所述第二溝槽中形成第二柵電極，其中不連續(xù)存儲(chǔ)元件的第一部分位于所述第一柵電極和所述第一溝槽的壁之間；以及不連續(xù)存儲(chǔ)元件的第二部分位于所述第二柵電極和所述第二溝槽 的壁之間；移除位于所述襯底主表面上的所述不連續(xù)存儲(chǔ)元件； 在移除位于所述襯底主表面上的不連續(xù)存儲(chǔ)元件之后形成第二導(dǎo) 電層；以及圖形化所述第二導(dǎo)電層以形成位于襯底主表面以及所述第一柵電 極或第二柵電極中至少一個(gè)上的第三柵電極。
17. 如權(quán)利要求16所述的工藝，進(jìn)一步包括形成分別沿著所述第 一和第二溝槽的底部的第一摻雜區(qū)和第二摻雜區(qū)。
18. 如權(quán)利要求17所述的工藝，進(jìn)一步包括形成第三摻雜區(qū)，所 述第三摻雜區(qū)沿著在所述第一和第二溝槽之間的襯底主表面。
19. 如權(quán)利要求16所述的工藝，其中移除部分第一導(dǎo)電層包括使 所述第一和第二溝槽中的所述第一導(dǎo)電層凹陷以形成所述第一和第二 柵電極，以使得所述第一和第二柵電極的上表面位于所述主表面下方。
20. —種形成電子器件的工藝，所述工藝包括 在襯底中形成第一溝槽和第二溝槽，其中 所述第一和第二溝槽相互間隔；以及所述第一和第二溝槽中的每一個(gè)都包括壁和底部并從所述襯底主表面延伸；形成第一摻雜區(qū)和第二摻雜區(qū)，其中所述第一摻雜區(qū)沿著所述第 一溝槽底部位于所述襯底中，而所述第二摻雜區(qū)沿著所述第二溝槽底 部位于所述襯底中；形成沿著所述第一和第二溝槽的壁和底部的第一介電層； 在形成所述第一介電層之后形成不連續(xù)存儲(chǔ)元件； 在形成所述不連續(xù)存儲(chǔ)元件之后形成第二介電層； 在形成所述第二介電層之后形成第一導(dǎo)電層；圖形化所述第一導(dǎo)電層以在所述第一溝槽中形成第一柵電極以及 在所述第二溝槽中形成第二柵電極，其中所述第一柵電極具有位于所述襯底主表面下方的上表面，其中不 連續(xù)存儲(chǔ)元件的第一部分位于所述第一柵電極和所述第一溝槽的壁之 間；禾口所述第二柵電極具有位于所述襯底主表面下方的上表面，其中不 連續(xù)存儲(chǔ)元件的第二部分位于所述第二柵電極和所述第二溝槽的壁之 間；移除不連續(xù)存儲(chǔ)元件的第三部分以留下所述不連續(xù)存儲(chǔ)元件的其 余部分，包括不連續(xù)存儲(chǔ)元件的第一部分和不連續(xù)存儲(chǔ)元件的第二部 分，其中所述不連續(xù)存儲(chǔ)元件的第一部分位于所述第一溝槽中； 所述不連續(xù)存儲(chǔ)元件的第二部分位于所述第二溝槽中； 所述不連續(xù)存儲(chǔ)元件的第一和第二部分與所述襯底主表面間隔開(kāi)；以及基本上沒(méi)有不連續(xù)存儲(chǔ)元件位于所述第一和第二溝槽之間的所述 襯底主表面上；形成第三介電層，其中該第三介電層的第一部分位于所述第一溝槽中的所述第一柵電極 上；以及該第三介電層的第二部分位于所述第二溝槽中的所述第二柵電極上；在形成所述第三介電層之后形成第二導(dǎo)電層；以及 圖形化所述第二導(dǎo)電層以形成位于所述第三介電層上的第三柵電 極，其中所述第三柵電極至少部分位于所述第一溝槽和第二溝槽中。
全文摘要
一種形成電子器件的工藝可以包括在襯底(12)中形成第一溝槽(22，23)，其中溝槽包括壁和底部并從襯底主表面延伸。該工藝還可以包括形成不連續(xù)存儲(chǔ)元件(64)以及在溝槽中形成第一柵電極(92)以使得不連續(xù)存儲(chǔ)元件的第一不連續(xù)存儲(chǔ)元件位于第一柵電極和溝槽的壁之間。該工藝可以進(jìn)一步包括移除位于襯底主表面上的不連續(xù)存儲(chǔ)元件。該工藝還可以包括形成位于第一柵電極和襯底主表面上的第二柵電極。
文檔編號(hào)H01L29/76GK101253608SQ200680027319
公開(kāi)日2008年8月27日 申請(qǐng)日期2006年7月24日 優(yōu)先權(quán)日2005年7月25日
發(fā)明者保羅·A·英格索爾, 克雷格·T·斯維夫特, 高里尚卡爾·L·真達(dá)洛雷 申請(qǐng)人:飛思卡爾半導(dǎo)體公司