專利名稱：源極區(qū)和漏極區(qū)之間具有box層的應變硅mos器件的制作方法
源極區(qū)和漏極區(qū)之間具有BOX層的應變硅MOS器件背景技術半導體襯底上集成電路器件，例如晶體管、電阻器和電容器增強的性 能通常是設計、制造和操作這些器件期間考慮的主要因素。例如，在設計 和制造金屬氧化物半導體(M0S)晶體管器件，例如用在互補金屬氧化物半 導體(CMOS)中的金屬氧化物半導體晶體管器件時，常常希望提高N型MOS 器件(NMOS)溝道中電子的遷移率，并且提高P型M0S器件(PM0S)溝道 中帶正電的空穴的遷移率。一種用于提高M0S晶體管中電子和空穴遷移率的技術在晶體管的溝道 區(qū)中使用了應變硅。溝道中的硅原子被整齊包裹在點陣結構中。拉伸該點 陣結構，使得硅原子比它們的自然狀態(tài)分隔得更遠，這使得N0MS晶體管切 換得更快。類似地，壓縮點陣結構使得PMOS晶體管切換得更快。這種拉伸 和壓縮被稱為硅的應變。為了使溝道區(qū)中的硅發(fā)生應變，蝕刻M0S晶體管的源極區(qū)和漏極區(qū)并 用點陣結構與輕摻雜硅溝道區(qū)不同的硅合金來進行替代。蝕刻工藝除去了 源極/漏極區(qū)并對與晶體管柵極疊層相鄰的間隔體進行底割(undercut)。 圖1和2中示出了這種情況。圖1示出了構建于體硅襯底102上的M0S晶 體管100。用硅合金108填充晶體管100升高的源極區(qū)104和升高的漏極區(qū) 106，該硅合金108給溝道區(qū)110帶來了應變。如圖所示，底割U2容許硅 合金108填入一對間隔體114下方的區(qū)域中，該對間隔體114形成于晶體 管柵極疊層116的橫向相對側上。圖2示出了已經(jīng)形成于絕緣體上硅(S0I)襯底200上的相似的M0S晶 體管100。 SOI襯底200包括夾置在薄硅器件層204和體硅層206之間的掩 埋氧化物層202。這里所示的晶體管100包括被硅合金108填充的源極區(qū) 104和漏極區(qū)106，該硅合金108給溝道區(qū)110帶來應變。同樣，底割112 容許硅合金108填入間隔體114下方的區(qū)域中?；谛阅芎投虦系佬?SCE)之間的折衷來選擇底割深度。太深的底割可能會劣化SCE，因為源極區(qū)和漏極區(qū)之間的間隔變得非常小，導致表面 穿通泄漏電流增大。此外，由于在溝道區(qū)兩側上形成的垂直壁較長，深的 底割會增大柵極邊緣結寄生電容。不過，深底割是有益的，因為它們容許增大硅應變并降低電阻。電阻 更低是因為在淺底割中電流在從接觸被收集之前幾乎沒有空間散布，造成 非常高的電阻。深的底割還防止了自對準多晶硅化物的尖峰(spike)缺陷， 在底割深度淺于相鄰淺溝槽隔離(STI)結構中的剩余氧化物時可能發(fā)生這 種缺陷。圖3示出了會出現(xiàn)自對準多晶硅化物尖峰缺陷的常規(guī)配置。如圖 所示，晶體管300形成于SOI襯底302上。晶體管300包括淺底割區(qū)域304， 該淺底割區(qū)域304在掩埋氧化物層308頂部留下硅薄層306。相鄰的STI結 構310通常由于處理的原因具有淺高度，這使得硅薄層306能夠與接下來 淀積的鎳金屬層312接觸。硅薄層302和鎳金屬層312之間的接觸可能會 導致自對準多晶硅化物尖峰缺陷。因此，100nm以下的應變硅MOS器件需要一種改進的設計，這種設計能夠減小源極區(qū)和漏極區(qū)之內的電阻并減小柵極邊緣寄生電容，同時提高遷 移率增益并針對表面下穿通進行保護。


圖1示出了構建于體硅襯底上的常規(guī)MOS晶體管。 圖2示出了構建于SOI襯底上的常規(guī)MOS晶體管。 圖3示出了具有硅化物尖峰缺陷的常規(guī)MOS晶體管。 圖4為形成根據(jù)本發(fā)明實施例的晶體管的方法。 圖5到9示出了在執(zhí)行圖4的方法時形成的結構。
具體實施方式
這里描述的是形成源極區(qū)和漏極區(qū)之間包括掩埋氧化物層的MOS晶體 管的系統(tǒng)和方法。在下述說明中，將使用本領域技術人員通用的將他們的 工作實質傳達給本領域其他技術人員的術語描述例示實施例的各方面。不 過，對于本領域的技術人員來說顯然本發(fā)明可以僅利用所述各方面中的一 些來加以實踐。出于解釋的目的，闡述了具體的數(shù)目、材料和構造，以提供對例示實施例的透徹理解。不過，對于本領域技術人員而言，顯然可以 不用特定細節(jié)實踐本發(fā)明。在其他情況下，省略或簡化公知的特征以免讓 例示實施例難以理解。將會把各種操作描述為多個分立的操作，同時也以最有助于理解本發(fā) 明的方式加以描述，不過，不應將描述順序視為暗指這些操作一定是取決 于次序的。具體而言，這些操作不必按照說明的次序執(zhí)行。本發(fā)明的實施例提供了用于在升高的源極區(qū)和漏極區(qū)之間包括掩埋氧化物(BOX)層的單軸向應變MOS晶體管的系統(tǒng)和方法。在源極區(qū)和漏極區(qū) 之間形成BOX層就能夠使用深底割，同時使與常規(guī)深底割相關的問題最小 化。具體而言，在源極區(qū)和漏極區(qū)之間包括BOX層就能夠使用深底割，以 減小源極/漏極電阻并防止自對準多晶硅化物尖峰缺陷，同時抑制可能會導 致柵極邊緣寄生電容的耗盡層的形成。圖4示出了用于形成根據(jù)本發(fā)明一個實施例的M0S晶體管的方法400。圖5到9示出了在執(zhí)行方法400時形成的結構。以下的說明將參考圖5到9 以進一步解釋和闡明方法400的各處理階段。首先，提供完全耗盡的絕緣體上硅(SOI)襯底(圖4的402)。本領域 公知，S0I晶片一般包括硅薄層和體硅襯底之間的絕緣層，例如氧化硅(Si02) 層。因此該絕緣層是"掩埋"在硅之內的，可以被稱為掩埋氧化物(BOX) 層。在備選實施例中，可以使用除Si02之外的BOX層，包括但不限于摻碳 氧化物(CDO)、有機聚合物、全氟環(huán)丁烷(PFCB)、氮氧化物和氟硅酸鹽玻 璃(FSG)。在一些實施例中，BOX層可以慘有諸如氮的摻雜劑。圖5示出了硅薄層504和體硅襯底506之間形成有BOX層502的常規(guī) SOI晶片500。可以在硅薄層504上形成一個或多個集成電路器件，例如晶 體管。B0X層5O2的存在通常減小了電容，因此通常減少了在開關操作期間 每個晶體管必須要移動的電荷量，使得晶體管速度更快并使其能以更少能 量進行切換。在很多情況下，構建于SOI晶片上的集成電路可以更快，并 使用比常規(guī)CMOS集成電路更少的功率。SOI晶片500還可以包括STI結構 508，以對將要形成的器件，如晶體管進行電隔離。在本發(fā)明的實施例中，優(yōu)選使用利用氧注入分隔(SIMOX)工藝形成的 SOI襯底，即所謂的SIMOX晶片，以避免在后面的外延生長期間發(fā)生任何可能的晶格失配問題。如本領域公知的，其他S0I晶片，例如Smart Cut SOI 晶片，即使在它們具有相同晶體取向時也可能在BOX層和硅主體之間具有 橫向偏移。然后在SOI晶片頂部形成MOS器件，如PMOS和/或NMOS器件的晶體管 柵極疊層以及任何必要的間隔體(404)。在常規(guī)CMOS處理中，PMOS和NOMS 晶體管都是形成于同一硅晶片上的。因此，將使用一些柵極疊層構建PMOS 晶體管，而用其他柵極疊層構建NOMS晶體管。圖6示出了已經(jīng)在S01晶片 500頂部、STI結構508之間形成的一個晶體管柵極疊層600。如本領域所 公知的，每個晶體管柵極疊層600至少包括柵電極602和柵極電介質604。 通常在晶體管柵極疊層600的橫向相對側上形成一對間隔體606。在一些實施例中，柵極電介質604可以由外延生長的二氧化硅(Si02) 形成?？梢酝ㄟ^淀積并蝕刻多晶硅層形成柵電極602?？梢允褂贸Ｒ?guī)光刻技 術來構圖多晶硅以形成柵電極602。在該實施例中，晶體管柵極疊層600還 可以包括多晶硅柵電極頂部的硅化物層(未示出)。例如，可以在晶體管柵 極疊層600上淀積鎳層并退火來形成硅化鎳層。可以利用常規(guī)的金屬淀積 工藝，例如濺射淀積工藝來淀積鎳層。在其他實施例中，柵極電介質604可以由高k介電材料形成，并且可 以用金屬或金屬合金形成柵電極602。這種晶體管被稱為高k/金屬柵極晶 體管?？梢杂米鳀艠O電介質604的高k介電材料包括但不限于氧化鉿、氧 化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鉭、氧化鈦、氧 化鋇鍶鈦、BST、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮 酸鉛鋅和PZT，以及其他鉿(Hf)基或鋯(ZiO基材料。在一些實施例中， 高k介電材料可以經(jīng)過退火?？梢杂米鳀烹姌O602的金屬或金屬合金包括 但不限于銅、釕、鈀、鉑、鈷、鎳、氧化釕、鎢、鋁、鈦、鉭、氮化鈦、 氮化鉭、鉿、鋯、金屬碳化物或導電金屬氧化物。在一些實施例中，可以通過首先形成間隔體來形成高k/金屬柵極晶體 管柵極疊層。然后在間隔體之間淀積高k介電材料層并退火。最后，在高k 介電^"料頂部淀積金屬或金屬合金層并進行平坦化以形成金屬柵電極。可 以用常規(guī)的化學機械拋光(CMP)工藝來對淀積的金屬進行平坦化。在其他實施例中，可以通過首先向SOI晶片上淀積高k介電材料并對高k介電材料退火來形成高k/金屬柵極晶體管柵極疊層。然后可以蝕刻高 k介電材料以形成柵極電介質。可以在柵極電介質的橫向相對邊緣上形成一 對間隔體，并且可以在高k介電材料頂部淀積金屬或金屬合金層。然后可 以通過例如CMP對金屬層進行平坦化以形成金屬柵電極。可以利用諸如氮化硅的材料形成間隔體606。不論晶體管柵極疊層600 是由Si02/多晶硅構成還是由高k/金屬構成，間隔體材料可以是相同的。在一些實施例中，任選地，可以向硅薄層504與間隔體606相鄰的區(qū) 域中注入摻雜劑來形成源極區(qū)和漏極區(qū)(未示出)。可用來形成源極區(qū)和漏 極區(qū)的摻雜劑是本領域公知的，例如用于形成N型區(qū)域的砷、磷和/或銻， 以及用于形成P型區(qū)域的硼和/或鋁。可以使用高溫退火工藝來激活摻雜劑 以完成源極區(qū)和漏極區(qū)的形成。雖然如本領域公知的，摻雜源極區(qū)和漏極 區(qū)的形成不是必須的，但高摻雜源極區(qū)和漏極區(qū)的存在可以輔助后續(xù)蝕刻 工藝。在形成晶體管柵極疊層和間隔體之后，用掩模遮蔽一組柵極疊層，使 其在下述的后續(xù)蝕刻和淀積工藝中不被暴露(406)。根據(jù)本發(fā)明，構建PMOS 晶體管所需的蝕刻和淀積工藝不同于構建NOMS晶體管所需的蝕刻和淀積工 藝。例如，如果已經(jīng)形成了源極區(qū)和漏極區(qū)，PMOS晶體管中使用的摻雜劑 不同于麗OS晶體管中使用的摻雜劑，因此可能需要不同的蝕刻工藝。此外， 將在PMOS晶體管中用于賦予壓縮應變的硅合金不同于將在NOMS晶體管用 于賦予拉伸應變的硅合金。因此，如果根據(jù)本發(fā)明的實施例形成PMOS晶體 管，則利用掩蔽材料遮擋住用于NOMS晶體管的晶體管柵極疊層。類似地， 如果根據(jù)本發(fā)明的實施例形成NMOS晶體管，則利用掩蔽材料遮擋住用于 POMS晶體管的晶體管柵極疊層。可用于掩蔽一組晶體管的材料包括但不限于氧化物、氮化物、氮氧化 物及其他類似材料。在本發(fā)明的實施例中，可以在SOI晶片上淀積掩蔽材 料，并且可以用常規(guī)光刻技術對掩蔽材料構圖以暴露適當?shù)木w管柵極疊 層。然后進行各向同性蝕刻工藝以除去硅薄層與間隔體相鄰的、并對應于 將要形成源極區(qū)和漏極區(qū)的區(qū)域的至少一部分(408)。在本發(fā)明的實施例 中，各向同性蝕刻工藝除去硅，直至SOI晶片的BOX層。各向同性蝕刻工藝還在間隔體下方形成底割區(qū)域。這些底割區(qū)域可以在橫向上靠近晶體管 柵極疊層的邊緣。在本發(fā)明的一些實施例中，可以利用六氟化硫(SFB)和/或三氟化氮 (NF3)用干法蝕刻工藝執(zhí)行各向同性蝕刻工藝。在備選實施例中，可以使 用采用諸如四甲基氫氧化銨(TMAH)的材料的濕法蝕刻工藝。如本領域的 技術人員所認識到的，這里也可以使用其他各向同性蝕刻工藝。圖7示出了具有蝕刻后的源極區(qū)和漏極區(qū)的SOI晶片500。如圖所示， 向下直到BOX層502形成第一空腔區(qū)域700，其包括間隔體606之一下方的 底割區(qū)域702。底割區(qū)域702的內邊緣在橫向上靠近晶體管柵極疊層600的 邊緣704。類似地，向下直到BOX層502形成第二空腔區(qū)域706，其包括另 一個間隔體606下方的底割區(qū)域708。底割區(qū)域708的內邊緣在橫向上靠近 晶體管柵極疊層600的邊緣710。保留的硅薄層504的部分形成MOS晶體管 的溝道區(qū)。現(xiàn)在將把該區(qū)域稱為溝道區(qū)712。接下來，執(zhí)行各向異性刻蝕工藝，以除去在各向同性蝕刻工藝期間形 成于空腔區(qū)域下方的BOX層部分(410)。在本發(fā)明的實施例中，各向異性 刻蝕工藝除去BOX層，向下直至SOI晶片的體硅襯底。在一個實施例中， 可以利用采用(^8氣體的干法蝕刻工藝執(zhí)行各向異性刻蝕工藝。如本領域的 技術人員所認識到的，這里也可以使用其他各向異性蝕刻工藝。圖8示出了具有蝕刻后的BOX層502的SOI晶片500，以下將該蝕刻后 的BOX層稱為BOX區(qū)域800。如圖所示，現(xiàn)在第一空腔區(qū)域700和第二空腔 區(qū)域706包括了蝕刻BOX層502留下的空洞。因為用于除去BOX層502的 蝕刻工藝是各向異性工藝，因此基本未除去溝道區(qū)712下方的BOX層502 的部分(即，BOX區(qū)域800)。此外，如圖8所示，除去部分B0X層502的 各向異性刻蝕工藝還可以除去STI結構508的部分。然后執(zhí)行淀積工藝，用能夠為晶體管上的溝道區(qū)賦予應變的適當?shù)墓?合金(例如Si工)填充第一空腔和第二空腔(412)。淀積的硅合金形成了 MOS晶體管的源極區(qū)和漏極區(qū)。在一個實施例中，可以用外延淀積工藝來用 硅合金填充第一和第二空腔。在其他實施例中，可以用諸如物理氣相淀積、 化學氣相淀積或原子層淀積的備選淀積工藝來向空腔中淀積硅合金。在其 他實施例中，可以使用能夠充當源極區(qū)和漏極區(qū)并且能夠在溝道區(qū)上帶來應變的非硅合金材料。
如果正在形成PMOS晶體管，淀積到第一和第二空腔中的硅合金可以是 為晶體管的溝道區(qū)上帶來壓縮應變的材料。在一些實施例中，可以使用硅 鍺(SiGe)合金?？梢耘c硅合金淀積一起執(zhí)行現(xiàn)場摻雜工藝以將諸如硼或 鋁的摻雜劑引入硅合金中，從而形成P摻雜區(qū)域。
如果正在形成麗OS晶體管，淀積到第一和第二空腔中的硅合金可以是 為晶體管的溝道區(qū)上帶來拉伸應變的材料。在一些實施例中，可以使用碳 化硅(SiC)合金。同樣，可以在硅合金淀積期間執(zhí)行現(xiàn)場摻雜工藝，以向 硅合金中引入諸如砷、磷和/或銻的摻雜劑，從而形成N摻雜區(qū)域。
在本發(fā)明的實施例中，硅合金的淀積可以持續(xù)到形成了升高的源極區(qū) 和漏極區(qū)為止。升高的源極區(qū)和漏極區(qū)在本領域中是公知的，由頂表面與 溝道區(qū)的頂表面不共面的硅合金區(qū)域構成。升高的源極區(qū)和漏極區(qū)通常延 伸到溝道區(qū)的頂表面之上，由此使得源極區(qū)和漏極區(qū)除了從與溝道區(qū)平齊 的方向施加應變之外，還能夠從溝道區(qū)之上施加應變。
圖9示出了升高的源極區(qū)900和升高的漏極區(qū)902。如上所述，通過向
之前未填充的第一和第二空腔區(qū)域700/708中淀積硅合金形成源極區(qū)和 漏極區(qū)900/902。對于PMOS晶體管而言，源極區(qū)和漏極區(qū)900/902通常由 SiGe材料構成。對于NOMS晶體管而言，源極區(qū)和漏極區(qū)900/902通常由 SiC材料構成。如圖所示，相對于溝道區(qū)712的頂表面906升高源極區(qū)和漏 極區(qū)900/902的頂表面904。淀積完升高的源極區(qū)和漏極區(qū)，就基本形成了 成品M0S晶體管908。如本領域的技術人員所認識到的，可以形成其他元件 以使MOS晶體管908可以完全工作起來，例如形成通向源極和漏極區(qū) 900/902的電觸點。
本發(fā)明的源極區(qū)和漏極區(qū)900/902相對于常規(guī)源極區(qū)和漏極區(qū)提供若 干優(yōu)點。由于除去了部分B0X層502，因此源極區(qū)和漏極區(qū)900/902除了延 伸到溝道區(qū)712之上以外還延伸到溝道區(qū)712下方。這使得本發(fā)明的源極 區(qū)和漏極區(qū)900/902能夠從溝道區(qū)712上方、平齊方向和下方施加應變， 由此改善了總共施加的應變。并且因為源極區(qū)和漏極區(qū)900/902向下延伸 到體硅襯底506，所以它們比常規(guī)源極區(qū)和漏極區(qū)相對較大。這使得本發(fā)明 的源極區(qū)和漏極區(qū)900/902能夠為電流提供更大空間，由此減小了 MOS晶體管908的總電阻。
此外，如圖9所示，本發(fā)明的源極區(qū)和漏極區(qū)900/902提供了靠近晶 體管柵極疊層600邊緣的淺深度，但仍然提供了與STI結構508相鄰的大 深度?？拷w管柵極疊層600邊緣的淺深度防止在底割區(qū)域702/708的 垂直邊緣上形成耗盡層，由此減小了柵極邊緣寄生結電容并改善了SCE。源 極區(qū)900和漏極區(qū)902之間存在BOX區(qū)域800有助于減小柵極邊緣結寄生 電容，因為在BOX區(qū)域800上無法形成耗盡層。換言之，雖然底割很深， 但在溝道區(qū)712的任一側上都沒有形成能有利于柵極邊緣結寄生電容的長 垂直壁。同時，與STI結構508相鄰的大深度使自對準多晶硅化物尖峰缺 陷的風險最小化。
因此，本領域的技術人員將認識到，提供靠近晶體管柵極疊層600的 淺深度并提供與STI結構508相鄰的大深度這樣的能力提供了額外的自由 度，以獨立地優(yōu)化源極/漏極串聯(lián)電阻、電子/空穴遷移率和SCE，同時仍針 對自對準多晶硅化物尖峰缺陷加以保護。這樣就能夠制造柵極長度相對較 小的高性能MOS器件。 一旦根據(jù)本發(fā)明的實施例形成了M0S晶體管908，之 后就可以使用標準的CMOS流程了 。
以上對本發(fā)明例示實施例的描述，包括在摘要中描述的內容，并不意 在窮舉或將本發(fā)明限制在所公開的精確形式。盡管為了例示的目的本文描 述了本發(fā)明的特定實施例和范例，但是如本領域的技術人員將認識到的， 在本發(fā)明的范圍內，各種等效的變型都是可能的。
可以根據(jù)以上詳細說明做出本發(fā)明的這些變型。不應將以下權利要求 中所用的術語視為將本發(fā)明限制到說明書和權利要求中公開的特定實施 例。相反，本發(fā)明的范圍完全由以下權利要求確定，將依照權利要求法律 解釋的既定法條解釋本發(fā)明的范圍。
權利要求
1、一種設備，包括柵極疊層，其包括設置于柵極電介質上的柵電極；形成于所述柵極疊層的橫向相對側上的第一間隔體和第二間隔體；鄰接所述第一間隔體的源極區(qū)；鄰接所述第二間隔體的漏極區(qū)；在所述柵極疊層下方并且被所述源極區(qū)和所述漏極區(qū)夾持的溝道區(qū)；以及在所述溝道區(qū)下方并且被所述源極區(qū)和所述漏極區(qū)夾持的掩埋氧化物區(qū)域。
2、 根據(jù)權利要求l所述的設備，其中所述柵電極包括如下材料中的至 少一種銅、釕、鈀、鉑、鈷、鎳、氧化釕、鎢、鋁、鈦、鉭、氮化鈦、 氮化鉭、鉿、鋯、金屬碳化物和導電金屬氧化物。
3、 根據(jù)權利要求2所述的設備，其中所述柵極電介質包括從以下材料 構成的組中選出的高k介電材料氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化 鑭、氧化鋯、氧化鋯硅、氧化鉭、氧化鈦、氧化鋇鍶鈦、BST、氧化鋇鈦、 氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅和PZT。
4、 根據(jù)權利要求1所述的設備，其中所述源極區(qū)和所述漏極區(qū)包括升 高的源極區(qū)和升高的漏極區(qū)。
5、 根據(jù)權利要求1所述的設備，其中所述源極區(qū)和所述漏極區(qū)包括硅鍺。
6、 根據(jù)權利要求1所述的設備，其中所述源極區(qū)和所述漏極區(qū)包括碳 化硅。
7、 根據(jù)權利要求5或6所述的設備，其中所述源極區(qū)和所述漏極區(qū)摻 有硼、鋁、砷、磷和銻中的至少一種。
8、 根據(jù)權利要求1所述的設備，其中所述源極區(qū)和所述漏極區(qū)包括能 夠在所述溝道區(qū)上賦予壓縮應變的硅合金。
9、 根據(jù)權利要求1所述的設備，其中所述源極區(qū)和所述漏極區(qū)包括能 夠在所述溝道區(qū)上賦予拉伸應變的硅合金。
10、 根據(jù)權利要求1所述的設備，其中所述源極區(qū)包括位于所述第一 間隔體下方并沿橫向鄰接所述柵極疊層側面的第一底割區(qū)域，且其中所述 漏極區(qū)包括位于所述第二間隔體下方并沿橫向鄰接所述柵極疊層側面的第 二底割區(qū)域。
11、 根據(jù)權利要求1所述的設備，其中所述掩埋氧化物區(qū)域包括從以 下材料構成的組中選擇的氧化物二氧化硅、摻碳氧化物、有機聚合物、 PFCB、氮氧化物和FSG。
12、 根據(jù)權利要求ll所述的設備，其中所述掩埋氧化物區(qū)域可以摻有氮。
13、 一種方法，包括提供SOI襯底，所述SOI襯底包括設置于第一硅層和第二硅層之間的 氧化物層；在所述第一硅層上形成晶體管柵極疊層； 在所述晶體管柵極疊層的橫向相對側上形成一對間隔體； 各向同性地蝕刻所述第一硅層與所述一對間隔體相鄰的暴露部分，直到暴露出部分的所述氧化物層，其中所述各向同性蝕刻形成了所述晶體管柵極疊層下方的溝道區(qū)；各向異性地蝕刻所述氧化物層的暴露部分，直到暴露部分的所述第二硅層，其中所述各向異性蝕刻形成了所述溝道區(qū)下方的掩埋氧化物區(qū)域； 以及在所述第二硅層的暴露部分上淀積硅合金以形成源極區(qū)和漏極區(qū)。
14、 根據(jù)權利要求13所述的方法，其中所述各向同性蝕刻形成位于所 述一對間隔體下方且在橫向上鄰接所述晶體管柵極疊層側面的一對底割區(qū) 域。
15、 根據(jù)權利要求13所述的方法，其中所述氧化物層包括從以下材料 構成的組中選擇的氧化物二氧化硅、摻碳氧化物、有機聚合物、PFCB、 氮氧化物和FSG。
16、 根據(jù)權利要求13所述的方法，其中所述源極區(qū)和所述漏極區(qū)被所 述溝道區(qū)和所述掩埋氧化物區(qū)域隔開。
17、 根據(jù)權利要求13所述的方法，其中淀積所述硅合金包括淀積硅鍺。
18、 根據(jù)權利要求17所述的方法，其中淀積硅鍺包括現(xiàn)場摻雜工藝以 用硼和鋁中的至少一種對所述硅鍺進行摻雜。
19、 根據(jù)權利要求13所述的方法，其中淀積所述硅合金包括淀積碳化硅。
20、 根據(jù)權利要求19所述的方法，其中淀積所述碳化硅包括現(xiàn)場摻雜 工藝以用砷、磷和銻中的至少一種對所述碳化硅進行摻雜。
21、 根據(jù)權利要求17或19所述的方法，其中淀積所述硅合金以形成 升高的源極區(qū)和升高的漏極區(qū)。
全文摘要
一種MOS器件包括柵極疊層，其包括設置于柵極電介質上的柵電極；形成于柵極疊層的橫向相對側上的第一間隔體和第二間隔體；鄰接第一間隔體的源極區(qū)；鄰接第二間隔體的漏極區(qū)；以及位于柵極疊層下方且設置在源極區(qū)和漏極區(qū)之間的溝道區(qū)。本發(fā)明的MOS器件還包括位于溝道區(qū)下方且設置在源極區(qū)和漏極區(qū)之間的掩埋氧化物(BOX)區(qū)域。該BOX區(qū)域使得能夠形成更深的源極區(qū)和漏極區(qū)以減小晶體管電阻并使尖峰缺陷自毀，同時防止柵極邊緣結寄生電容。
文檔編號H01L21/336GK101292334SQ200680039083
公開日2008年10月22日 申請日期2006年12月6日 優(yōu)先權日2005年12月14日
發(fā)明者G·庫雷洛, H·V·德什潘德, M·博爾, S·提亞吉 申請人:英特爾公司