專利名稱：形成的具有自對(duì)準(zhǔn)觸點(diǎn)的晶體管的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明涉及通過相對(duì)于晶體管柵極自對(duì)準(zhǔn)晶體管觸點(diǎn)的工藝
形成的晶體管器件。
背景技術(shù)：
0002集成電路的進(jìn)一步小型化和價(jià)格降低是半導(dǎo)體產(chǎn)業(yè)的目標(biāo)。 實(shí)現(xiàn)這些目標(biāo)的障礙之一是制造到晶體管器件的電觸點(diǎn)的工藝。
0003制造工藝?yán)枚鄠€(gè)圖案化級(jí)，這些圖案化級(jí)要求在加工順序 中對(duì)準(zhǔn)光刻掩膜和較低的級(jí)。在MOS晶體管的情況下，傳統(tǒng)制造實(shí)踐 要求對(duì)準(zhǔn)垂直導(dǎo)線，這些垂直導(dǎo)線形成與晶體管的源區(qū)和漏區(qū)相連的 晶體管接觸(一般被稱為"觸點(diǎn)")。傳統(tǒng)MOS晶體管在柵電極側(cè)壁上 使用隔離物。由于存在對(duì)準(zhǔn)容限，所以必須在側(cè)壁隔離物和觸點(diǎn)之間 設(shè)計(jì)間隔，從而當(dāng)發(fā)生最大未對(duì)準(zhǔn)時(shí)，觸點(diǎn)不會(huì)碰到側(cè)壁隔離物。當(dāng) 觸點(diǎn)確實(shí)碰到側(cè)壁隔離物時(shí)，與襯底相接觸的導(dǎo)電區(qū)域被減小，導(dǎo)致 接觸電阻增大和最終的成品副產(chǎn)品。因此，存在由生產(chǎn)商進(jìn)行權(quán)衡的 競爭因子使晶體管器件的密度最大化，但是觸點(diǎn)和側(cè)壁隔離物之間 有充足的設(shè)計(jì)距離以使成 產(chǎn)品最少。
0004生產(chǎn)商所關(guān)注的是與制造工藝中的圖案化級(jí)相關(guān)的成本。對(duì) 于目標(biāo)為約100nm的現(xiàn)有技術(shù)水平的晶體管柵長，使用最小幾何圖形 的每個(gè)光刻掩膜的價(jià)格高達(dá)100,000美元。當(dāng)原型設(shè)計(jì)的成本被包含于 半導(dǎo)體產(chǎn)品的總成本中時(shí)，對(duì)于每個(gè)需要幾個(gè)最小幾何圖形掩膜的多 個(gè)修正版本來說，其成本會(huì)很高。
0005需要一種制造晶體管器件的方法，該方法解決已知制造方法 的局限性。

發(fā)明內(nèi)容
0006本發(fā)明提供一種晶體管器件，其利用相對(duì)于晶體管柵極自對(duì)
5準(zhǔn)晶體管觸點(diǎn)的工藝。該方法包括在襯底之上提供柵結(jié)構(gòu)和在柵結(jié)構(gòu) 上形成絕緣層。在絕緣層中形成到襯底的開孔，由此去除部分柵結(jié)構(gòu)。 該方法還提供用導(dǎo)電材料來填充開孔以形成互聯(lián)。
0007在另一方面，本發(fā)明提供具有包含柵電極和柵電介質(zhì)的柵結(jié) 構(gòu)的晶體管器件。柵電介質(zhì)位于柵電極和襯底之間。晶體管具有幾乎 與柵結(jié)構(gòu)的側(cè)壁相適應(yīng)的隔離物層。延伸穿過位于柵結(jié)構(gòu)之上的絕緣 層的互聯(lián)與襯底接觸，并直接接觸隔離物層。
0008在又一方面，本發(fā)明提供用于制造集成電路的方法。該方法
包括在襯底上形成晶體管器件，其中形成晶體管器件的方法包括在襯 底上提供柵結(jié)構(gòu)和在柵結(jié)構(gòu)上形成絕緣層。在絕緣層中形成到襯底的 開孔，由此去除部分柵結(jié)構(gòu)，且用導(dǎo)電材料填充開孔以形成互聯(lián)。該 方法進(jìn)一步包括在晶體管器件上加工層間電介質(zhì)層，其中該層間電介 質(zhì)層具有形成于其中以接觸晶體管器件并形成運(yùn)算集成電路的導(dǎo)電功 能部件。


0009圖1A、 1B、 2A、 2B、 3A、 3B、 4A、 4B、 5A、 5B、 6A-6C、
7A-7C、 8A-8C、 9和10A-10C是圖示說明依照本發(fā)明原理的示例性加
工工藝的各個(gè)步驟的晶體管器件的平面圖和截面圖；0010圖ll是大體表示其中具有開孔的襯底上的共形層的截面圖；0011圖12A-12C、 13、 14、 15A-15C和16A-16C是圖示說明依照
本發(fā)明原理的示例性加工工藝的各個(gè)其它步驟的晶體管器件的平面圖
和截面圖；以及
0012圖17是圖示說明示例性集成電路的截面圖，該示例性集成電 路包含依照本發(fā)明的原理加工的多個(gè)晶體管器件。
具體實(shí)施例方式
0013圖1A和圖1B圖示說明依照本發(fā)明的原理加工的晶體管器件 100的示例性加工工藝的一個(gè)步驟。晶體管器件100被加工于半導(dǎo)體襯 底110如200mm或300mm的硅晶片上。襯底110可以具有之前的摻 雜物注入以定義襯底110的NMOS區(qū)和PMOS區(qū)。可利用任何常規(guī)手
6段在襯底110上形成柵電介質(zhì)層120。柵電介質(zhì)層120的實(shí)施例包括二 氧化硅或被稱為"高k"電介質(zhì)的任何種類的電介質(zhì)。這些電介質(zhì)可以 包含難熔金屬或硅酸鹽，或者可以通過摻氮處理來提高介電常數(shù)。在
柵電介質(zhì)層120之上形成柵電極層130。柵電極層130可以是包括例如 金屬薄膜或多晶硅的任何合適柵材料。在柵電極層130之上形成光刻 膠層并對(duì)其進(jìn)行圖案化以定義出柵極圖案140。為簡化說明，所示為矩 形圖案140;但是，可以使用適于形成晶體管器件IOO的任何圖案。0014圖2A和圖2B圖示說明在柵極圖案140已被轉(zhuǎn)移到柵電介質(zhì) 層120和柵電極層130上之后的晶體管器件100的加工，以形成局部 圖案化的柵結(jié)構(gòu)210。局部圖案化的柵結(jié)構(gòu)210包含局部圖案化的柵電 介質(zhì)220和局部圖案化的柵電極230。圖案轉(zhuǎn)移是通過等離子刻蝕工藝 或其它常規(guī)手段來完成的。
0015圖3A和圖3B圖示說明在柵結(jié)構(gòu)210和襯底110之上形成層 間電介質(zhì)310之后的晶體管器件100的加工。層間電介質(zhì)310可以例 如由通過等離子體CVD工藝沉積的二氧化硅構(gòu)成?？梢詫?duì)層間電介質(zhì) 310摻雜有益的雜質(zhì)原子(如磷)以消除諸如鈉這樣的不需要的雜質(zhì)。 在沉積之后可接著進(jìn)行化學(xué)機(jī)械平整化(CMP)或其它工藝以得到所 需的表面平整度。
0016圖4A和圖4B圖示說明在形成和用互聯(lián)圖案420圖案化光刻 膠層410之后的晶體管器件100的加工。每個(gè)所示的互聯(lián)圖案420具 有節(jié)段430，其縱軸和柵結(jié)構(gòu)210的相應(yīng)縱軸基本平行對(duì)準(zhǔn)，并具有橫 向指向柵結(jié)構(gòu)210的節(jié)段440。在所示的實(shí)施例中，節(jié)段440基本垂直 對(duì)準(zhǔn)柵結(jié)構(gòu)210的縱軸。平行節(jié)段430可以與后面加工階段中到襯底 110的觸點(diǎn)的形成相關(guān)。橫向節(jié)段440可以與后面加工階段中形成的垂 直互聯(lián)(通孔)相關(guān)，或者可以直接延伸到相鄰集成電路中的半導(dǎo)體 器件(未圖示)。因此，節(jié)段440可以具有與包含晶體管器件100的更 大電路的設(shè)計(jì)相適應(yīng)所必需的任何構(gòu)形。
0017圖5A和圖5B圖示說明在通過去除由互聯(lián)圖案420暴露的部 分層間電介質(zhì)310而生成開孔520之后的晶體管器件100的加工。該 去除可以利用等離子刻蝕工藝來完成。在所示的實(shí)施例中，執(zhí)行該刻 蝕從而使電介質(zhì)層310中的每個(gè)開孔520的底部停留在柵結(jié)構(gòu)210的
7頂層之上。開孔520被形成具有平行節(jié)段530和橫向節(jié)段540，其分別 對(duì)應(yīng)于互聯(lián)圖案420的平行節(jié)段430和橫向節(jié)段440 (見圖5A)。形成 電介質(zhì)開孔520后，利用諸如等離子體灰化工藝的常規(guī)手段去除光刻 膠層410。
0018圖6A-6C圖示說明在形成和圖案化具有接觸注入開孔620的 另一個(gè)光刻膠層610之后的晶體管器件100的加工。圖6B的截面圖是 穿過接觸注入開孔620之下的節(jié)段530截取的，而圖6C的截面圖是穿 過接觸注入開孔620之外的節(jié)段530截取的。接觸注入開孔620在光 刻膠層610中提供一開孔，在后面的加工階段中通過該開孔去除部分 層間電介質(zhì)310和柵結(jié)構(gòu)210。當(dāng)部分柵結(jié)構(gòu)210被去除時(shí)，接觸注入 開孔620的寬度630可以有利地確定晶體管器件100的柵極寬度。
0019接觸注入開孔620優(yōu)選相對(duì)于電介質(zhì)開孔520的節(jié)段530進(jìn) 行定位以確保保持非零的頂端重疊640和非零的底端重疊650。通過適 當(dāng)設(shè)計(jì)頂端重疊640和底端重疊650，可以在光刻工具上有利地實(shí)現(xiàn)接 觸注入開孔620和節(jié)段530的對(duì)準(zhǔn)，而不需要圖案級(jí)之間的極度精確 的對(duì)準(zhǔn)。半導(dǎo)體加工領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到頂端重疊640和底端重 疊650的最小值將部分地由用于圖案化接觸注入開孔620的光刻工具 的對(duì)準(zhǔn)能力來確定。
0020接觸注入開孔620的長度660也可以部分地由前面提到的光 刻工具的對(duì)準(zhǔn)能力來確定。和確定寬度630 —樣，可以以某種方式確 定接觸注入開孔620的最小長度660，以確保接觸注入開孔620相對(duì)于 平行節(jié)段530的重疊670是非零的。可以考慮的額外因素是在后面加 工階段要執(zhí)行的摻雜注入步驟的任何需求(在下面通過參考圖9進(jìn)一 步討論)。
0021最后，在圖6C中，不處于接觸注入開孔620之下的部分節(jié)段 530被光刻膠保護(hù)起來。因此，只有那些由接觸注入開孔620暴露出來 的部分平行節(jié)段530在后面的制造階段中會(huì)被暴露于刻蝕工藝。
0022圖7A-7C圖示說明另一個(gè)刻蝕工藝之后的晶體管器件100的 加工。由接觸注入開孔620暴露出來的部分層間電介質(zhì)310和柵結(jié)構(gòu) 210已被去除以形成接觸開孔710。這可以利用傳統(tǒng)等離子體刻蝕工藝 來完成。該刻蝕工藝優(yōu)選被執(zhí)行以導(dǎo)致幾乎同步暴露襯底110的一些部分，襯底110的這些部分處于由接觸注入開孔620暴露出來的部分
平行節(jié)段530之下。以這種方式，通過去除電介質(zhì)320所暴露出的襯 底110的所有部分均在幾乎相同的時(shí)間段內(nèi)被暴露于等離子工藝。同 樣優(yōu)選的是，在去除局部圖案化柵電介質(zhì)220的一部分的刻蝕工藝時(shí) 間段內(nèi)，局部圖案化柵電介質(zhì)220和層間電介質(zhì)310的去除速率相對(duì) 高于襯底110的去除速率。這一相對(duì)去除速率提供了對(duì)襯底110被暴 露后何時(shí)停止刻蝕的工藝控制。這一刻蝕工藝可能需要多個(gè)步驟來提 供優(yōu)選的特性。
0023去除柵電極230和柵電介質(zhì)220的一部分產(chǎn)生具有I型梁形狀 的圖案化柵結(jié)構(gòu)720。該去除具有修整柵結(jié)構(gòu)210以設(shè)置晶體管器件 100的柵長730的有利結(jié)果。因此接觸開孔710已經(jīng)通過這一修整與圖 案化柵結(jié)構(gòu)730相對(duì)準(zhǔn)(即，"自對(duì)準(zhǔn)")。接觸開孔710對(duì)圖案化 柵結(jié)構(gòu)730的這一自對(duì)準(zhǔn)會(huì)導(dǎo)致成品晶體管器件100的較小的空間需 求，如下面進(jìn)一步所述。
0024由接觸注入開孔620暴露但不處于平行節(jié)段530之內(nèi)的層間 電介質(zhì)310的一部分740也被暴露于刻蝕工藝，且其中一部分被該刻 蝕工藝去除而產(chǎn)生一上開孔750。因此，襯底之上的層間電介質(zhì)310 的高度被減小。在接觸注入開孔620之內(nèi)，這一高度減小具有減小接 觸開孔710的縱橫比(aspect ratio)的效果，這在后面加工階段的源/ 漏摻雜物注入過程中可能是有利的。本領(lǐng)域技術(shù)人員應(yīng)認(rèn)識(shí)到可以對(duì) 電介質(zhì)310的厚度和由刻蝕工藝所去除的電介質(zhì)310的量進(jìn)行選擇以 產(chǎn)生圖7A-7C所示的中間結(jié)構(gòu)的所需幾何形狀和由此得到的成品晶體 管器件100的所需幾何形狀。應(yīng)該注意到，如圖7C所示，被光刻膠層 610所保護(hù)的節(jié)段530、 540的那些部分并未受到這一加工階段的影響。
0025圖8A-8C圖示說明在通過例如等離子體灰化工藝去除光刻膠 層610之后的晶體管器件100的加工。優(yōu)選地，用于去除第二光刻膠 層610的工藝被執(zhí)行以使對(duì)接觸開孔710底部的暴露襯底110的任何 不利的反應(yīng)(如濺射或氧化)最少。
0026圖9圖示說明在輕摻雜漏區(qū)(LDD)注入910過程中的晶體 管器件100的加工。LDD注入工藝910被用于將摻雜物引入到由接觸 開孔710暴露的襯底內(nèi)。LDD注入工藝910產(chǎn)生LDD慘雜漂移區(qū)(d叩ant profile) 920。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到LDD注入工藝910可 以是用于定義MOSFET器件的源區(qū)和漏區(qū)的兩次注入的第一次。但是， 需要更少或更多源/漏注入的晶體管器件處于本發(fā)明的范圍之內(nèi)。本領(lǐng) 域技術(shù)人員還應(yīng)認(rèn)識(shí)到LDD注入工藝910的具體工藝參數(shù)將取決于襯 底110的特性和成品晶體管器件100的所需特征。
0027在一個(gè)實(shí)施例中，襯底110是用于形成n溝道MOSFET器件 的硅晶片的p阱。在該實(shí)施例中LDD注入工藝910可以使用諸如V族 元素磷(P)或砷(As)這樣的n型摻雜物。此外，LDD注入工藝910 的細(xì)節(jié)，如摻雜物、能量和摻雜濃度等，被選擇以得到應(yīng)用所需的器 件性能。在一個(gè)實(shí)施例中，摻雜物為As，通過約為5keV的注入能量 以達(dá)到約為1.6el5cm—s的峰值摻雜濃度。在另一個(gè)實(shí)施例中，摻雜物為 P，通過約為5keV的注入能量達(dá)到約為1.6el5cm—3的峰值摻雜濃度。 在這些注入步驟之后進(jìn)行的是傳統(tǒng)的注入后損傷退火。
0028當(dāng)襯底為硅晶片的n阱時(shí)，摻雜工藝改為使用p型摻雜物。 本領(lǐng)域技術(shù)人員應(yīng)理解硅中的p型摻雜物一般將從周期表中的ni族元 素中進(jìn)行選擇，且一般使用硼(B)。在這一實(shí)施例中，硼可以通過約 為5keV的注入能量注入以達(dá)到約為5el4cm—3的峰值摻雜濃度，其后跟 傳統(tǒng)的注入后退火。
0029對(duì)于LDD注入工藝910，可以使用有角度的注入工藝。接觸 注入開孔620的長度660與注入流可以具有的相對(duì)正交方向的最大偏 移是相關(guān)的。在有角度的注入工藝中，當(dāng)注入角度超過由接觸開孔710 的高度和寬度確定的角度時(shí)，接觸開孔710的側(cè)面將遮擋注入流。上 開孔750的寬度用于降低平行節(jié)段530的縱橫比，減小遮擋效應(yīng)并有 利地增大最大可允許注入角。
0030圖10A-10C圖示說明在形成隔離物1010之后的晶體管器件 100的加工。圖10B的截面圖是穿過接觸開孔710截取的，而圖10C 的截面圖是穿過接觸注入開孔620之外的平行節(jié)段530截取的。隔離 物1010已被形成于部分完成的晶體管器件100的暴露的水平和垂直表 面上，其所用的工藝大體使沉積層和下層表面的輪廓近似相適應(yīng)。
0031圖11是一總體截面圖，其圖示說明其中具有開孔1130的襯 底1120上的共形層1110的代表性示例?？梢钥闯鲈搶?110大致保持襯底1120及開孔1130的水平表面和垂直表面的截面輪廓。共形沉積
領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到共形層1110由于偏離理想情況具有大約均勻 的厚度，其包括l)襯底1120的水平表面1150上的層1110的場厚度 1140可以是開孔1130的垂直表面上的平均厚度1160的約2到3倍;2) 層1110的頂側(cè)壁厚度1170可以是其底側(cè)壁厚度1180的約2倍；以及 3)在開孔1130的水平底面上的層1110的底部厚度1190可以是場厚度 1140的約1/2至1/3。
0032返回圖10A-10C，可以使用CVD工藝，優(yōu)選具有優(yōu)化的工藝 變量以確保完全覆蓋接觸開孔710的側(cè)面。隔離物1010的側(cè)壁厚度可 以在約50nm至100nm范圍內(nèi)，盡管在集成電路加工技術(shù)的未來發(fā)展 中隨著器件幾何形狀的縮小該厚度可以小于約50nm。隔離物1010的 材料可以是任何電介質(zhì)材料或材料的組合，形成于可以共形沉積的一 個(gè)或多于一個(gè)的層中，且與半導(dǎo)體制造工藝兼容。公知的示例包括二 氧化硅、氮化硅和氮氧化硅。
0033圖12A-12C圖示說明在去除部分隔離物IOIO之后的晶體管器 件100的加工。使用各向異性電介質(zhì)刻蝕工藝去除接觸開孔710底部 的部分隔離物1010。該工藝優(yōu)選被執(zhí)行以便以比去除襯底110相對(duì)更 大的速率去除隔離物1010，從而該刻蝕工藝將去除接觸開孔710底部 的幾乎全部隔離物IOIO而不去除大部分的襯底110。后面的步驟在鄰 接?xùn)沤Y(jié)構(gòu)的至少接觸開孔的側(cè)表面上形成隔離物，留下接觸開孔底部 的襯底暴露在外。
0034相關(guān)領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到各向異性的電介質(zhì)刻蝕工藝會(huì) 從接觸開孔710頂部處的拐角1210去除材料，以形成圓的或"有小面 的"拐角。對(duì)于本發(fā)明而言，這樣的小面不會(huì)改變前面關(guān)于圖ll所述 的隔離物710的共形特性。
0035轉(zhuǎn)向圖13，其圖示說明了在源/漏(S/D)注入1310過程中的 圖11B的部分完成的晶體管器件100。該S/D注入工藝1310被用于向 接觸開孔710所暴露的襯底中引入摻雜物。隔離物1010起到使S/D注 入偏離晶體管器件100的溝道區(qū)的作用，以提供所需的源/漏注入輪廓。
0036本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到S/D注入工藝1310的具體工藝參數(shù) 可以基于襯底并基于成品晶體管器件100的所需特性進(jìn)行選擇。在一個(gè)實(shí)施例中，襯底是硅晶片的p阱?？梢允褂肰族元素作為S/D注入 工藝1310中的n型摻雜物。在一個(gè)實(shí)施例中，摻雜物是As。在另一個(gè) 實(shí)施例中，摻雜物是P。注入能量約為45keV，且襯底中的峰值摻雜濃 度可以是約5.5el3cnT3。
0037在另一個(gè)實(shí)施例中，襯底是硅晶片的n阱?？梢允褂肐II族元 素作為S/D注入工藝1310中的p型摻雜物。在一個(gè)實(shí)施例中，摻雜物 是硼。注入能量約為5keV，且襯底中的峰值摻雜濃度可以是約 5el9cnf3。在源/漏摻雜注入工藝之后，可以額外使用退火工藝對(duì)襯底 110中的S/D摻雜物進(jìn)行退火注入損傷和擴(kuò)散。源/漏注入工藝1310產(chǎn) 生源/漏摻雜物輪廓1320。
0038圖14圖示說明在可選的閾值電壓(Vt)調(diào)節(jié)注入1410過程 中的晶體管器件100的加工。可以使用該Vt調(diào)節(jié)注入1410來調(diào)節(jié)晶體 管器件100的溝道的工作函數(shù)。在一個(gè)實(shí)施例中，襯底110是硅晶片 的p阱。硼或另一種p型摻雜物可以被注入穿過圖案化的柵結(jié)構(gòu)720 進(jìn)入晶體管器件100的溝道區(qū)1420?？梢允褂眉s為15keV的硼注入能 量來得到溝道區(qū)內(nèi)約為5el7cm—3的最終峰值硼濃度。在另一個(gè)實(shí)施例 中，襯底110是硅晶片的n阱。磷、砷或另一種n型摻雜物可以被注 入穿過圖案化的柵結(jié)構(gòu)720進(jìn)入晶體管器件100的溝道區(qū)1420?？梢?使用30keV的注入能量來得到溝道區(qū)內(nèi)約為5el7cn^的最終峰值摻雜 濃度。Vt調(diào)節(jié)注入1410產(chǎn)生溝道摻雜物輪廓1430。
0039圖15A-15C圖示說明在向?qū)娱g電介質(zhì)310中的開孔填充導(dǎo)體 1510之后的晶體管器件100的加工。圖15B的截面圖是穿過接觸開孔 710截取的，而圖15C的截面圖是穿過接觸注入開孔620之外的平行 節(jié)段530截取的。已利用常規(guī)方法對(duì)節(jié)段530、 540和接觸開孔710填 充了導(dǎo)體1510，以導(dǎo)電性地耦合到襯底110。導(dǎo)體1510與隔離物1010 直接接觸，且可以包含襯墊、粘合層或?qū)?dǎo)體1510與晶體管器件100 所用的其它材料集成在一起所必需的其它層。在一個(gè)實(shí)施例中，在填 充接觸開孔710以形成到襯底110的歐姆連接之前，可以形成金屬硅 化物，其中襯底110暴露于接觸開孔710底部處。在另一個(gè)實(shí)施例中， 導(dǎo)體1510可以是鉤，其可以通過CVD或其它適當(dāng)工藝進(jìn)行沉積。
0040圖16A-16C圖示說明在去除部分導(dǎo)體1510和層間電介質(zhì)310之后的晶體管器件100的加工，以形成源極觸點(diǎn)1610和漏極觸點(diǎn)1620。 可以通過常規(guī)工藝如化學(xué)機(jī)械拋光(CMP)去除導(dǎo)體1510和層間電介 質(zhì)310。該去除工藝優(yōu)選以比去除層間電介質(zhì)310相對(duì)更快的速度去除 導(dǎo)體1510，以便能夠在從層間電介質(zhì)310的上表面去除導(dǎo)體1510后停 止該工藝。本領(lǐng)域技術(shù)人員對(duì)執(zhí)行CMP工藝以實(shí)現(xiàn)該目標(biāo)是熟悉的。
0041本文所述制造晶體管器件100的方法有利地提供了形成源極 觸點(diǎn)1610和漏極觸點(diǎn)1620，而不需要現(xiàn)有技術(shù)方法所要求的圖案化步 驟，該圖案化步驟需要將觸點(diǎn)圖案對(duì)準(zhǔn)晶體管器件100的柵極。由于 當(dāng)使后面的圖案級(jí)參照前面的圖案級(jí)時(shí)，對(duì)準(zhǔn)的不確定性需要提供非 零的對(duì)準(zhǔn)容限，因此所述方法通過使源極觸點(diǎn)1610和漏極觸點(diǎn)1620 自對(duì)準(zhǔn)晶體管器件100的柵極放松了對(duì)對(duì)準(zhǔn)的要求。因此，相對(duì)于類 似的現(xiàn)有技術(shù)器件的尺寸，可以減小晶體管器件100的尺寸，且可以 減少對(duì)更昂貴和更慢的光刻工具的需求，降低生產(chǎn)成本。
0042可以設(shè)計(jì)源極觸點(diǎn)1610或漏極觸點(diǎn)1620來為到成品集成電 路的更高互聯(lián)級(jí)的通孔連接提供落點(diǎn)焊盤(landing pad)。源極觸點(diǎn) 1610或漏極觸點(diǎn)1620也可以被用于向相鄰晶體管器件100提供局部互 聯(lián)。集成電路設(shè)計(jì)可以分離地或組合地使用這些實(shí)施例。
0043圖17圖示說明包含晶體管器件1710的示例性集成電路(IC) 1700，每個(gè)晶體管器件均依照本發(fā)明的原理制造。IC 1700可以包括 MOS或BiCMOS組件，并可以進(jìn)一步包括諸如電容器、電感器或電阻 器等無源組件。它也可以包括光學(xué)組件或光電組件。本領(lǐng)域技術(shù)人員 對(duì)這些不同類型的組件及其制造是熟悉的。
0044電介質(zhì)層1720被加工于晶體管1710之上。此外，觸點(diǎn)1730
和互聯(lián)結(jié)構(gòu)1740位于電介質(zhì)層1720之內(nèi)以互聯(lián)各種組件，以此形成 集成電路1700。對(duì)于本領(lǐng)域技術(shù)人員來說，可以依照本發(fā)明的原理加 工示例性互聯(lián)結(jié)構(gòu)的幾種變體，并具有類似的有利結(jié)果，這是顯而易 見的。
0045本發(fā)明相關(guān)領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到可以對(duì)示例性實(shí)施例作 出各種添加、刪減、替換或修改，并可以發(fā)展出其它實(shí)施例，而不偏 離要求保護(hù)的本發(fā)明的范圍。
權(quán)利要求
1. 一種制造半導(dǎo)體器件的方法，其包含在位于襯底之上的柵結(jié)構(gòu)上形成絕緣層；修整所述柵結(jié)構(gòu)的一部分以形成延伸到所述襯底的自對(duì)準(zhǔn)開孔；以及用導(dǎo)電材料填充所述自對(duì)準(zhǔn)開孔以此形成互聯(lián)，所述修整導(dǎo)致所述互聯(lián)自對(duì)準(zhǔn)所述柵結(jié)構(gòu)。
2. 如權(quán)利要求1所述的方法，其中所述修整所述柵結(jié)構(gòu)的所述部 分定義所述柵結(jié)構(gòu)的柵長。
3. 如權(quán)利要求l所述的方法，其進(jìn)一步包括通過所述絕緣層中的 所述自對(duì)準(zhǔn)開孔注入源/漏區(qū)。
4. 如權(quán)利要求1所述的方法，其中所述在所述絕緣層中形成所述 自對(duì)準(zhǔn)開孔包括在所述絕緣層上提供第一圖案化的光刻膠層并刻蝕進(jìn) 入但不刻穿所述絕緣層，以及在所述絕緣層上提供第二圖案化的光刻 膠層并刻穿所述絕緣層至所述襯底。
5. 如權(quán)利要求4所述的方法，其中所述第一圖案化的光刻膠層具 有窄的開孔，而所述第二圖案化的光刻膠層具有更寬的開孔。
6. —種半導(dǎo)體器件，其包含一經(jīng)修整的柵結(jié)構(gòu)，其包含柵電極和柵電介質(zhì)，所述柵電介質(zhì)位 于所述柵電極和襯底之間；一電介質(zhì)隔離物層，其沿著所述經(jīng)修整的柵結(jié)構(gòu)的側(cè)壁定位且與 該側(cè)壁相接觸；以及一自對(duì)準(zhǔn)互聯(lián)，其延伸穿過位于所述經(jīng)修整的柵結(jié)構(gòu)之上的絕緣 層并接觸所述襯底，其中所述互聯(lián)直接接觸所述電介質(zhì)隔離物層。
7. 如權(quán)利要求6所述的器件，其中所述經(jīng)修整的柵結(jié)構(gòu)具有I型 梁的形狀。
8. 如權(quán)利要求6所述的器件，其中所述互聯(lián)包括平行于所述經(jīng)修整的柵結(jié)構(gòu)的長軸的第一節(jié)段和反平行于所述長軸的第二節(jié)段。
9. 如權(quán)利要求8所述的器件，其中所述第二節(jié)段與所述長軸正交。
10. 如權(quán)利要求8所述的器件，其中所述第一節(jié)段包括第一窄部分 和第二較寬部分。
11. 一種形成MOSFET晶體管的方法，其包含 在襯底上形成柵電介質(zhì)層；在所述柵電介質(zhì)層之上形成柵電極層；圖案化所述柵電介質(zhì)層和所述柵電極層以形成局部圖案化的柵結(jié)構(gòu)；在所述局部圖案化的柵結(jié)構(gòu)和所述襯底之上形成層間電介質(zhì)； 圖案化所述層間電介質(zhì)層以形成具有平行節(jié)段和垂直節(jié)段的開孔；在所圖案化的層間電介質(zhì)層之上形成光刻膠層； 圖案化所述光刻膠層以提供接觸注入開孔；穿過所述接觸注入開孔刻蝕所述層間電介質(zhì)層和所述局部圖案化 的柵結(jié)構(gòu)的一些部分，以進(jìn)一步圖案化所述柵結(jié)構(gòu)并在所述層間電介 質(zhì)層中提供接觸開孔，這些接觸開孔用于沉積對(duì)準(zhǔn)所圖案化的柵結(jié)構(gòu) 的觸點(diǎn)，所述接觸開孔暴露出部分所述襯底；去除所述光刻膠；在鄰接所述柵結(jié)構(gòu)的所述接觸開孔的至少若干側(cè)面上形成電介質(zhì) 隔離物，使襯底在所述接觸開孔的底部處暴露；注入摻雜材料穿過所述接觸開孔以在所述襯底中定義源區(qū)和漏區(qū)'，在所述接觸開孔內(nèi)沉積導(dǎo)電材料以形成用于電連接到所述源極和漏極的觸點(diǎn)。
12. —種集成電路，其包含如權(quán)利要求11所述形成的至少一個(gè)晶體管。
全文摘要
本發(fā)明提供一種制造晶體管器件的方法、一種晶體管器件和一種用于制造集成電路的方法。在一個(gè)方面，所述制造晶體管器件的方法包括在襯底(110)上提供柵結(jié)構(gòu)。在所述柵結(jié)構(gòu)之上形成絕緣層(310)，并在其中形成到所述襯底的開孔(710)，由此去除部分所述柵結(jié)構(gòu)。在所述開孔中填充導(dǎo)體(1410)，由此形成互聯(lián)。
文檔編號(hào)H01L23/535GK101501845SQ200680042119
公開日2009年8月5日 申請(qǐng)日期2006年9月14日 優(yōu)先權(quán)日2005年9月14日
發(fā)明者A·米歇爾, H·E·戴維斯, T·赫爾索米尼 申請(qǐng)人:德克薩斯儀器股份有限公司