專利名稱：半導體soi器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造具有基片和含硅的半導體主體的半導體器 件的方法，所述半導體主體裝備有至少一個半導體元件，其中一個含 硅的外延半導體層被生長在第一半導體基片之上，其中在所述外延層 中形成一個分離區(qū)域，其中在提供有所述分離區(qū)域的外延層的一側(cè)通過片結(jié)合(wafer bonding)來把第二基片附接到所述第一基片，同 時在外延層和第二基片之間插入一個電絕緣區(qū)域，由此形成的結(jié)構(gòu)在 所述分離區(qū)域的位置被分離開，其結(jié)果是所述第二基片形成了在所述 絕緣區(qū)域上面具有所述外延層的一部分這樣的基片，所述外延層的一 部分形成了其中形成有所述半導體元件的所述半導體主體。本發(fā)明還涉及一種利用這種方法獲得的半導體器件，并涉及適 用于這種方法的半導體主體的制造方法以及利用這種方法獲得的半 導體主體。
背景技術(shù)：
這樣一種方法非常適合于制造類似IC (=集成電路)的半導體器 件。然而，通過這種方法也可獲得其它器件(例如分立器件)。如在開頭段落中提及的方法可從1999年7月13日公開的 JP-11-191617己知。在該文獻中，披露了一種制造所謂SOI (=絕緣 體上的半導體)晶圓結(jié)構(gòu)形式的器件的方法。在第一實施例中，提出 了這樣一種方法，其中在第一硅基片上面提供一個硅外延層，其厚度 在0. 5至2. 5pm的范圍內(nèi)。隨后在所述外延層之上通過熱氧化形成氧 化層形式的絕緣區(qū)域。接著經(jīng)所述氧化層并在所述氧化層下面通過將 氫離子注入到所述外延層中而在所述外延層中形成一個分離區(qū)域。接 著在所述第一基片上面的外延層之上將一個硅第二基片片結(jié)合至所 述氧化層上。在其中把所述結(jié)構(gòu)在所述分離區(qū)域處割裂開的分離處理之后，所述第二基片形成了在所述隔離區(qū)域之上具有所述外延層的一 部分這樣的要被制造的半導體器件的基片，所述外延層的一部分形成 了其中可形成一個或者多個半導體元件的含硅的半導體主體。這種方法的一個缺點是適當?shù)陌雽w器件的生產(chǎn)率在半導體器 件包含某些半導體元件(例如FET，具體地說尤其是高壓FETs (=場效應晶體管))的情況下是相當?shù)偷摹?發(fā)明內(nèi)容因此本發(fā)明目的是為了避免上述缺點并提供一種以高產(chǎn)出率產(chǎn)生器件，具體地說是包含高壓FET的那些器件的方法。為了實現(xiàn)這一目的，在開頭段落中說明的那一類方法的特征在 于對于外延層的厚度，選擇大于3微米的厚度。本發(fā)明是基于下面的 以外認識尤其是高壓FET的制造生產(chǎn)率受下面的事實的限制，即在 外延層的一部分上面形成的這些FET的柵氧化層在橫向上具有變化 的厚度，這對于晶體管的電場和電荷容量性能例如會引起局部差別。 這些差別例如會導致漏電流或擊穿特性的差別，從而降低生產(chǎn)率。本發(fā)明還基于下述認識柵氧化層的這種變化的厚度起因于某 些金字塔形的缺陷的小平面，這些小平面會引起外延層的表面產(chǎn)生不 同的氧化速度。如果提髙形成柵氧化層的溫度，則柵氧化層，通常是 熱氧化層的厚度差別會減小乃至消失。然而，這種上升溫度在高級處 理中會干預低熱預算的要求。最后，本發(fā)明基于這樣的認識，即這種 缺陷能夠通過將外延層的厚度增加至3,以上的值，優(yōu)選的是提高至 在5至15)ini范圍內(nèi)的值而得以消除。最好的結(jié)果是以7和13,之間的厚度值獲得的。雖然更高的厚 度值也是適當?shù)?，但它們會增加處理時間并因此是被避免的。這是相 當驚人地，因為正被討論的缺陷在尺寸方面會從0. 3至1.3拜變化，因此期望這種缺陷的影響會在外延層的通常厚度下已經(jīng)消失。利用根據(jù)本發(fā)明的方法，可以以高產(chǎn)出率獲得具有高電壓(即 具有在20 Volt和例如150 Volt之間的工作電壓)FET的半導體器件。優(yōu)選的是所述分離區(qū)域是通過從所述外延層的表面隔開介于 0.05微米和2.0微米之間的一個距離進行氫注入而形成的。這意味 著所述含硅的半導體主體具有大約相同的厚度。在根據(jù)本發(fā)明的方法的一個重要實施例中，其中對于第二基片 選擇一個半導體基片并且其中通過一個電絕緣層形成所述電絕緣區(qū) 域，在片結(jié)合之前將所述電絕緣層沉積或生長在第二基片上。已經(jīng)發(fā) 現(xiàn)這樣就進一步改進了制造工藝的產(chǎn)出率。這能夠通過這樣的事實來 解釋所述分離區(qū)域的位置能夠以更加均勻和精確的方式形成，因為 所述注入不會通過所述絕緣區(qū)域進行，這是由于在本優(yōu)選實施例中所 述區(qū)域存在于另一個(第二)基片上。例如通過在所述硅層的上面形成熱氧化層并在其頂部形成柵極 區(qū)而在保持在所述絕緣層的頂部上的外延層的一部分中形成所述半 導體元件，尤其是高電壓FET，所述絕緣層在第二基片的上邊，同時，通過適當?shù)碾x子注入在所述半導體主體的表面中形成源極區(qū)和漏極 區(qū)，在投影方向上看，所述源極區(qū)和漏極區(qū)與所述柵極區(qū)鄰界。 本發(fā)明還包括一種利用根據(jù)本發(fā)明的方法獲得的半導體器件。 此外，根據(jù)本發(fā)明提供一種制造包括硅和基片的半導體主體的 方法，其中一個含硅的外延半導體層被形成在第一半導體基片之上， 其中在所述外延層中形成一個分離區(qū)域，其中在提供有所述分離區(qū)域 的外延層的一側(cè)通過片結(jié)合來把第二基片附接至第一基片上，同時在 所述外延層和第二基片之間插入一個電絕緣區(qū)域，由此形成的結(jié)構(gòu)在 所述分離區(qū)域的位置被分離，其結(jié)果是第二基片形成了在所述絕緣區(qū) 域的上面具有所述外延層的一部分這樣的基片，該基片用于形成所述半導體主體，所述方法的特征在于對于外延層的厚度，選擇大于約3 微米的厚度。就獲得了具有所謂的soi (=在絕緣體上的半導體)結(jié) 構(gòu)的半導體主體，其可用于形成類似包含高電壓FET的半導體器件。 以這種方法獲得的半導體主體本身形成一個吸引人的產(chǎn)品，因 為所述器件制造和半導體主體的制造并不需要在一個位置或通過單 個制造者進行。


本發(fā)明的這些和其它方面通過之后結(jié)合

的實施例將是 顯而易見的，并將參照所述實施例對其進行闡釋，其中圖1至7是利用根據(jù)本發(fā)明的方法的在其制造過程中的不同階 段的半導體器件的剖面圖。所述各幅圖是概略的并且不是按比例描繪的，厚度方向上的尺 寸為了清楚起見被特別地放大了。相應的部分在各幅圖中通常被給出 相同的參考數(shù)字和相同的陰影線。
具體實施方式
圖1至7是利用根據(jù)本發(fā)明的方法的在其制造過程中的不同階 段的半導體器件的剖面圖。在本示例中制造的半導體器件是高壓場效應晶體管。在制造器件10的第一步驟中(參見圖l)，這里是硅的第一基 片14被提供有(參見圖2a) —個含硅(這里是純硅)的外延層1, 其厚度是12|ii在0. 15至1 atm的氣壓和1000至120CTC的溫度下 進行沉積。外延層1在這兒是P型摻雜的，其摻雜濃度大約為1015 at/cm3 (大約13Qcm的比電阻)。此外(參見圖2b)，制備第二基 片ll，這里其也是由硅形成的并且具有標準厚度。兩個基片11、 14 在這兒都是P型導電性的并且具有從本征材料的濃度至例如大約 1(^at/cm3的摻雜濃度。接著(參見圖3a)，在第一基片14上的硅外延層1中形成分離 區(qū)域2。這是是通過在外延層1中執(zhí)行氫的注入進行的。這樣所述層 被"分離"成兩個部分1A、 1B，前者具有0.05至2.0拜的厚度在， 本示例中為1.5pm，而后者包括大約外延層1的其余厚度。所述注入 能量在10和400 keV之間變化并且在本示例中為200 keV，而所述 劑量在1016和1017 at/cm2之間變化并且在本示例中是大約5 x 1016 at/cm2。此外(參見圖3b)，第二基片11被提供一個電絕緣層3，這里 是熱二氧化硅層3的形式，其是通過在大約105(TC的溫度下暴露在含氧的環(huán)境中提供的。所述獲得的氧化層3具有0. 1至lpm的厚度， 在本示例中為1,厚。隨后(參見圖4)，提供有電絕緣層3的第二基片11在其提供有 外延層1的一側(cè)被片結(jié)合至第一基片14上，所述外延層在本階段已 經(jīng)按次序提供了分離區(qū)域2。最后的結(jié)構(gòu)在圖5示出?，F(xiàn)在(參見圖6)，對圖5的結(jié)構(gòu)進行分離處理，其包括在熔爐 中和在N2氛圍下、在1 atm的壓力下將所述結(jié)構(gòu)加熱至在500至600 r范圍內(nèi)的一個溫度，在本示例中是以50(TC加熱。通過該處理，圖5 的結(jié)構(gòu)在分離區(qū)域2的兩邊被分成兩個部分，上部在該階段形成將要 制造的器件IO，在圖中是上端朝下示出的。接著(參見圖7)，器件10被上部向上的示出并且在絕緣層3 上面的外延層1A中形成有一個晶體管T。晶體管T具有柵氧化層4， 這里是30 nm的熱氧化層，在其之上形成例如多晶硅的柵極區(qū)5。與 柵極區(qū)5對齊，在所述外延層部分1A的硅中形成N型源極和漏極區(qū) 6、 7。在本示例中以其工作電壓在20至120伏范圍之內(nèi)這樣的方式 設計和按尺寸制作了 MOS (二金屬氧化物半導體)FET晶體管T。柵極 區(qū)5及源極和漏極區(qū)6、 7都提供有適當?shù)倪B接區(qū)，然而它們在圖中 并沒有示出。在應用類似蝕刻或鋸的分離技術(shù)之后就獲得了適合于安裝的單 獨器件10。通過根據(jù)本發(fā)明的方法，能夠以高產(chǎn)出率和一致的性能 獲得高電壓MOSFET器件10。很明顯本發(fā)明并不限于此處說明的示例，并且在本發(fā)明的范圍 內(nèi)本領(lǐng)域技術(shù)人員能夠做出許多變化和修改。例如，注意雖然是為了制造分立的MOSFET器件進行說明的，但 本發(fā)明特別適合于制造類似(C) MOS或BI (C) MOSIC的(高電壓) IC，而且還適合于制造雙極IC。此外注意關(guān)于各個步驟能夠進行各種修改。例如，代替VPE (= 氣相外延)而能夠使用類似MBE^分子束外延)或ALE(原子層外延) 的其它外延生長技術(shù)。對于絕緣層可以使用類似CVD (=化學汽相淀 積)的其它沉積技術(shù)，并且它可以由類似氮化硅的其它電介質(zhì)材料構(gòu)成。所述包括硅的外延層可以包括其它材料，例如硅和鍺的混合晶體。 也可以通過另一種方法形成所述分離區(qū)域，例如通過在外延層中注入氦離子代替氫離子。最后，應當注意在示例中提及一個步驟同時發(fā)生時，這并不是必須的限制而僅僅是一個示例。
權(quán)利要求
1.一種制造半導體器件(10)的方法，所述半導體器件具有基片(11)和提供有至少一個半導體元件(T)的含硅的半導體主體(12)，其中在第一半導體基片(14)上面生長一個含硅的外延半導體層(1)，在所述外延層(1)中形成一個分離區(qū)域(2)，其中在提供有分離區(qū)域(2)的外延層(1)的一側(cè)通過片結(jié)合而把一個第二基片(11)附接到第一基片(14)，同時在外延層(1)和第二基片(11)之間插入一個電絕緣區(qū)域(3)，由此形成的結(jié)構(gòu)在所述分離區(qū)域(2)的位置被分開，其結(jié)果是第二基片(11)形成了在絕緣區(qū)域(3)的上面具有外延層的一部分(1A)這樣的基片(11)，所述外延層的一部分形成了其中形成有所述半導體元件(T)的所述半導體主體(12)，所述方法的特征在于對于外延層(1)的厚度，選擇大于約3微米的厚度。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于對于所述外延層(l) 的厚度，在5微米和15微米之間選擇一個厚度。
3. 根據(jù)權(quán)利要求1或2所述的方法，其特征在于對于所述外延 層(1)的厚度，在7微米和13微米之間選擇一個厚度。
4. 根據(jù)權(quán)利要求1、 2或3所述的方法，其特征在于所述分離 區(qū)域(2)是通過在所述外延層的表面下面距該表面介于0. 0微米和 2.0微米之間的一個距離處進行氫注入而形成的。
5. 根據(jù)權(quán)利要求l、 2、 3或4所述的方法，其中對于第二基片 (11)選擇一個半導體基片(11)并且通過電絕緣層(3)形成所述電絕緣區(qū)域(3)，所述方法的特征在于在片結(jié)合之前在所述第二基 片(11)上沉積或生長所述電絕緣層(3)。
6. 根據(jù)前述任何一個權(quán)利要求所述的方法，其特征在于對于所 述半導體元件(T)選擇場效應晶體管。
7. 根據(jù)權(quán)利要求6所述的方法，其特征在于對于所述場效應晶體管選擇高電壓場效應晶體管。
8. —種半導體器件(10)，其是通過前述任何一個權(quán)利要求所 述的方法獲得的。
9. 制造半導體主體(12)的方法，該半導體主體包括硅和基片 (11)，其中在第一半導體基片(14)上面形成一個含硅的外延半導體層(l)，其中在所述外延層(1)中形成一個分離區(qū)域(2),其中 在提供有分離區(qū)域(2)的外延層(1)的一側(cè)通過片結(jié)合來把一個第 二基片(11)附接到第一基片(14)，同時在外延層(1)和第二基 片(11)之間插入一個電絕緣區(qū)域(3)，由此形成的結(jié)構(gòu)在所述分離 區(qū)域(2)的位置被分離，其結(jié)果是第二基片(11)形成了在所述絕 緣區(qū)域(3)的上面具有所述外延層(1)的一部分(1A)這樣的基片 (11)，所述外延層的一部分形成了所述半導體主體(12)，所述方 法的特征在于對于外延層(1)的厚度，選擇大于約3微米的厚度。
10. —種半導體主體(12)，其是通過根據(jù)權(quán)利要求9所述的 方法獲得的。
全文摘要
本發(fā)明涉及一種制造具有基片(11)和含硅的半導體主體(12)的半導體器件(10)的方法，所述半導體主體提供有至少一個半導體元件(T)，其中在第一半導體基片(14)上面生長一個含硅的外延半導體層(1)，在所述外延層(1)中形成一個分離區(qū)域(2)，其中在提供有分離區(qū)域(2)的外延層(1)的一側(cè)通過片結(jié)合而把一個第二基片(11)附接到所述第一基片(14)，同時在外延層(1)和第二基片(11)之間插入一個電絕緣區(qū)域(3)，由此形成的結(jié)構(gòu)在所述分離區(qū)域(2)的位置被分開，其結(jié)果是第二基片(11)形成了在隔離區(qū)域(3)的上面具有所述外延層的一部分(1A)這樣的基片(11)，所述外延層的一部分形成了其中形成有所述半導體元件(T)的所述半導體主體(12)。根據(jù)本發(fā)明，對于外延層(1)的厚度，選擇大于約3μm的厚度。優(yōu)選地，在5和15μm之間選擇所述厚度。最好的結(jié)果是利用在7至13μm范圍內(nèi)的厚度獲得的。器件(10)，尤其是高電壓FET就被容易地獲得，并具有高產(chǎn)率和一致的性能(比如漏電流)。本發(fā)明還包括一種制造SOI結(jié)構(gòu)(12)的方法和由此獲得的SOI結(jié)構(gòu)(12)。
文檔編號H01L21/20GK101322229SQ200680045698
公開日2008年12月10日 申請日期2006年10月5日 優(yōu)先權(quán)日2005年10月6日
發(fā)明者卡爾-海茵茨·克拉夫特, 沃爾夫?qū)W伊恩, 賴納·鮑爾, 霍爾格·施里格滕霍斯特, 馬克·范格芬 申請人:Nxp股份有限公司