專利名稱：在同一襯底上集成平面和三柵器件的制作方法
在同一村底上集成平面和三柵器件技術(shù)領(lǐng)域
本發(fā)明一般涉及半導(dǎo)體晶體管，具體但并不排他地，涉及包括集成到同 一襯底上的不同類型晶體管的存儲單元。
背景技術(shù)：
圖1A示意示出靜態(tài)隨機(jī)存取存儲器(SRAM)單元100的一 個實施例。SRAM單元100包括一對反相器102和104，其中反相器 102的輸出耦合到反相器104的輸入，而反相器104的輸出耦合到反 相器102的輸入。以這種方式耦合反相器102和104產(chǎn)生自持式存儲 單元。除了反相器102和104外，SRAM單元100還包括一對通^^晶 體管106和108。通柵晶體管106耦合到反相器102的輸入和反相器 104的輸出，而通柵晶體管108耦合到反相器102的輸出和反相器104 的輸入。
圖1B示意示出作為SRAM單元100的半導(dǎo)體實現(xiàn)的理想 SRAM單元150。 SRAM單元150包括一對通柵晶體管170和176、由 下拉晶體管178和上拉晶體管180組成的第一反相器以及由下拉晶體 管172和上拉晶體管174組成的第二反相器。在一個實施例中，通柵 和下拉晶體管是NMOS,而上拉晶體管是PMOS。因此，SRAM單元 100是六晶體管SRAM單元，因為它包括總共六個晶體管。通常，SRAM 單元150中的所有六個晶體管具有相同的構(gòu)造，例如平面晶體管或三 柵晶體管。
SRAM單元150包括在村底152上構(gòu)建的具有可變寬度W 的若干"擴(kuò)散"154、 156、 158和160。每個擴(kuò)散包括至少一個源極、至 少一個漏極以及分開每個源極/漏極對的至少一個溝道。也構(gòu)建在村底152上的是可變柵極長度L的若干柵電極162、 164、 166和168。在柵 電極與擴(kuò)散交疊的所選位置處形成晶體管。例如，在擴(kuò)散154與柵電 極162交疊處形成通柵晶體管170，在擴(kuò)散154與柵電極166交疊處 形成下拉晶體管172，并在擴(kuò)散156與柵電極166交疊處形成上拉晶 體管174。該SRAM單元是"理想"單元，因為如下所述，即使不是不 可能，但也難以在所有晶體管具有相同類型的SRAM單元中具有恒定 寬度的擴(kuò)散和柵電極。
圖2A和圖2B示出調(diào)諧SRAM單元150中晶體管的相對 強(qiáng)度的一對方法。為使SRAM單元150以穩(wěn)定方式操作，形成SRAM 單元150的晶體管最好具有不同的強(qiáng)度對于穩(wěn)定操作，下拉晶體管 172和178可以是最強(qiáng)的，通柵晶體管170和176僅次于最強(qiáng)的，并 且上拉晶體管174和180是最弱的。對于特定的晶體管構(gòu)造，通過改 變擴(kuò)散的寬度W、柵電極的柵極長度L或者它們兩者來調(diào)整晶體管的 強(qiáng)度。對于給定值的W, L的值越大，形成的晶體管越弱；類似地， 對于給定值的L, W越大，形成的晶體管越強(qiáng)。 一般來說，PMOS晶 體管比具有相同W和L的NMOS晶體管更弱。上拉晶體管可具有與 通柵相同的W和L，使得上拉晶體管是最弱的。
圖2A示出SRAM單元200的一個實施例，其中改變擴(kuò)散 的寬度W以改變晶體管的強(qiáng)度。因此，擴(kuò)散202在它與柵電極210相 交以形成通柵晶體管處具有第一寬度Wl，而在它與柵電極212相交 以形成下拉晶體管處具有第二寬度W2。由于W1小于W2，所以所得 到的通柵晶體管比下拉晶體管更弱。類似地，擴(kuò)散206在它與柵電極 216相交以形成通^f冊晶體管處較窄，而在它與4冊電才及214相交以形成 下拉晶體管處較寬。圖2B示出SRAM單元250的一個實施例，其中 改變柵電極的長度L以改變晶體管強(qiáng)度。因此，柵電極252在它與擴(kuò) 散260相交以形成下拉晶體管處具有第一寬度H1，而在它與擴(kuò)散262 相交以形成下拉晶體管處具有第二寬度H2。由于H1小于H2，所以所 得到的通柵晶體管比下拉晶體管更弱。類似地，柵電極256在它與擴(kuò)散266相交以形成通柵晶體管處較窄，而在它與擴(kuò)散264相交以形成 下拉晶體管處較寬。
在圖2A和圖2B中采用的技術(shù)遇到幾個問題。擴(kuò)散和柵電 極的有效圖案形成和蝕刻最好兩者都應(yīng)是直線的。但是，改變擴(kuò)散的 寬度W產(chǎn)生了 "割階"204和208，而改變柵電極的寬度H也產(chǎn)生了割 階254和258。對于亞100nm技術(shù)，柵極長度L和擴(kuò)散寬度W小于用 于以光刻法形成擴(kuò)散和4冊電極圖案的光波長，這些割階的存在極大增 加了用于形成特征的圖案的掩才莫的復(fù)雜度，以及在圖案形成時正確蝕 刻特征的難度。
參照以下附圖來描述本發(fā)明的非限制且非窮舉實施例，其 中在各個視圖中相似的參考標(biāo)號表示相似的部分，除非另有規(guī)定。
圖1A是靜態(tài)隨機(jī)存取存儲器(SRAM)單元的一個實施例的 示意圖。
圖1B是半導(dǎo)體襯底上的SRAM單元的構(gòu)造的平面圖。
圖2A是用于控制SRAM單元實施例中晶體管強(qiáng)度的技術(shù)的一個實施例的平面圖。
圖2B是用于控制SRAM單元實施例中晶體管強(qiáng)度的技術(shù)的 一個備選實施例的平面圖。
圖3是根據(jù)本發(fā)明的SRAM單元的平面圖。
圖4是在本發(fā)明實施例中可用的三柵晶體管的一個實施例的透視圖。
圖5是在本發(fā)明實施例中可用的平面晶體管的一個實施例 的截面正視圖。
圖6A是經(jīng)過掩才莫以形成根據(jù)本發(fā)明的一組SRAM單元的 一組SRAM單元的平面圖。
圖6B-6G是基本上沿圖6A中的剖面線A-A截取的截面正視圖，示出了用于構(gòu)建根據(jù)本發(fā)明SRAM單元的一個實施例的工藝的實施例。
圖7A是經(jīng)過掩模以形成根據(jù)本發(fā)明的一組SRAM單元的 一組SRAM單元的平面圖。
圖7B-7I是基本上沿圖7A中的剖面線A-A截取的截面正 視圖，示出了用于構(gòu)建根據(jù)本發(fā)明SRAM單元的一個實施例的工藝的 備選實施例。
圖8是包括根據(jù)本發(fā)明SRAM單元的一個實施例的系統(tǒng)的 實施例的示意圖。
具體實施方式
本文描述了用于在靜態(tài)隨機(jī)存取存儲器(SRAM)單元中集 成不同類型晶體管的裝置、系統(tǒng)和方法的實施例。在以下說明中，描 述了大量具體細(xì)節(jié)，以便提供對本發(fā)明實施例的透徹理解。但是，本 領(lǐng)域的技術(shù)人員會認(rèn)識到，可在沒有這些具體細(xì)節(jié)中的一個或多個的 情況下或者用其它方法、部件、材料等來實施本發(fā)明。在其它情況下， 沒有詳細(xì)示出或描述眾所周知的結(jié)構(gòu)、材料或操作，但是它們?nèi)匀话?含在本發(fā)明的范圍內(nèi)。
本說明書中通篇提到"一個實施例"或"實施例"是指結(jié)合該 實施例所述的特定特征、結(jié)構(gòu)或特性包含在本發(fā)明的至少一個實施例 中。因此，在本說明書中短語"在一個實施例中，，或"在實施例中，，的出 現(xiàn)不一定都指同一個實施例。此外，特定特征、結(jié)構(gòu)或特性可通過任 何適當(dāng)方式組合在一個或多個實施例中。
圖3示出根據(jù)本發(fā)明的半導(dǎo)體SRAM單元300的一個實施 例的頂視圖。SRAM單元300包括村底301，在其上構(gòu)建了第一擴(kuò)散 320、第二擴(kuò)散322、第三擴(kuò)散324和第四擴(kuò)散326。在襯底上還構(gòu)建 了第一柵電極328、第二柵電極330、第三柵電極332和第四柵電極 334。擴(kuò)散和4冊電極例如通過連接器336、 338、 339、 340、 341和342連接到電信號節(jié)點。
村底301可包括一層或多層任何眾所周知的絕緣襯底，例 如二氧化硅、氮化物、氧化物和藍(lán)寶石。在其它實施例中，襯底301 可以是半導(dǎo)體，例如但不限于單晶硅(即單晶體硅)和砷化鎵。在又一 些實施例中，襯底301可包括絕緣體、導(dǎo)體或半導(dǎo)體層的組合或子組 合。
在SRAM單元300中，各個擴(kuò)散320、 322、 324和326具 有基本上統(tǒng)一的寬度W,但這一般不是必需的。為了確保適當(dāng)?shù)膯卧?穩(wěn)定性，單元兩側(cè)的晶體管應(yīng)當(dāng)匹配。例如，晶體管302應(yīng)當(dāng)與晶體 管308相同，304與310相同，且306與312相同。成一對的晶體管 應(yīng)當(dāng)具有柵極長度和擴(kuò)散寬度。例如，柵極328的柵極長度應(yīng)當(dāng)與柵 極332的相同。擴(kuò)散320、 322、 324和326可由任何眾所周知的半導(dǎo) 體材料形成，例如但不限于硅(Si)、鍺(Ge)、鍺化硅(SixGey)、砷化鎵 (GaAs)、 InSb、 GaP、 GaSb和碳納米管。類似地，各個柵電極328、 330、 332和334具有基本上統(tǒng)一的寬度H，但是特定柵電極的寬度無 需與任何其它柵電極的寬度相同?？墒褂冒雽?dǎo)體，例如用于擴(kuò)散的那 些半導(dǎo)體，來形成柵電極328、 330、 332和334，或者可由包含金屬、 金屬化合物或金屬合金中的一項或多項的導(dǎo)體來形成。
如在SRAM單元150中那樣，在柵電極與擴(kuò)散中的溝道交 疊的所選位置形成晶體管。例如，在擴(kuò)散320與柵電極328交疊處形 成通柵晶體管302，在擴(kuò)散320與柵電極330交疊處形成第一下拉晶 體管304,并在擴(kuò)散322與柵電極330交疊處形成第一上拉晶體管306。 類似地，在擴(kuò)散326與柵電極332交疊處形成第二通柵晶體管308, 在擴(kuò)散326與柵電極334交疊處形成第二下拉晶體管，并在擴(kuò)散324 與柵電極334交疊處形成第二上拉晶體管。
但與SRAM單元150不同，在SRAM單元300中，將擴(kuò) 散和柵電極構(gòu)造成使得在其交疊處形成的晶體管可具有不同類型(即 它們可具有不同的構(gòu)造)。例如，在一個實施例中，通^f冊晶體管302和308可以是平面晶體管，下拉晶體管304和310是三柵晶體管，而上 拉晶體管306和312是平面晶體管。在另一個實施例中，通柵晶體管 302和308可以是平面晶體管，而下拉晶體管304和310以及上;f立晶 體管306和312全部是三柵晶體管。在又一個實施例中，通柵晶體管 302和308以及上拉晶體管306和312可以是具有淺側(cè)壁的三柵晶體 管，而下拉晶體管304和310是具有較深側(cè)壁的三柵晶體管。當(dāng)然， 在其它實施例中，也可使用除以上所述之外的其它平面和三柵晶體管 組合。在同 一 晶圓上集成兩個或更多晶體管類型可采用相同布局為器 件提供不同的器件特性。 一般來說，這個概念可適用于需要不同晶體 管強(qiáng)度的任何電路。當(dāng)應(yīng)用于SRAM單元時，這允許單元中的晶體管 具有基本上恒定的擴(kuò)散寬度和柵極寬度，這消除了布局中的割階(參見 圖2A-2B)并筒化了光刻法圖案形成?；旧虾愣ǖ臄U(kuò)散寬度和柵電極 寬度還允許SRAM單元區(qū)i或更小。
圖4示出可用于SRAM單元300中 一個或多個晶體管的三 柵晶體管400的一個實施例。在襯底402上形成三柵晶體管400，在 所示實施例中，襯底402包括下單晶硅襯底404和例如二氧化硅膜的 絕緣層406。三柵晶體管400包括在絕緣體406上形成的擴(kuò)散408。擴(kuò) 散408包括在柵電極424的對側(cè)上形成的源區(qū)430和漏區(qū)432。源區(qū) 430和漏區(qū)432由相同導(dǎo)電率類型形成，諸如n型或p型導(dǎo)電率。
溝道區(qū)450位于源區(qū)430與漏區(qū)432之間的擴(kuò)散408中。 溝道區(qū)450也可定義為由柵電極424包圍的擴(kuò)散408的區(qū)域。如果對 溝道區(qū)完全摻雜，則通常將它摻雜成源區(qū)430和漏區(qū)432的相反導(dǎo)電 率類型。溝道區(qū)450可均勻地?fù)诫s，或者可不均勻地?fù)诫s，或者用不 同濃度摻雜，以便提供特定的電氣和性能特性。
長度L的柵電極424形成在溝道區(qū)450之上，并通過介電 層422與擴(kuò)散408分開。通過提供介電層422和柵電極424，它們二 者包圍了溝道450的三個側(cè)面，三^f晶體管具有三個溝道和三個棚-才及 沿側(cè)面412的一個(gl)，沿上表面416的第二個(g2)，以及沿側(cè)壁410的第三個(g3)。晶體管400的有效柵"寬度，，是側(cè)壁410處擴(kuò)散408的高 度420加上該上表面416處擴(kuò)散408的寬度414再加上側(cè)壁412處擴(kuò) 散408的高度420之和。除了僅利用上表面416的平面器件之外，側(cè) 壁412和410還提供了附加導(dǎo)電表面。三柵晶體管的強(qiáng)度隨側(cè)壁的高 度而增加，這在擴(kuò)散寬度和柵極長度上給定相同布局的情況下，可提 供期望的晶體管強(qiáng)度。
由于溝道區(qū)450的三個側(cè)面被柵電極424和柵介電層422 包圍，因此晶體管400可通過完全耗盡方式進(jìn)行操作，其中當(dāng)晶體管 400"導(dǎo)通"時，溝道區(qū)450完全耗盡，由此提供完全耗盡晶體管的有利 電氣特性和性能。也就是說，當(dāng)晶體管400"導(dǎo)通"時，在溝道區(qū)450 中形成耗盡區(qū)，連同在區(qū)450表面的反型層(即，在擴(kuò)散的側(cè)表面和上 表面形成反型層)。反型層具有與源區(qū)和漏區(qū)相同的導(dǎo)電率類型，并且 在源區(qū)與漏區(qū)之間形成導(dǎo)電溝道，以允許電流從源區(qū)流到漏區(qū)。
圖5示出可用于SRAM單元、如SRAM單元300中的一 個或多個晶體管的平面晶體管500的一個實施例。平面晶體管500包 括襯底502，在其上形成擴(kuò)散504、介電層510和柵電極512。擴(kuò)散504 包括通過溝道508彼此分開的源4及506和漏極507。在所示實施例中， 將源極506和漏極507摻雜成使得它們呈現(xiàn)n型導(dǎo)電率，而將溝道108 摻雜成使得它呈現(xiàn)p型導(dǎo)電率；平面晶體管500由此是NMOS晶體管。 但是，在其它實施例中，擴(kuò)散504可包括通過n型導(dǎo)電率區(qū)彼此分開 的一對p型導(dǎo)電率區(qū)-換言之是PMOS晶體管。柵電極512具有長 度L,并設(shè)置在溝道508之上，但通過介電層510與溝道分開。
圖6A-6G示出用于構(gòu)建集成了兩種不同晶體管類型(即兩 種不同構(gòu)造)的SRAM單元、如SRAM單元300的一個實施例的工藝 的實施例。對于SOI晶圓來說明附圖。但是，該工藝也可適用于體晶 圓。圖6A和圖6B—起說明該工藝的開始部分，圖6A以頂一見圖而圖 6B以橫截面進(jìn)行說明。圖6A示出包括在襯底604上形成的六個獨(dú)立 SRAM單元602a-602f的一組SRAM單元600。作為一個初始問題，在圖6A和圖6B中，已經(jīng)在襯底604上形成擴(kuò)散612和614的圖案。 在這個階段，還未在村底上形成柵電極，但在圖7A中仍將它們示出， 以便說明其位置。可采用典型的淺溝槽隔離工藝來實現(xiàn)擴(kuò)散圖案形成。 可在Si上熱生長襯墊氧化物，之后沉積氮化硅。在SiN上形成光致抗 蝕劑的圖案，從而現(xiàn)出用于蝕刻的區(qū)域，以便隔離硅擴(kuò)散。在隔離蝕 刻之后，擴(kuò)散612具有一層村墊氧化物616和隔離氮化物618。類似 地，擴(kuò)散614具有一層襯墊氧化物620和隔離氮化物622。根據(jù)側(cè)壁 的詳細(xì)尺寸(參見
段)和質(zhì)量，可能希望使擴(kuò)散氧化，以便在隔離 氮化物和襯墊氧化物下面產(chǎn)生輕微底割。將一層溝槽氧化物610沉積 在村底604上，并平面化到隔離氮化物618的上表面。其余溝槽氧化 物將填充隔離擴(kuò)散的空間。將一層光致抗蝕劑606沉積在所有部件之 上，并顯影以暴露襯底上僅包括擴(kuò)散或擴(kuò)散的那些部分的區(qū)域，其將 是三柵晶體管的一部分。
圖6C示出蝕刻氧化硅而沒有蝕刻隔離氮化物的初始選擇 性干法蝕刻之后的晶體管構(gòu)造。從圖6B的結(jié)構(gòu)開始，干法蝕刻可剝掉 光致抗蝕劑606，并蝕刻掉不在光致抗蝕劑606下面的溝槽氧化物610 高度為h的區(qū)域。高度h等于兩種類型晶體管例如擴(kuò)散612上的晶體 管與擴(kuò)散614上的晶體管之間的目標(biāo)側(cè)壁高度差。對于具有硅主體全 高的擴(kuò)散614上的平面晶體管和擴(kuò)散612上的三柵晶體管，高度差h 應(yīng)當(dāng)是珪主體高度。如果側(cè)壁小于擴(kuò)散的全厚度，例如在邏輯區(qū)域中， 則可應(yīng)用附加光刻法以便單獨(dú)對邏輯區(qū)域進(jìn)行回蝕。如果高度差h大 于隔離氮化物的厚度，則擴(kuò)散612中的底割可在側(cè)壁上留下一薄層氧 化物630,從而保護(hù)它免于后續(xù)蝕刻以便去除氮化硅。使用干法蝕刻， 使得可仔細(xì)控制高度h，以及防止沿表面624的底割。在該工藝的其 它實施例中，當(dāng)然可使用其它類型的蝕刻、如濕法蝕刻。在溝槽氧4匕 物平面化和隔離氧化物開槽之后，可應(yīng)用抗蝕和干法蝕刻步驟。在開 槽之后進(jìn)行圖案形成的優(yōu)點是減少了由于濕法蝕刻引起的橫向蝕刻。
圖6D示出去除隔離氮化物之后的晶體管構(gòu)造。從圖6C的構(gòu)造開始，隔離氮化物618和隔離氮化物622均通過適當(dāng)蝕刻去除了 。 用于去除隔離氮化物618和622的蝕刻劑可選擇為氮化物，并且不影 響或者最小程度地影響保護(hù)氧化物618和620以及溝槽氧化物610, 使得這些成分保持不受去除隔離氮化物的干擾。
圖6E示出去除保護(hù)襯墊氧化物616和620之后的晶體管 構(gòu)造。從圖6D的構(gòu)造開始，在一個實施例中，使用濕法蝕刻從擴(kuò)散 612和614蝕刻掉襯墊氧化物616和620。用于去除襯墊氧化物616和 620的蝕刻劑還蝕刻溝槽氧化物610,引起溝槽氧化物610的整體減薄。 但是，由于溝槽氧化物在各處都以相同速率進(jìn)行蝕刻，所以擴(kuò)散612 周圍的溝槽氧化物與擴(kuò)散614周圍的溝槽氧化物之間的深度h保持與 之前大致相同。
圖6F示出犧牲氧化物生長和去除之后的晶體管構(gòu)造。從 圖6E的構(gòu)造開始，在溝槽氧化物610以及擴(kuò)散612和614上生長犧牲 氧化層(未示出)。然后蝕刻掉犧牲氧化物，留下擴(kuò)散612和擴(kuò)散614。 擴(kuò)散612可以未^皮任何溝槽氧化物包圍，并且將用于形成三柵晶體管， 而擴(kuò)散614繼續(xù)在任一側(cè)上具有溝槽氧化物610，并且將用于形成平 面晶體管。
圖6G示出沉積和蝕刻柵電極626之后的晶體管構(gòu)造。將 柵電極626沉積在襯底604上，使得它包圍擴(kuò)散612的三個側(cè)面，從 而形成三柵晶體管。 一個介電層通常將擴(kuò)散612與柵電極626分開， 但是為了清楚起見，圖中未示出那個介電層。還將柵電極626沉積在 溝槽氧化物610之上以及擴(kuò)散614的上表面。擴(kuò)散614由此成為平面 晶體管的一部分。如同三柵晶體管一樣，介電層通常將擴(kuò)散614與柵 電極626分開，但是為了清楚起見，圖中未示出那個介電層。容易看 出，該工藝可適用于體^H"底。通過正確預(yù)算隔離氧化物中的開槽量， 可將擴(kuò)散614上的晶體管制成具有淺側(cè)壁的三柵晶體管。因此，可采 用相似的工藝來制造不同強(qiáng)度的三柵晶體管。
圖7A-7I示出用于構(gòu)建集成了兩種不同晶體管構(gòu)造的SRAM單元、如SRAM單元300的一個實施例的工藝的備選實施例。 圖7B示出SRAM單元的初始狀態(tài)，其中在襯底704上形成擴(kuò)散708 連同擴(kuò)散708之上的襯墊氧化物712和隔離氮化物714。類似地，在 襯底704上形成擴(kuò)散710的圖案，并且在擴(kuò)散710之上形成村墊氧化 物716和隔離氮化物718的圖案。執(zhí)行溝槽蝕刻，并且在擴(kuò)散708和 710的側(cè)壁上生長保護(hù)氧化物，隔離氮化物714和718在其上。生長 保護(hù)氧化物之后在溝槽中沉積犧牲溝槽填充層706以及使用隔離氮化 物714和718作為研磨終止進(jìn)行平面化。在一個實施例中，犧牲溝槽 填充層706可以是多晶硅。
圖7A和圖7C—起說明初始圖案形成和蝕刻之后的單元構(gòu) 造。圖7A示出由在襯底704上形成的六個獨(dú)立SRAM單元702a-702f 構(gòu)成的一組SRAM單元700。如以上對于圖7B所述的，已在村底704 上形成擴(kuò)散708和710的圖案。在這個階段還未形成柵電極，但在圖 7A中仍將它們示出，以便說明其位置。圖7C示出沿圖7A中的剖面 線A-A的橫截面。從圖7B所示的構(gòu)造開始，光致抗蝕劑被沉積、暴 露并顯影，以便現(xiàn)出用于多晶硅蝕刻的區(qū)域。 一旦現(xiàn)出多晶硅，就如 圖7C所示進(jìn)行蝕刻。
圖7D示出沉積溝槽氧化物之后的晶體管構(gòu)造。從圖7C的 構(gòu)造開始，將溝槽氧化物720沉積在襯底704上蝕刻掉多晶硅706的 區(qū)域中，在這種情況下是在擴(kuò)散710、保護(hù)氧化物716和隔離氮化物 718的任一側(cè)上。在沉積溝槽氧化物720之后，再次對整個組件進(jìn)行 平面化，以便使溝槽氧化物720基本上與多晶硅706齊平。
圖7E示出濕法或干法蝕刻氧^f匕物720之后的單元構(gòu)造。 從圖7D的構(gòu)造開始，可使用濕法蝕刻、如典型的淺溝槽隔離(STI)工 藝來使溝槽氧化物720開槽。在一個實施例中，這種開槽蝕刻，干法 蝕刻或濕法蝕刻，對于溝槽氧化物可具有非常高的選擇性，意味著它 們蝕刻溝槽氧化物702，而基本上沒有蝕刻或以其它方式影響多晶硅 706。如果使用濕法蝕刻，則蝕刻可能需要在襯墊氧化物716以上的水平面終止，以便避免升高隔離氮化物并使擴(kuò)散710遭受后續(xù)蝕刻去除 犧牲溝槽填充層706。干法蝕刻可在襯墊氧化物水平面下進(jìn)行蝕刻， 并留下擴(kuò)散710的側(cè)壁保護(hù)層，防止后續(xù)蝕刻。較深的蝕刻可提供具 有淺側(cè)壁的三柵晶體管。
圖7F示出去除隔離氮化物714和718之后的單元構(gòu)造。 從圖7E所示的構(gòu)造開始，隔離氮化物714和隔離氮化物718均通過適 當(dāng)蝕刻去除了 。用于去除隔離氮化物618和622的蝕刻劑可選擇為氮 化物，并且不影響或者最小程度地影響保護(hù)氧化物712和716、溝槽 氧化物720和犧牲溝槽填充層706,使得這些成分保持不受去除隔離 氮化物的干擾。
圖7G示出去除犧牲溝槽填充層706之后的單元構(gòu)造。從 圖7F的構(gòu)造開始，通過適當(dāng)蝕刻，從擴(kuò)散708和襯墊氧化物712任一 側(cè)去除犧牲溝槽填充層706。用于去除706的蝕刻劑不影響或者最小 程度地影響保護(hù)氧化物712和716以及溝槽氧化物720，使得這些成 分以及擴(kuò)散708和710保持不受去除犧牲溝槽填充層706的干擾。在 一個實施例中，犧牲溝槽填充物是多晶硅，它可容易地去除而不破壞 氧化石圭和氮化硅。在一個實施例中，可在去除隔離氮化物之前去除犧 牲溝槽填充層706。
圖7H示出去除襯墊氧化物之后的單元構(gòu)造。從圖7G的構(gòu) 造開始，從擴(kuò)散708蝕刻掉襯墊氧化物712,并從擴(kuò)散710蝕刻掉襯 墊氧化物716。用于去除襯墊氧化物的蝕刻劑還在溝槽氧化物720和 襯底704中引起某種蝕刻。在襯底704中，該蝕刻導(dǎo)致擴(kuò)散708與襯 底之間的輕微底割726。然而，底割726基本上不影響所得到晶體管 的構(gòu)造或操作。
圖71示出沉積和蝕刻4冊電極728之后的單元構(gòu)造。從圖 7H的構(gòu)造開始，將柵電極728沉積在村底704上，使得它包圍擴(kuò)散 708的三個側(cè)面，從而形成三柵晶體管。 一個介電層通常將擴(kuò)散708 與柵電極728分開，但是為了清楚起見，圖中未示出那個介電層。還將柵電極728沉積在溝槽氧化物720之上以及擴(kuò)散710的上表面。擴(kuò) 散710由此成為平面晶體管的一部分。如同三柵晶體管一樣，介電層 通常將擴(kuò)散710與柵電極728分開，但是為了清楚起見，圖中未示出 那個介電層。
已經(jīng)采用SOI襯底上的2個工藝選項說明了本發(fā)明。這些 工藝還可適用于體晶圓。集成在一個村底上的晶體管可包括各種側(cè)壁 高度的平面晶體管和三柵晶體管，以便采用相同或相似布局來提供不 同的晶體管強(qiáng)度。 一旦形成了擴(kuò)散和隔離結(jié)構(gòu)，就可將晶體管柵極加 工成傳統(tǒng)的多晶硅片冊或高k/金屬柵。
圖8示出根據(jù)本發(fā)明的系統(tǒng)800。在系統(tǒng)800中，處理器 802耦合到存儲器如SDRAM 804,它在執(zhí)行操作時與其交換數(shù)據(jù)。處 理器802還包括輸入和輸出，處理器802通過輸入和輸出從處理器802 可連接到的其它部件接收數(shù)據(jù)，并向其發(fā)射數(shù)據(jù)。在處理器802內(nèi)的 是一個或多個SRAM單元806，在一個實施例中，SRAM單元806可 類似于SRAM單元300進(jìn)行配置。
以上對本發(fā)明所示實施例的描述，包括在摘要中所描述 的，并不是用來窮舉或?qū)⒈景l(fā)明限于所公開的精確形式。雖然本文為 了說明目的而描述了本發(fā)明的具體實施例和示例，但相關(guān)領(lǐng)域的技術(shù) 人員會認(rèn)識到，在本發(fā)明的范圍內(nèi)，各種等效修改是可能的?？筛鶕?jù) 以上詳細(xì)描述對本發(fā)明進(jìn)行這些修改。
在以下權(quán)利要求書中使用的術(shù)語不應(yīng)當(dāng)理解為將本發(fā)明 限于說明書和權(quán)利要求書中所公開的具體實施例。而是，本發(fā)明的范 圍完全由以下權(quán)利要求書來確定，權(quán)利要求書要根據(jù)權(quán)利要求釋義的 已確定原則來解釋。
權(quán)利要求
1.一種裝置，包括在襯底上形成的第一擴(kuò)散，所述第一擴(kuò)散包括一對溝道，每個所述溝道將源極與漏極分開；在所述襯底上形成的第二擴(kuò)散，所述第二擴(kuò)散包括將源極與漏極分開的溝道；在所述襯底上形成的第一柵電極，其中所述第一柵電極與所述第一擴(kuò)散上的所述對溝道其中之一交疊以形成通柵晶體管；以及在所述襯底上形成的第二柵電極，其中所述第二柵電極與所述第一擴(kuò)散的所述對溝道其中之一交疊以形成下拉晶體管，并與所述第二擴(kuò)散的所述溝道交疊以形成上拉晶體管，并且其中所述通柵、下拉和上拉晶體管具有至少兩種不同的構(gòu)造。
2. 如權(quán)利要求l所述的裝置，其中每個擴(kuò)散具有恒定寬度。
3. 如權(quán)利要求l所述的裝置，其中每個柵電極具有恒定寬度。
4. 如權(quán)利要求l所述的裝置，其中所述通柵和上拉晶體管是平面 晶體管，而所述下拉晶體管是三柵晶體管。
5. 如權(quán)利要求1所述的裝置，其中所述通柵晶體管是平面晶體管， 而所述上拉和下拉晶體管是三柵晶體管。
6. 如權(quán)利要求l所述的裝置，還包括在所述村底上形成的第三擴(kuò)散，所述第三擴(kuò)散包括將源極與漏極 分開的溝道；在所述襯底上形成的第四擴(kuò)散，所述第四擴(kuò)散其中包括一對溝道， 每個溝道將源極與漏極分開；在所述村底上形成的笫三柵電極，其中所述第三柵電極與所述第 四擴(kuò)散上的所述對溝道其中之一交疊以形成第二通柵晶體管；以及在所述襯底上形成的第四柵電極，其中所述第四柵電極與所述第 四擴(kuò)散的所述對溝道其中之一交疊以形成第二下拉晶體管，并與所述第三擴(kuò)散的所述溝道交疊以形成第二上拉晶體管，并且其中所述第二 通柵、下拉和上拉晶體管具有至少兩種不同的構(gòu)造。
7. 如權(quán)利要求6所述的裝置，其中所迷第二通柵和第二上拉晶體 管是平面晶體管，而所述第二下拉晶體管是三柵晶體管。
8. 如權(quán)利要求6所述的裝置，其中所述第二通柵晶體管是平面晶 體管，而所述第二上拉和第二下拉晶體管是三柵晶體管。
9. 如權(quán)利要求6所述的裝置，其中所述第二柵電極耦合到所述第 三擴(kuò)散，而所迷第四柵電極耦合到所述第二擴(kuò)散。
10. —種工藝，包括在襯底上形成第一擴(kuò)散，所述第一擴(kuò)散包括一對溝道，每個所迷 溝道將源極與漏極分開；在所述襯底上形成第二擴(kuò)散，所迷第二擴(kuò)散包括將源極與漏極分 開的溝道；在所述襯底上形成第一柵電極，其中所述第一柵電極與所述第一 擴(kuò)散上的所述對溝道其中之一交疊以形成通柵晶體管；以及在所述襯底上形成第二柵電極，其中所述第二柵電極與所述第一 擴(kuò)散的所述對溝道其中之一交疊以形成下拉晶體管，并與所述第二擴(kuò) 散的所述溝道交疊以形成上拉晶體管，并且其中所述通柵、下拉和上 拉晶體管具有至少兩種不同的構(gòu)造。
11. 如權(quán)利要求10所述的工藝，其中每個擴(kuò)散具有恒定寬度。
12. 如權(quán)利要求IO所述的工藝，其中每個柵電極具有恒定寬度。
13. 如權(quán)利要求IO所述的工藝，其中所述通柵和上拉晶體管是平 面晶體管，而所述下拉晶體管是三柵晶體管。
14. 如權(quán)利要求10所述的工藝，其中所述通柵晶體管是平面晶體 管，而所述上拉和下拉晶體管是三柵晶體管。
15. 如權(quán)利要求IO所述的工藝，還包括在所述襯底上形成第三擴(kuò)散，所述第三擴(kuò)散包括將源極與漏極分 開的溝道；在襯底上形成第四擴(kuò)散，所述第四擴(kuò)散其中包括一對溝道，每個溝道將源極與漏極分開；在所述村底上形成第三柵電極，其中所述第三柵電極與所述第四 擴(kuò)散上的所述對溝道其中之一交疊以形成第二通柵晶體管；以及在所述襯底上形成第四柵電極，其中所述第四柵電極與所述第四 擴(kuò)散的所述對溝道其中之一交疊以形成第二下拉晶體管，并與所述第 三擴(kuò)散的所述溝道交疊以形成第二上拉晶體管，其中所述第二通^K 下拉和上拉晶體管具有至少兩種不同的構(gòu)造。
16. 如權(quán)利要求15所述的工藝，還包括將所述第二柵電極耦合 到所述第三擴(kuò)散，并將所述第四柵電極耦合到所述第二擴(kuò)散。
17. 如權(quán)利要求15所述的裝置，其中所述第二通柵晶體管是平面 晶體管，而所述第二上拉和第二下拉晶體管是三柵晶體管。
18. 如權(quán)利要求15所述的裝置，其中所述第二柵電極耦合到所述 笫三擴(kuò)散，而所述第四柵電極耦合到所述第二擴(kuò)散。
19. 一種系統(tǒng)，包括 SDRAM存儲器；以及處理器，耦合到所述SDRAM存儲器，所述處理器其中包括至少 一個SRAM存儲單元，所述存儲單元包括在襯底上形成的第一、笫二、第三和第四擴(kuò)散，所述第一和 第四擴(kuò)散其中具有一對溝道，每個所述溝道將源極與漏極分開，并且 所述第二和第三擴(kuò)散其中具有將源極與漏45>分開的溝道，在所述村底上形成的第一和第三柵電極，其中所述第一柵電 極與所述第 一擴(kuò)散上的所述對溝道其中之一交疊以形成第 一通柵晶體 管，并且所述第三柵電極與所述第四擴(kuò)散上的所述對溝道其中之一交 疊以形成第二通柵晶體管，在所述襯底上形成的第二柵電極，其中所述第二柵電極與所 述第一擴(kuò)散的所述對溝道其中之一交疊以形成第一下拉晶體管，并與 所述第二擴(kuò)散的所述溝道交疊以形成第一上拉晶體管，并且其中所述第一通柵、下拉和上拉晶體管具有至少兩種不同的構(gòu)造，以及在所述襯底上形成的第四柵電極，其中所述第四柵電極與所 述第三擴(kuò)散的所述對溝道其中之一交疊以形成第二下拉晶體管，并與 所述第三擴(kuò)散的所述溝道交疊以形成第二上拉晶體管，并且其中所述 第二通柵、下拉和上拉晶體管具有至少兩種不同的構(gòu)造。
20. 如權(quán)利要求19所迷的系統(tǒng)，其中每個擴(kuò)散具有恒定寬度。
21. 如權(quán)利要求19所述的系統(tǒng)，其中每個柵電極具有恒定寬度。
22. 如權(quán)利要求19所述的系統(tǒng)，其中所迷通柵和上拉晶體管是平 面晶體管，而所述下拉晶體管是三柵晶體管。
23. 如權(quán)利要求19所述的系統(tǒng)，其中所述通柵晶體管是平面晶體 管，而所述上拉和下拉晶體管是三柵晶體管。
全文摘要
一種裝置包括在襯底上形成的第一擴(kuò)散，第一擴(kuò)散包括一對溝道，每個溝道將源極與漏極分開；在襯底上形成的第二擴(kuò)散，第二擴(kuò)散包括將源極與漏極分開的溝道；在襯底上形成的第一柵電極，其中第一柵電極與第一擴(kuò)散上的所述對溝道其中之一交疊以形成通柵晶體管；以及在襯底上形成的第二柵電極，其中第二柵電極與第一擴(kuò)散的所述對溝道其中之一交疊以形成下拉晶體管，并與第二擴(kuò)散的溝道交疊以形成上拉晶體管，并且其中通柵、下拉和上拉晶體管具有至少兩種不同的構(gòu)造。公開了其它實施例并要求其權(quán)益。
文檔編號H01L29/786GK101331603SQ200680047661
公開日2008年12月24日 申請日期2006年12月6日 優(yōu)先權(quán)日2005年12月21日
發(fā)明者P·L·D·常 申請人:英特爾公司