專(zhuān)利名稱(chēng)：p溝道MOS晶體管和半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體裝置，特別涉及通過(guò)施加應(yīng)變提高了動(dòng)作速 度的p溝道MOS晶體管、以及含有所述p溝道MOS晶體管的半導(dǎo)體集 成電路裝置。
背景技術(shù)：
伴隨微細(xì)化技術(shù)的進(jìn)步，在今天，具有打破lOOnm的柵長(zhǎng)的超微細(xì) 化超高速半導(dǎo)體裝置已成為可能。
在這樣的超微細(xì)化超高速晶體管中，柵電極正下方的溝道區(qū)域的面 積，與現(xiàn)有的半導(dǎo)體裝置相比較非常之小，因此，在溝道區(qū)域移動(dòng)的電 子或空穴的遷移率，由于施加到這樣的溝道區(qū)域上的應(yīng)力而受到很大的 影響。因此，人們進(jìn)行過(guò)大量的嘗試，通過(guò)使施加到這樣的區(qū)域上的應(yīng) 力最優(yōu)化，來(lái)使半導(dǎo)體裝置的動(dòng)作速度提高。
圖1A和圖1B表示在非專(zhuān)利文獻(xiàn)7中所述的、分別在n溝道MOS 晶體管和p溝道MOS晶體管中帶來(lái)了動(dòng)作速度提高的理想應(yīng)力分布。
參照?qǐng)D1A,在n溝道MOS晶體管中，橫穿元件區(qū)域lN形成有n 型多晶硅柵電極3N，上述元件區(qū)域lN被上述多晶硅柵電極3N分割為n 型源極區(qū)域S和n型漏極區(qū)域D。
同樣地，在圖lB的p型MOS晶體管中，橫穿元件區(qū)域1P形成有p 型多晶硅柵電極3P，上述元件區(qū)域1P被上述多晶硅柵電極3P分割為p 型源極區(qū)域S和p型漏極區(qū)域D。
如大家所知，在圖lA的n溝道MOS晶體管中，當(dāng)沿柵寬方向和柵 長(zhǎng)方向施加了拉伸應(yīng)力的情況下(面內(nèi)拉伸應(yīng)力)，上述柵電極3N正下 方的溝道區(qū)域中的電子遷移率增大，使得晶體管動(dòng)作速度提高，而與此 相對(duì)，在圖lB的p溝道MOS晶體管中，在沿柵寬方向施加拉伸應(yīng)力，
沿柵長(zhǎng)方向施加壓縮應(yīng)力的情況下(單軸性壓縮應(yīng)力)，上述柵電極3P
正下方的溝道區(qū)域中的空穴遷移率增大，使得晶體管的動(dòng)作速度提高。
在n溝道MOS晶體管中，在溝道區(qū)域的正下方誘發(fā)如圖1A所示那 樣作用于柵長(zhǎng)方向的拉伸應(yīng)力，因此，以往提出了圖2A戶(hù)萬(wàn)示的結(jié)構(gòu)。
參照?qǐng)D2A，在硅基板1上劃分形成的元件區(qū)域1N上，隔著柵極絕 緣膜2N形成有n+型多晶硅柵電極3N，在上述硅基板1中，在對(duì)應(yīng)上述 元件區(qū)域1N的部分，在上述多晶硅柵電極3N的各側(cè)分別形成有n型源 極擴(kuò)散區(qū)域laN和n型漏極擴(kuò)散區(qū)域lbN。
此外，在上述柵電極3N的兩側(cè)壁面上，隔著側(cè)壁氧^f七膜4oN形成 有由SiN (氮化硅)膜構(gòu)成的側(cè)壁絕緣膜4nN,在上述硅基板1中，在上 述元件區(qū)域1N的比上述側(cè)壁絕緣膜4nN更靠外側(cè)的部分，形成有n+型 源極區(qū)域lcN和n+型漏極區(qū)域ldN。
在上述n+型源極區(qū)域lcN和n+型漏極區(qū)域ldN上，并且，在上述 n+型柵電極5GN上，分別形成有硅化物膜5SN、 5DN、 5GN，并且在上 述硅基板1上，以連續(xù)覆蓋上述硅化物膜5SN、 5DN、 5GN和上述側(cè)壁 絕緣膜4nN的方式，形成有蓄積了拉伸應(yīng)力的SiN膜6N。
通過(guò)所述SiN膜6N的拉伸應(yīng)力的作用，上述柵電極5GN被朝向上 述硅基板1沿垂直于基板面的方向施加應(yīng)力，其結(jié)果為，在上述柵電極 5GN正下方的溝道區(qū)域，與在上述圖1A中沿柵長(zhǎng)方向施加拉伸應(yīng)力的 情況相同，誘發(fā)同樣的應(yīng)變。
另一方面，在p溝道MOS晶體管中，由于在溝道區(qū)域的正下方誘導(dǎo) 出如圖1B所示的作用于柵長(zhǎng)方向的壓縮應(yīng)力，因此，以往提出有圖2B 所示的結(jié)構(gòu)(非專(zhuān)利文獻(xiàn)6)。
參照?qǐng)D2B，在硅基板1上劃分形成的元件區(qū)域1P上，隔著柵極絕 緣膜2P形成有p+型多晶硅柵電極3P，在上述硅基板l中，在對(duì)應(yīng)上述 元件區(qū)域1P的部分，在上述多晶硅柵電極3P的各側(cè)，分別形成p型源 極擴(kuò)散區(qū)域laP和n型漏極擴(kuò)散區(qū)域lbP。
此外，在上述柵電極3P的兩側(cè)壁面上，隔著側(cè)壁氧化膜4oP形成有 由SiN膜構(gòu)成的側(cè)壁絕緣膜4nP,在上述硅基板1中，在上述元件區(qū)域
IP的比上述側(cè)壁絕緣膜4nP更靠外側(cè)的部分，形成有p+型源極區(qū)域lcP和p+型漏極區(qū)域ldP。
在上述p+型源極區(qū)域lcP和p+型漏極區(qū)域ldP上，并且在上述p+型柵電極5GP上，分別形成有硅化物膜5SP、 5DP、 5GP，并且，在上述硅基板1上，以連續(xù)覆蓋上述硅化物膜5SP、 5DP、 5GP、以及上述側(cè)壁絕緣膜4nP的方式形成有蓄積了壓縮應(yīng)力的SiN膜6P。
通過(guò)所述SiN膜6P的壓縮應(yīng)力的作用，上述柵電極5GP沿垂直于基板面的方向被施加應(yīng)力，以使其從上述硅基板1分離開(kāi)來(lái)，其結(jié)果為，在上述柵電極5GP正下方的溝道區(qū)域，與在上述圖1B中沿柵長(zhǎng)方向施加壓縮應(yīng)力的情況相同，誘發(fā)同樣的應(yīng)變。
但是，若要將這樣的n溝道MOS晶體管和p溝道MOS晶體管形成在同一基板上，以形成例如CMOS元件時(shí)，在圖2A和圖2B所示的結(jié)構(gòu)中，必須分別地形成拉伸應(yīng)力膜6N和壓縮應(yīng)力膜6P，具有工序變得復(fù)雜這一問(wèn)題。
專(zhuān)利文獻(xiàn)h日本特開(kāi)2003-86708號(hào)公報(bào)
專(zhuān)利文獻(xiàn)2: WO2002/043151號(hào)公報(bào)
非專(zhuān)利文獻(xiàn)1: Shimizu.A.,et al. IEDM Tech.Dig.p.433，2001
非專(zhuān)利文獻(xiàn)2: Nakahara,Y,et al.正DMTech.Dig.p.281,2003
非專(zhuān)利文獻(xiàn)3: Chen,C.，et al.,2004 Symposium on VLSI Technology
Digest of Technical Papers，pp.56-57
非專(zhuān)利文獻(xiàn)4: Ghani,T.,et al.，正DM 2003.978-980,June 10,2003 非專(zhuān)利文獻(xiàn)5: Ota,K.，ffiDMTech.Dig.p.27，2003 非專(zhuān)利文獻(xiàn)6: Pidin,S.,et al.,正DM Tech.Dig，p.213,2004 非專(zhuān)利文獻(xiàn)7: Ota，K"et al.,2005 Symposium on VLSI Technology
Digest OF Technical Papers pp. 138-139

發(fā)明內(nèi)容
根據(jù)一個(gè)側(cè)面，本發(fā)明提供一種p溝道MOS晶體管，其包括 硅基板；柵電極，其隔著柵極絕緣膜形成在所述硅基板上；以及p
型源極區(qū)域和p型漏極區(qū)域，它們?cè)谒龉杌逯行纬稍趹?hù)萬(wàn)述柵電極正 下方的溝道區(qū)域的兩側(cè)，所述柵電極在對(duì)置的一對(duì)側(cè)壁面上分別載持有 第一和第二側(cè)壁絕緣膜，在所述硅基板上，分別在所述第一和第二側(cè)壁 絕緣膜的外側(cè)，具有比所述柵電極的高度要高的第一和第二 p型外延區(qū) 域，所述第一和第二 P型外延區(qū)域由應(yīng)力膜連續(xù)地覆蓋，所述應(yīng)力膜隔 著所述第一和第二側(cè)壁絕緣膜來(lái)覆蓋所述柵電極，并且所述應(yīng)力膜中蓄 積了拉伸應(yīng)力。
根據(jù)其它課題，本發(fā)明提供一種半導(dǎo)體集成電路裝置，其包括硅
基板，其形成有第一元件區(qū)域和第二元件區(qū)域；n溝道MOS晶體管，其 形成在所述第一元件區(qū)域中；以及p溝道MOS晶體管，其形成在所述第 二元件區(qū)域中，其特征在于，所述n溝道MOS晶體管包括第一柵電極， 其在所述硅基板上隔著第一柵極絕緣膜形成在所述第一元f^區(qū)域中，該 第一柵電極由相互對(duì)置的第一和第二側(cè)壁面劃分而成；第一和第二 n型 擴(kuò)散區(qū)域，它們?cè)谒龉杌逯?，在所述第一元件區(qū)域中，分別形成在 所述第一柵電極的所述第一和第二側(cè)壁面的外側(cè)；第一和第二側(cè)壁絕緣 膜，它們分別載持在所述第一柵電極的所述第一和第二側(cè)壁面上；第三n 型擴(kuò)散區(qū)域，其在所述元件區(qū)域中，在所述第一側(cè)壁絕緣膜的外側(cè)形成 在所述硅基板上；以及第四n型擴(kuò)散區(qū)域，其在所述元件區(qū)域中，在所 述第二側(cè)壁絕緣膜的外側(cè)形成在所述硅基板上，所述p溝道MOS晶體管 包括第二柵電極，其在所述硅基板上隔著第二柵極絕緣膜形成在所述 第二元件區(qū)域中，該第二柵電極由相互對(duì)置的第三和第四側(cè)壁面劃分而 成；第一和第二p型擴(kuò)散區(qū)域，它們?cè)谒龉杌逯?，在所述第二元?區(qū)域中，分別形成在所述第二柵電極的所述第三和第四側(cè)壁面的外側(cè)； 第三和第四側(cè)壁絕緣膜，它們分別載持在所述第二柵電極的所述第三和 第四側(cè)壁面上；第一p型外延區(qū)域，其在所述元件區(qū)域中，在所述第三 側(cè)壁絕緣膜的外側(cè)形成在所述硅基板上，并形成為比所述第二柵電極的 高度要高；以及第二p型外延區(qū)域，其在所述第二元件區(qū)域中，在所述 第四側(cè)壁絕緣膜的外側(cè)形成在所述硅基板上，并形成為比所述第二柵電 極的高度要高，在所述硅基板上，在所述第一和第二元件區(qū)域的整個(gè)范
圍內(nèi)，連續(xù)地形成有蓄積了拉伸應(yīng)力的應(yīng)力膜，該應(yīng)力膜形成為，在所 述第一元件區(qū)域中，覆蓋所述第三和第四擴(kuò)散區(qū)域表面以及所述第一和 第二側(cè)壁絕緣膜，此外，在所述第二元件區(qū)域中，覆蓋所述第三和第四 側(cè)壁絕緣膜以及所述第一和第二 p型外延層。
根據(jù)另一側(cè)面，本發(fā)明提供一種半導(dǎo)體集成電路裝置，其包括硅 基板，其形成有第一元件區(qū)域和第二元件區(qū)域；p溝道MOS晶體管，其 形成在所述第一元件區(qū)域中；以及n溝道MOS晶體管，其形成在所述第 二元件區(qū)域中，所述p溝道MOS晶體管包括第一柵電極，其在所述硅 基板上隔著第一柵極絕緣膜形成在所述第一元件區(qū)域中，該第一柵電極 由相互對(duì)置的第一和第二側(cè)壁面劃分而成；第一和第二 p型擴(kuò)散區(qū)域， 它們?cè)谒龉杌逯?，在所述第一元件區(qū)域中，分別形成在所述第一柵 電極的所述第一和第二側(cè)壁面的外側(cè)；第一和第二側(cè)壁絕緣膜，它們分 別載持在所述第一柵電極的所述第一和第二側(cè)壁面上；第三n型擴(kuò)散區(qū) 域，其在所述元件區(qū)域中，在所述第一側(cè)壁絕緣膜的外側(cè)形成在所述硅 基板上；以及第四p型擴(kuò)散區(qū)域，其在所述元件區(qū)域中，在所述第二側(cè) 壁絕緣膜的外側(cè)形成在所述硅基板上，所述n溝道MOS晶體管包括第 二柵電極，其在所述硅基板上隔著第二柵極絕緣膜形成在所述第二元件 區(qū)域中，該第二柵電極由相互對(duì)置的第三和第四側(cè)壁面劃分而成；第一 和第二n型擴(kuò)散區(qū)域，它們?cè)谒龉杌逯?，在所述第二元件區(qū)域中， 分別形成在所述第二柵電極的所述第三和第四側(cè)壁面的外側(cè)；第三和第
四側(cè)壁絕緣膜，它們分別載持在所述第二柵電極的所述第三和第四側(cè)壁
面上；第一 n型外延區(qū)域，其在所述元件區(qū)域中，在所述第三側(cè)壁絕緣 膜的外側(cè)形成在所述硅基板上，并形成為比所述第二柵電極的高度要高； 以及第二 n型外延區(qū)域，其在所述第二元件區(qū)域中，在所述第四側(cè)壁絕 緣膜的外側(cè)形成在所述硅基板上，并形成為比所述第二柵電極的高度要 高，在所述硅基板上，在所述第一和第二元件區(qū)域的整個(gè)范圍內(nèi)，連續(xù) 地形成有蓄積了壓縮應(yīng)力的應(yīng)力膜，該應(yīng)力膜形成為，在所述第一元件 區(qū)域中，覆蓋所述第三和第四擴(kuò)散區(qū)域表面以及所述第一和第二側(cè)壁絕 緣膜，此外，在所述第二元件區(qū)域中，覆蓋所述第三和第四側(cè)壁絕緣膜
以及所述第一和第二 n型外延層。
根據(jù)本發(fā)明，在p溝道MOS晶體管的溝道區(qū)域，能夠使用具有拉{申 應(yīng)力的應(yīng)力膜，誘發(fā)作用在柵長(zhǎng)方向的單軸性壓縮應(yīng)力，能夠使溝道區(qū) 域中的空穴的遷移率提高。此外，如在CMOS元件等、在同一基板上形 成有p溝道MOS晶體管和n溝道MOS晶體管的半導(dǎo)體集成電路裝置中， 使用單一的應(yīng)力膜，在p溝道MOS晶體管中，可以使溝道中的空穴的遷 移率提高，此外，在n溝道MOS晶體管中，能夠使溝道中的電子的遷移 率提高。


圖1A是說(shuō)明施加應(yīng)力的n溝道MOS晶體管的原理的圖。 圖lB是說(shuō)明施加應(yīng)力的p溝道MOS晶體管的原理的圖。 圖2A是表示本發(fā)明的關(guān)聯(lián)技術(shù)所涉及的施加應(yīng)力的n溝道MOS晶
體管的結(jié)構(gòu)的圖。
圖2B是表示本發(fā)明的關(guān)聯(lián)技術(shù)所涉及的施加應(yīng)力的p溝道MOS晶
體管的結(jié)構(gòu)的圖。
圖3是表示本發(fā)明的第一實(shí)施方式所述的p溝道MOS晶體管的結(jié)構(gòu)的圖。
圖4A是表示圖3中的p溝道MOS晶體管的制造工序的圖(其1 )。 圖4B是表示圖3中的p溝道MOS晶體管的制造工序的圖(其2)。 圖4C是表示圖3中的p溝道MOS晶體管的制造工序的圖(其3)。 圖4D是表示圖3中的p溝道MOS晶體管的制造工序的圖(其4)。 圖5是表示圖3中的p溝道MOS晶體管的一個(gè)變形例的圖。 圖6是表示本發(fā)明的第二實(shí)施方式所述的p溝道MOS晶體管的結(jié)構(gòu) 的圖。
圖7A是表示圖6中的p溝道MOS晶體管的制造工序的圖(其1)。 圖7B是表示圖6中的p溝道MOS晶體管的制造工序的圖(其2)。 圖8是表示本發(fā)明的第三實(shí)施方式所述的半導(dǎo)體集成電路裝置的結(jié) 構(gòu)的圖。
圖9是表示本發(fā)明的第四實(shí)施方式所述的半導(dǎo)體集成電路裝置的結(jié)
構(gòu)的圖。 標(biāo)號(hào)說(shuō)明
1、 21:硅基板；
laN、 81aN: n型源極擴(kuò)散區(qū)域； lbN、 81bN: n型漏極擴(kuò)散區(qū)域； lcN、 81cN、 81dN: n型源極區(qū)域；
ldN: n型漏極區(qū)域；
laP、 21a、 81aP: p型源極擴(kuò)散區(qū)域；
lbP、 21b、 81bP: p型漏極擴(kuò)散區(qū)域;
lcP: p型源極區(qū)域；
ldP: p型漏極區(qū)域；
1N、 1P、 21A:元件區(qū)域；
2N、 2P2、 22:柵極絕緣膜；
3N、 3P、 23、 83N、 83P:柵電極；
4nN、 4nP、 24A、 24B、 84nNA、 84nNB、 84nPA、 84nPB:側(cè)壁絕
緣膜；
4oN、 4oP、 84oNA、 84oNB、 84oPA、 84oPB:側(cè)壁氧化膜； 5GN、 5SN、 5DN、 23g、 21s、 21d、 41s、 41d、 61s、 61d、 85gN、 85gP、 85sN、 85dN、 85sP、 85dP:硅化物膜； 6N、 25、 86:拉伸應(yīng)力膜；
6P、 106:壓縮應(yīng)力膜；
20、 40、 60、 80B、 100B: p溝道MOS晶體管；
211:元件分離區(qū)域；
21S、 21D:再生長(zhǎng)p型硅外延區(qū)域；
21Ta、 21Tb、 81TaP、 81TbP:槽部；
23M:氧化膜硬掩模圖案；
41S、 41D、 61S、 61D、 81SP、 81DP:再生長(zhǎng)p型鍺硅外延區(qū)域；
80:半導(dǎo)體集成電路裝置；
80A、 100A: n溝道MOS晶體管； 81SN、 81DN:再生長(zhǎng)n型硅外延區(qū)域。
具體實(shí)施方式
[第一實(shí)施方式]
圖3表示本發(fā)明的第一實(shí)施方式所述的p溝道MOS晶體管20的結(jié)構(gòu)。
參照?qǐng)D3， MOS晶體管20在硅基板21上形成在元件區(qū)域21A中， 元件區(qū)域21A通過(guò)STI (淺溝槽隔離)型元件分離結(jié)構(gòu)211劃分而成， MOS晶體管20典型性地包括柵極絕緣膜22，其由SiON(氮氧化硅) 等構(gòu)成；和p+型多晶硅柵電極23，其形成在上述柵極絕緣膜22上，柵長(zhǎng) 例如為30nm，高度是30 120nm，在上述元件區(qū)域21A中，在硅基板 21中，在上述柵電極23的第一和第二側(cè)，形成有p型的源極和漏極擴(kuò)散 區(qū)域21a、 21b。
并且，在上述柵電極23的第一和第二側(cè)壁面上，隔著側(cè)壁氧化膜 240x，形成有由SiN (氮化硅)構(gòu)成的一對(duì)側(cè)壁絕緣膜24A、 24B，在上 述硅基板上，在上述元件區(qū)域21A中，分別在上述側(cè)壁絕緣膜24A、 24B 的外側(cè)，形成有由Si (硅)的外延層構(gòu)成的硅區(qū)域21S和21D，硅區(qū)域 21S和21D比上述柵電極23的高度要高，例如高度為40 150nm。上述 硅外延層21S、 21D都被摻雜成p+型，并分別作為上述p溝道MOS晶體 管20的源極和漏極區(qū)域發(fā)揮功能。在上述硅外延層21S、 21D上，分別 形成有由NiSi (鎳硅)或CoSi2 (二硅化鈷)構(gòu)成的低電阻硅化物層21s、 21d，此外，在上述多晶硅柵電極23上，形成有同樣的低電阻硅化物層 23g。
此外，在圖3中的p溝道MOS晶體管20中，在上述硅基板21上， 以覆蓋上述硅外延層21S和21D的方式，典型地形成有蓄積了 0.4 4.0GPa的拉伸應(yīng)力的SiN膜25。此時(shí)，上述SiN膜25隔著側(cè)壁絕緣膜 24A、 24B連續(xù)地覆蓋上述柵電極23。
根據(jù)所述結(jié)構(gòu)，上述SiN應(yīng)力膜25在覆蓋上述硅外延層21S和21D
的部分，隔著上述側(cè)壁絕緣膜24A、 24B，對(duì)上述柵電極23以從基板表 面向上方提拉的方式進(jìn)行作用，其結(jié)果為，雖然使用拉伸應(yīng)力膜，但卻 能在上述柵電極23正下方的溝道區(qū)域，誘發(fā)與使用了壓縮應(yīng)力膜的上述 圖2B相同的單軸性壓縮應(yīng)力。
圖4A 4D表示圖3中的p溝道MOS晶體管的制造工序。
參照?qǐng)D4A，在上述硅基板21上，通過(guò)上述元件分離結(jié)構(gòu)211，形成 元件區(qū)域21A，然后，隔著成為柵極絕緣膜22的SiON膜，以30 120nm 的膜厚堆積出多晶硅膜，并且，對(duì)于上述多晶硅膜，以硅氧化膜23M為 硬掩模進(jìn)行圖案形成，從而形成了柵電極23。
接著，在圖4B的工序中，以上述多晶硅柵電極23為掩模，在上述 硅基板21中通過(guò)離子注入來(lái)導(dǎo)入p型雜質(zhì)元素、例如B (硼)，在上述 柵電極23的第一和第二側(cè)形成構(gòu)成源極擴(kuò)散區(qū)域和漏極擴(kuò)散區(qū)域的p型 擴(kuò)散區(qū)域21a、 21b。
并且，在圖4B的工序中，在形成上述擴(kuò)散區(qū)域21a、 21b之后，利 用由CVD (化學(xué)氣相淀積)氧化膜構(gòu)成的側(cè)壁氧化膜240x,覆蓋上述柵 電極23的各側(cè)壁面，并且，在側(cè)壁氧化膜240x外側(cè)，形成SiN側(cè)壁絕 緣膜24A、 24B。此時(shí)，在圖4B的工序中，使由上述硅氧化膜構(gòu)成的硬 掩模圖案23M留在上述柵電極23上。
接著，在圖4C的工序中，將圖21B的結(jié)構(gòu)導(dǎo)入減壓CVD裝置中， 在40(TC 50(TC的基板溫度下，將硅垸(SiH4)氣體在1 10Pa的分壓 下，與l 10Pa分壓的氯化氫(HC1)氣體一起進(jìn)行供給，在上述硅基板 21上，在上述元件區(qū)域21A中的上述側(cè)壁絕緣膜24A、 24B外側(cè)的區(qū)域， 外延地形成上述硅外延層21S和21D，并且上述硅外延層21S和21D形 成為超過(guò)上述柵電極23高度的、典型的40 150的高度。此時(shí)，在本實(shí) 施方式中，以1Xl(^ lX10々Pa的分壓添加乙硼烷(B2H6)氣體，將上 述硅外延層21S和21D摻雜成p+型。
接下來(lái)，在圖4D的工序中，除去上述硬掩模圖案23M，并且通過(guò) 自對(duì)準(zhǔn)硅化物(Salicide)法，在上述硅外延層21S、 21D上分別形成硅 化物層21s、 21d，同時(shí)，在上述多晶硅柵電極23上形成硅化物層23g。
并且，在這樣得到的圖4D的結(jié)構(gòu)上，通過(guò)等離子體CVD法，堆積 30 100nm膜厚的SiN膜25，并使其蓄積0.4 4.0GPa的拉伸應(yīng)力，從 而得到上述圖3的結(jié)構(gòu)。
根據(jù)所述結(jié)構(gòu)，當(dāng)使上述硅外延層21S、 21D成長(zhǎng)時(shí)，僅通過(guò)用硬 掩模圖案23M僅對(duì)柵電極23進(jìn)行遮掩，就能夠在期望的上述側(cè)壁絕緣 膜24A、 24B的外側(cè)區(qū)域，有選擇地生長(zhǎng)出上述硅外延層21S、 21D。此 外，在同時(shí)在上述硅基板21上形成有n溝道MOS晶體管的情況下，當(dāng) 執(zhí)行圖4D中的工序時(shí)，只要用由硅氧化膜構(gòu)成的掩模圖案來(lái)覆蓋n溝道 MOS晶體管即可。
圖5是表示圖3的實(shí)施方式的一個(gè)變形例所述的MOS晶體管40的 結(jié)構(gòu)。其中圖5中，對(duì)先前說(shuō)明過(guò)的部分標(biāo)以同一參照標(biāo)號(hào)并省略說(shuō)明。
參照?qǐng)D5，在本實(shí)施方式中，代替上述硅外延層21S、 21D,在上述 硅基板21上外延地形成有以0 20%的原子濃度含有鍺的鍺硅混晶層 41S、 41D。
這樣的鍺硅混晶層41S、 41D，在上述4C的工序中，可通過(guò)以0.1 10Pa的分壓添加GeH4 (鍺烷)氣體來(lái)形成。 [第二實(shí)施方式〗
圖6表示本發(fā)明的第二實(shí)施方式所述的p溝道MOS晶體管60的結(jié) 構(gòu)。其中圖6中，對(duì)先前說(shuō)明過(guò)的部分標(biāo)以同一參照標(biāo)號(hào)并省略說(shuō)明。
參照?qǐng)D6，在上述硅基板21上，對(duì)應(yīng)上述側(cè)壁絕緣膜24A、 24B的 外側(cè)區(qū)域，分別形成有側(cè)壁面和底面由Si結(jié)晶面劃分而成的槽部21Ta 和21Tb，并且外延地形成有含有0 20%的原子濃度的鍺的p+型鍺硅混 晶區(qū)域61S、 61D，以填充上述槽部21Ta、 21Tb。此外，在圖6的結(jié)構(gòu)中， 分別在上述鍺硅混晶區(qū)域61S、 61D的頂部形成有硅化物層61s、 61d。
在上述硅基板21上，以連續(xù)覆蓋上述鍺硅混晶區(qū)域61S、 61D和上 述側(cè)壁絕緣膜24A、 24B的方式，連續(xù)地形成有先前說(shuō)明過(guò)的蓄積了拉 伸應(yīng)力的SiN膜25。
在所述結(jié)構(gòu)中，上述鍺硅混晶區(qū)域61S、 61D由于相對(duì)于構(gòu)成硅基 板21的Si結(jié)晶的晶格常數(shù)差，而以相對(duì)于基板21沿垂直方向延伸的方
式產(chǎn)生應(yīng)變，與此伴隨，在上述柵電極23的正下方的溝道區(qū)域中，構(gòu)成 上述硅基板21的Si結(jié)晶以朝向上方延伸的方式產(chǎn)生應(yīng)變。
在這樣的溝道區(qū)域中的Si結(jié)晶的應(yīng)變，與沿柵長(zhǎng)方向施加壓縮應(yīng)力 的情況下產(chǎn)生的應(yīng)變是等效的，如先前在圖1B中說(shuō)明的那樣，在p溝道 MOS晶體管60中，溝道區(qū)域中的空穴遷移率提高。
在圖6的結(jié)構(gòu)中，進(jìn)而在上述柵電極23上，通過(guò)上述拉伸應(yīng)力膜 25，隔著上述側(cè)壁絕緣膜24A、 24B施加將溝道區(qū)域朝向上方拉伸的應(yīng) 力，因此，進(jìn)一步增大了上述空穴遷移率的提高效果。
圖7A、 7B是表示上述圖6中的p溝道MOS晶體管60的制造工序 的圖。
參照?qǐng)D7A，在上述硅基板21上，分別在上述側(cè)壁絕緣膜24A、 24B 的外側(cè)區(qū)域，并用干蝕刻和濕蝕刻形成上述槽部21Ta、 21Tb。在圖示的 例中，關(guān)于上述槽部21Ta、 21Tb，其底面和側(cè)壁面由Si結(jié)晶面劃分而成， 上述槽部21Ta與槽部21Tb相互對(duì)置的一對(duì)側(cè)壁面以這樣的角度形成 從上述硅基板21與柵極絕緣膜22之間的分界面起，上述一對(duì)側(cè)壁面間 的距離朝向下方逐漸增大。
此外，在圖7A的工序中，在上述柵電極23上形成有由硅氧化膜構(gòu) 成的蝕刻掩模圖案23M。
并且，在圖7B的工序中，在圖7A的結(jié)構(gòu)之上，通過(guò)減壓CVD法 形成鍺硅混晶層區(qū)域61S、 61D，以填充上述槽部21Ta、 21Tb，其中上述 減壓CVD法使用硅垸氣體、鍺烷氣體作為原料氣體，添加乙硼垸(B2H6) 氣體作為摻雜氣體來(lái)執(zhí)行。
更具體地，圖7B的減壓CVD工序如下執(zhí)行在400 55(TC的基板 溫度下，通過(guò)同時(shí)供給l 10Pa分壓的硅烷(SfflU)氣體、1 10Pa分壓 的鍺烷氣體(GeH4)、 1 10Pa分壓的氯化氫(HC1)氣體、以及1X10'4 1X10,a分壓的乙硼垸(B2H6)氣體，來(lái)執(zhí)行該工序。
并且，通過(guò)蝕刻除去上述硅氧化膜圖案23M之后，在如上形成的鍺 硅混晶層區(qū)域61S、 61D和柵電極23上，分別形成硅化物層61s、 61d和 23g，并且，利用等離子體CVD法，在其上進(jìn)一步形成上述SiN應(yīng)力膜25，從而得到圖6的結(jié)構(gòu)。 [第三實(shí)施方式]
圖8表示本發(fā)明的第三實(shí)施方式所述的半導(dǎo)體集成電路裝置80的結(jié)構(gòu)。
參照?qǐng)D8，半導(dǎo)體集成電路裝置80形成在通過(guò)STI結(jié)構(gòu)的元件分離 區(qū)域811劃分形成有元件區(qū)域81A和81B的硅基板81上，在上述元件區(qū) 域81A中，形成有具有由n+型多晶硅構(gòu)成的柵電極83N的n溝道MOS 晶體管80N，此外，在上述元件區(qū)域81B中，形成有具有由p+型多晶硅 構(gòu)成的柵電極83P的p溝道MOS晶體管80P。
在上述元件區(qū)域81A中，隔著由SiON膜構(gòu)成的柵極絕緣膜82N， 形成有上述柵電極83N,在上述硅基板81中，在上述柵電極83N的第一 和第二側(cè)，形成有n型的源極擴(kuò)散區(qū)域81aN以及漏極擴(kuò)散區(qū)域81bN。
此外，在上述柵電極83N的各側(cè)壁面上，隔著側(cè)壁氧化膜84oNA和 84oNB，形成有由SiN構(gòu)成的側(cè)壁絕緣膜84nNA和84nNB，在上述硅基 板81中，分別在上述側(cè)壁絕緣膜84nNA、 84nNB的外側(cè)，形成有n+型 的源極擴(kuò)散區(qū)域81cN和漏極擴(kuò)散區(qū)域81dN。
此外，在上述多晶硅柵電極83N上，形成有硅化物層85gN，在上述 源極和漏極擴(kuò)散區(qū)域81cN、 81dN上，分別形成有硅化物層85sN、 85dN。
另一方面，在上述元件區(qū)域81B中，隔著由SiON膜構(gòu)成的柵極絕 緣膜82P，形成有上述柵電極83P，在上述硅基板81中，在上述柵電極 83P的第一和第二側(cè)，形成有p型的源極擴(kuò)散區(qū)域81aP和漏極擴(kuò)散區(qū)域 81bP。
此外，在上述柵電極83P的各側(cè)壁面上，隔著側(cè)壁氧化膜84oPA和 84oPB，形成有由SiN構(gòu)成的側(cè)壁絕緣膜84nPA和84nPB。
此外，在上述硅基板81中，分別在上述側(cè)壁絕緣膜84nPA、 84nPB 的外側(cè)，對(duì)應(yīng)于上述槽部21Ta、 21Tb地形成有槽部81TaP和81TbP，上 述槽部81Ta和81Tb被外延區(qū)域81SP、 81DP填充，外延區(qū)域81SP、 81DP 由摻雜成p+型的鍺硅混晶構(gòu)成。此時(shí)，上述外延區(qū)域81SP和81DP形成 得比上述柵電極83P高，優(yōu)選形成為上述柵電極83P的高度2倍以上的
高度，上述外延區(qū)域81SP和81DP作為上述p溝道MOS晶體管80B的 各源極和漏極區(qū)域發(fā)揮功能。
此外，在上述多晶硅柵電極83P上形成有硅化物層85gP，在上述源 極和漏極外延區(qū)域81SP和81DP上，分別有形成硅化物層85sP、 85dP。
并且，在圖8中的半導(dǎo)體集成電路裝置80中，在上述硅基板81上， 以連續(xù)覆蓋上述元件區(qū)域81A和81B的方式，以30 100nm膜厚形成有 應(yīng)力膜86，該應(yīng)力膜86由在膜中蓄積了 0.4 4.0GPa的拉伸應(yīng)力的SiN 膜構(gòu)成，在上述元件區(qū)域81A中，應(yīng)力膜86覆蓋上述元件分離區(qū)域811 和上述柵電極83N，對(duì)于上述柵電極83N，應(yīng)力膜86以隔著上述側(cè)壁絕 緣膜84nNA和84nNB的方式迸行覆蓋，此外，在上述元件區(qū)域81B中， 應(yīng)力膜86覆蓋上述鍺硅混晶源極區(qū)域81SP和漏極區(qū)域81DP，并且，覆 蓋上述柵電極83P,對(duì)于上述柵電極83P，應(yīng)力膜86以隔著上述側(cè)壁絕 緣膜84nPA、 84nPB的方式進(jìn)行覆蓋。
這里，關(guān)于上述拉伸應(yīng)力膜86，在上述元件區(qū)域81A中，相對(duì)于上 述硅基板81，對(duì)上述柵電極83N以沿垂直于基板面的方向按壓的方式進(jìn) 行作用，在上述n溝道MOS晶體管80A的溝道區(qū)域中，誘發(fā)了如圖1A 所示那樣的、與平行于基板面的拉伸應(yīng)力作用在柵長(zhǎng)方向的情況等效的 應(yīng)變。
另一方面，關(guān)于上述拉伸應(yīng)力膜86，在上述元件區(qū)域81B中，對(duì)上 述柵電極83P以從上述硅基板81沿垂直于基板面的方向拉伸的方式進(jìn)行 作用，在上述p溝道MOS晶體管80B的溝道區(qū)域，誘發(fā)了如圖1B所示 那樣的、與平行于基板面的單軸性壓縮應(yīng)力作用在柵長(zhǎng)方向的情況等效 的應(yīng)變。
這樣，在本實(shí)施方式中，在同一基板上形成有n溝道MOS晶體管和 p溝道MOS晶體管的半導(dǎo)體集成電路裝置中，能夠使用單一的拉伸應(yīng)力 膜，分別在n溝道MOS晶體管和p溝道MOS晶體管的各溝道區(qū)域誘發(fā) 最適合的應(yīng)力，可以使半導(dǎo)體集成電路裝置的制造工序簡(jiǎn)化。
圖9表示本發(fā)明的第四實(shí)施方式所述的半導(dǎo)體集成電路裝置100的
結(jié)構(gòu)。但在圖中，對(duì)于與先前說(shuō)明過(guò)的部分對(duì)應(yīng)的部分標(biāo)以同一參照標(biāo) 號(hào)并省略說(shuō)明。
參照?qǐng)D9，半導(dǎo)體集成電路裝置100形成在硅基板81上，該硅基板 81上通過(guò)STI結(jié)構(gòu)的元件分離區(qū)域811劃分形成有元件區(qū)域81A和81B, 在上述元件區(qū)域81A中，形成有n溝道MOS晶體管80N, n溝道MOS 晶體管80N具有由n+型多晶硅構(gòu)成的柵電極83N，此外，在上述元件區(qū) 域81B中，形成有p溝道MOS晶體管80P ， p溝道MOS晶體管80P具 有由p+型多晶硅構(gòu)成的柵電極83P。
在上述元件區(qū)域81A中，隔著由SiON膜構(gòu)成的柵極絕緣膜82N， 形成有上述柵電極83N，在上述硅基板81中，在上述柵電極83N的第一 和第二側(cè)，形成有n型的源極擴(kuò)散區(qū)域81aN和漏極擴(kuò)散區(qū)域81bN。此 夕卜，在上述柵電極83N的各側(cè)壁面上，隔著側(cè)壁氧化膜84oNA和84oNB 形成有由SiN構(gòu)成的側(cè)壁絕緣膜84nNA和84nNB。
并且，在上述元件區(qū)域81A中，在上述硅基板81中，分別在上述側(cè) 壁絕緣膜84nNA、 84nNB的外側(cè)，形成有摻雜成n+型的硅外延區(qū)域81SN 和81DN，來(lái)作為上述n溝道MOS晶體管100A的源極和漏極區(qū)域，上 述硅外延區(qū)域81SN和81DN通過(guò)如先前所說(shuō)明過(guò)的再生長(zhǎng)工序形成，并 形成得比上述柵電極83N高，而且優(yōu)選形成為上述柵電極83N的高度的 2倍以上的高度，在上述多晶硅柵電極83N上形成有硅化物層85gN，在 上述源極和漏極區(qū)域81SN和81DN上，分別形成有硅化物層85sN、85dN。
另一方面，在上述元件區(qū)域81B中，隔著由SiON膜構(gòu)成的柵極絕 緣膜82P，形成有上述柵電極83P，在上述硅基板81中，在上述柵電極 83P的第一和第二側(cè)，形成有p型的源極擴(kuò)散區(qū)域81aP和漏極擴(kuò)散區(qū)域 81bP。
此外，在上述柵電極83P的各側(cè)壁面上，隔著側(cè)壁氧化膜84oPA和 84oPB，形成有由SiN構(gòu)成的側(cè)壁絕緣膜84nPA和84nPB。
此外，在上述硅基板81中，分別在上述側(cè)壁絕緣膜84nPA、 84nPB 的外側(cè)，形成有p+型的源極和漏極擴(kuò)散區(qū)域81cP和81dP。
此外，在上述多晶硅柵電極83P上形成有硅化物層85gP，在上述源
極和漏極區(qū)域81cP和81dP上，分別形成有硅化物層85sP、 85dP。
并且，在圖9的半導(dǎo)體集成電路裝置100中，在上述硅基板81上， 以連續(xù)覆蓋上述元件區(qū)域81A和81B的方式，以30 100nm膜厚形成有 應(yīng)力膜106，該應(yīng)力膜106由在膜中蓄積了 0.4 4.0GPa的壓縮應(yīng)力的SiN 膜構(gòu)成，在上述元件區(qū)域81A中，應(yīng)力膜106覆蓋上述硅外延區(qū)域81SN 和漏極區(qū)域81DN，并且覆蓋上述柵電極83N，對(duì)于上述柵電極83N，應(yīng) 力膜106以隔著上述側(cè)壁絕緣膜84nNA、 84nNB的方式進(jìn)行覆蓋，此外， 在上述元件區(qū)域81B中，應(yīng)力膜106覆蓋上述元件分離區(qū)域811和上述 柵電極83P，對(duì)于上述柵電極83P，應(yīng)力膜106以隔著上述側(cè)壁絕緣膜 84nPA和84nPB的方式進(jìn)行覆蓋。
這里，關(guān)于上述壓縮應(yīng)力膜106，在上述元件區(qū)域81A中，相對(duì)于 上述硅基板81，對(duì)上述柵電極83N以沿垂直于基板面的方向按壓的方式 進(jìn)行作用，在上述n溝道MOS晶體管80A的溝道區(qū)域中，誘發(fā)了如圖 1A所示那樣的、與平行于基板面的拉伸應(yīng)力作用在柵長(zhǎng)方向的情況等效 的應(yīng)變。
另一方面，關(guān)于上述拉伸應(yīng)力膜106，在上述元件區(qū)域81B中，對(duì) 上述柵電極83P以從上述硅基板81沿垂直于基板面的方向拉伸的方式進(jìn) 行作用，在上述p溝道MOS晶體管80B的溝道區(qū)域，誘發(fā)了如圖1B所 示那樣的、與平行于基板面的單軸性壓縮應(yīng)力作用在柵長(zhǎng)方向的情況等 效的應(yīng)變。
這樣，在本實(shí)施方式中，在同一基板上形成有n溝道MOS晶體管和 p溝道MOS晶體管的半導(dǎo)體集成電路裝置中，能夠使用單一的壓縮應(yīng)力 膜，分別在n溝道MOS晶體管和p溝道MOS晶體管的溝道區(qū)域誘發(fā)最 適合的應(yīng)力，可以使半導(dǎo)體集成電路裝置的制造工序簡(jiǎn)化。
以上，對(duì)本發(fā)明的優(yōu)選實(shí)施方式進(jìn)行了說(shuō)明，但本發(fā)明并不僅限于 所述特定的實(shí)施方式，在權(quán)利要求的范圍中所記述的主旨內(nèi)，可以進(jìn)行 種種變形和變更。
產(chǎn)業(yè)上的可利用性
根據(jù)本發(fā)明，在p溝道MOS晶體管的溝道區(qū)域中，能夠使用具有拉
伸應(yīng)力的應(yīng)力膜，誘發(fā)作用在柵長(zhǎng)方向的單軸性壓縮應(yīng)力，能夠使溝道 區(qū)域中的空穴遷移率提高。此外，如CMOS元件等、在同一基板上形成
有p溝道MOS晶體管和n溝道MOS晶體管的半導(dǎo)體集成電路裝置中， 能夠使用單一的應(yīng)力膜，在p溝道MOS晶體管中使溝道中的空穴遷移率 提高，此外，在n溝道MOS晶體管中，能夠使溝道中的電子遷移率提高。
權(quán)利要求
1.一種p溝道MOS晶體管，其包括硅基板；柵電極，其隔著柵極絕緣膜形成在所述硅基板上；以及p型源極區(qū)域和p型漏極區(qū)域，它們?cè)谒龉杌逯行纬稍谒鰱烹姌O正下方的溝道區(qū)域的兩側(cè)， 其特征在于， 所述柵電極在對(duì)置的一對(duì)側(cè)壁面上分別載持有第一和第二側(cè)壁絕緣膜，在所述硅基板上，分別在所述第一和第二側(cè)壁絕緣膜的外側(cè)，具有比所述柵電極的高度要高的第一和第二p型外延區(qū)域，所述第一和第二p型外延區(qū)域由應(yīng)力膜連續(xù)地覆蓋，所述應(yīng)力膜隔著所述第一和第二側(cè)壁絕緣膜來(lái)覆蓋所述柵電極，并且所述應(yīng)力膜中蓄積了拉伸應(yīng)力。
2. 如權(quán)利要求1所述的p溝道MOS晶體管，其特征在于， 所述第一和第二 p型外延區(qū)域由硅層構(gòu)成。
3. 如權(quán)利要求1所述的p溝道MOS晶體管，其特征在于， 所述第一和第二 p型外延區(qū)域由鍺硅混晶層構(gòu)成。
4. 如權(quán)利要求3所述的p溝道MOS晶體管，其特征在于， 所述第一和第二 p型外延區(qū)域分別從第一和第二凹部沿著與所述硅基板垂直的方向生長(zhǎng)，所述第一和第二凹部在所述硅基板中分別形成在 所述第一和第二側(cè)壁絕緣膜的外側(cè)。
5. 如權(quán)利要求4所述的p溝道MOS晶體管，其特征在于， 所述第一和第二凹部中的相互對(duì)置的各側(cè)壁面由結(jié)晶面形成，所述相互對(duì)置的側(cè)壁面以這樣的方式相互傾斜所述第一凹部與所述第二凹 部之間的間隔從所述硅基板與柵極絕緣膜之間的分界面起朝向下方增 大。
6. 如權(quán)利要求l所述的p溝道MOS晶體管，其特征在于，所述應(yīng)力膜由氮化硅膜構(gòu)成，并且蓄積了 0.4 4.0Gpa的拉伸應(yīng)力。
7.—種半導(dǎo)體裝置，其包括-硅基板，其形成有第一元件區(qū)域和第二元件區(qū)域；n溝道MOS晶體管，其形成在所述第一元件區(qū)域中；以及p溝道MOS晶體管，其形成在所述第二元件區(qū)域中，其特征在于，所述n溝道MOS晶體管包括第一柵電極，其在所述硅基板上隔著第一柵極絕緣膜形成在所 述第一元件區(qū)域中，該第一柵電極由相互對(duì)置的第一和第二側(cè)壁面劃分 而成；第一和第二n型擴(kuò)散區(qū)域，它們?cè)谒龉杌逯?，在所述第?元件區(qū)域中，分別形成在所述第一柵電極的所述第一和第二側(cè)壁面的外第一和第二側(cè)壁絕緣膜，它們分別載持在所述第一柵電極的所 述第一和第二側(cè)壁面上；第三n型擴(kuò)散區(qū)域，其在所述元件區(qū)域中，在所述第一側(cè)壁絕 緣膜的外側(cè)形成在所述硅基板上；以及第四n型擴(kuò)散區(qū)域，其在所述元件區(qū)域中，在所述第二側(cè)壁絕 緣膜的外側(cè)形成在所述硅基板上， 所述p溝道MOS晶體管包括第二柵電極，其在所述硅基板上隔著第二柵極絕緣膜形成在所 述第二元件區(qū)域中，該第二柵電極由相互對(duì)置的第三和第四側(cè)壁面劃分 而成；第一和第二p型擴(kuò)散區(qū)域，它們?cè)谒龉杌逯?，在所述第?元件區(qū)域中，分別形成在所述第二柵電極的所述第三和第四側(cè)壁面的外第三和第四側(cè)壁絕緣膜，它們分別載持在所述第二柵電極的所 述第三和第四側(cè)壁面上；第一 p型外延區(qū)域，其在所述元件區(qū)域中，在所述第三側(cè)壁絕 緣膜的外側(cè)形成在所述硅基板上，并形成為比所述第二柵電極的高度要高；以及第二 p型外延區(qū)域，其在所述第二元件區(qū)域中，在所述第四側(cè) 壁絕緣膜的外側(cè)形成在所述硅基板上，并形成為比所述第二柵電極的高 度要高，在所述硅基板上，在所述第一和第二元件區(qū)域的整個(gè)范圍內(nèi)，連續(xù) 地形成有蓄積了拉伸應(yīng)力的應(yīng)力膜，該應(yīng)力膜形成為，在所述第一元件 區(qū)域中，覆蓋所述第三和第四擴(kuò)散區(qū)域表面以及所述第一和第二側(cè)壁絕 緣膜，此外，在所述第二元件區(qū)域中，覆蓋所述第三和第四側(cè)壁絕緣膜 以及所述第一和第二 p型外延區(qū)域。
8. 如權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于， 所述第一和第二 p型外延區(qū)域由鍺硅混晶層構(gòu)成。
9. 一種半導(dǎo)體裝置，其包括硅基板，其形成有第一元件區(qū)域和第二元件區(qū)域； p溝道MOS晶體管，其形成在所述第一元件區(qū)域中；以及 n溝道MOS晶體管，其形成在所述第二元件區(qū)域中， 其特征在于，所述p溝道MOS晶體管包括第一柵電極，其在所述硅基板上隔著第一柵極絕緣膜形成在所 述第一元件區(qū)域中，該第一柵電極由相互對(duì)置的第一和第二側(cè)壁面劃分 而成；第一和第二p型擴(kuò)散區(qū)域，它們?cè)谒龉杌逯?，在所述第?元件區(qū)域中，分別形成在所述第一柵電極的所述第一和第二側(cè)壁面的外第一和第二側(cè)壁絕緣膜，它們分別載持在所述第一柵電極的所 述第一和第二側(cè)壁面上；第三n型擴(kuò)散區(qū)域，其在所述元件區(qū)域中，在所述第一側(cè)壁絕 緣膜的外側(cè)形成在所述硅基板上；以及第四p型擴(kuò)散區(qū)域，其在所述元件區(qū)域中，在所述第二側(cè)壁絕 緣膜的外側(cè)形成在所述硅基板上，所述n溝道MOS晶體管包括第二柵電極，其在所述硅基板上隔著第二柵極絕緣膜形成在所 述第二元件區(qū)域中，該第二柵電極由相互對(duì)置的第三和第四側(cè)壁面劃分 而成；第一和第二n型擴(kuò)散區(qū)域，它們?cè)谒龉杌逯?，在所述第?元件區(qū)域中，分別形成在所述第二柵電極的所述第三和第四側(cè)壁面的外第三和第四側(cè)壁絕緣膜，它們分別載持在所述第二柵電極的所 述第三和第四側(cè)壁面上；第一n型外延區(qū)域，其在所述元件區(qū)域中，在所述第三側(cè)壁絕 緣膜的外側(cè)形成在所述硅基板上，并形成為比所述第二柵電極的高度要 高；以及第二 n型外延區(qū)域，其在所述第二元件區(qū)域中，在所述第四側(cè) 壁絕緣膜的外側(cè)形成在所述硅基板上，并形成為比所述第二柵電極的高 度要高，在所述硅基板上，在所述第一和第二元件區(qū)域的整個(gè)范圍內(nèi)，連續(xù) 地形成有蓄積了壓縮應(yīng)力的應(yīng)力膜，該應(yīng)力膜形成為，在^f述第一元件 區(qū)域中，覆蓋所述第三和第四擴(kuò)散區(qū)域表面以及所述第一和第二側(cè)壁絕 緣膜，此外，在所述第二元件區(qū)域中，覆蓋所述第三和第四側(cè)壁絕緣膜 以及所述第一和第二 n型外延區(qū)域。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，所述第一和第二 p型外延區(qū)域由硅構(gòu)成。
全文摘要
本發(fā)明提供一種p溝道MOS晶體管和半導(dǎo)體集成電路裝置，p溝道MOS晶體管包括柵電極，其隔著柵極絕緣膜形成在硅基板上；以及p型源極區(qū)域和p型漏極區(qū)域，它們?cè)谒龉杌逯行纬稍谒鰱烹姌O正下方的溝道區(qū)域的兩側(cè)，所述柵電極在對(duì)置的一對(duì)側(cè)壁面上分別載持有第一和第二側(cè)壁絕緣膜，在所述硅基板上，分別在所述第一和第二側(cè)壁絕緣膜的外側(cè)，具有比所述柵電極的高度要高的第一和第二p型外延區(qū)域，所述第一和第二p型外延區(qū)域由應(yīng)力膜連續(xù)地覆蓋，所述應(yīng)力膜隔著所述第一和第二側(cè)壁絕緣膜來(lái)覆蓋所述柵電極，并且所述應(yīng)力膜中蓄積了拉伸應(yīng)力。
文檔編號(hào)H01L21/8238GK101366104SQ20068005253
公開(kāi)日2009年2月11日 申請(qǐng)日期2006年2月8日 優(yōu)先權(quán)日2006年2月8日
發(fā)明者島昌司 申請(qǐng)人:富士通株式會(huì)社