專利名稱：三維集成電容結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電容領(lǐng)域。
背景技術(shù)：
一些集成電路(ICs)，特別是那些模擬電路的制作，通常需要具有一 電容元件。這樣的電容提供了許多不同的電路功能，例如過(guò)濾及補(bǔ)償。
傳統(tǒng)的模擬IC制作方法通過(guò)將一介電層夾在導(dǎo)體之間來(lái)構(gòu)成電容。 例如，硅基質(zhì)上沉積的多硅層可作為電容器極板，在該極板之間的氧化物 層作為一介電層。由于氧化物層非常薄，因此這類結(jié)構(gòu)具有一非常高的比 電容。令人遺憾的是，該多硅層以及在其上沉積的末端形成M0S結(jié)構(gòu)。這 會(huì)得到大的非線性電容，除非在該電容的兩端維持大的直流偏壓。這樣的 偏壓與新式電路所使用的低供電電壓并不兼容。再者，M0S電容被極化，則 不能用于諸如開關(guān)電容電路的電路，其中，該電容的兩端的極性倒裝。
此外，還可使用IC的金屬互連層來(lái)構(gòu)成電容，利用在該金屬層之間 的介電層來(lái)形成金屬-金屬電容。雖然這樣的電容避免了上述有關(guān)M0S電容 的問題，金屬-金屬電容本身亦具有二個(gè)缺點(diǎn)。由于金屬-金屬電容的層間 介電層相對(duì)厚，因而具有相對(duì)低的比電容。第二，這樣的電容器會(huì)因一 個(gè)、或兩個(gè)末端與IC的基質(zhì)之間的寄生、或"背板"電容而受到損害。在 大多數(shù)的制作中，在該互連層之間的介電層厚度大致上與在該基質(zhì)和該底 互連層之間的介電層厚度相等。因此，該寄生電容與有源電容亦大致相 等。
具有三種金屬互連層的IC制作方法已經(jīng)變得十分普遍。在這樣的制 作中，可采用疊合板結(jié)構(gòu)來(lái)提供一較上述的金屬-金屬結(jié)構(gòu)改進(jìn)的電容結(jié)
構(gòu)。在這情況中，該電容具有夾在該三層金屬層之間的兩層介電層。使金 屬外層作電連接以形成電容的一端，而中間層形成另一端。這使比電容增 加一倍，而寄生電容大致相同。因此，這樣的結(jié)構(gòu)的有源電容與寄生電容 的比大約為2: 1。
在例如Akcasu的美國(guó)專利第5,208,725號(hào)、Nishimura ef a丄的 美國(guó)專利第5， 978， 206號(hào)以及A卯eltans et s丄的美國(guó)專利第 6,178,083號(hào)等等中描述了其它的疊合板制作方法。每一這些器件均依靠 平行或正交導(dǎo)電體的結(jié)構(gòu)，其提供該器件的總電容。然而， 一般需要專門 的制作步驟來(lái)制成這些器件。

發(fā)明內(nèi)容
本發(fā)明提出了一可解決上述問題的三維集成電容結(jié)構(gòu)，其提供了相對(duì) 高的電容密度而不需要任何專門的制作步驟。
本發(fā)明的集成電容結(jié)構(gòu)包括至少兩種"晶胞"在一 IC的相應(yīng)層上的 陣列，而每一晶胞包括一中心導(dǎo)體以及一包圍所述中心導(dǎo)體的導(dǎo)電環(huán)。中 心導(dǎo)體以及導(dǎo)電環(huán)兩者均在該IC的同一層上構(gòu)成。每一陣列包括多個(gè)以一 預(yù)定間距鋪在一給定的IC層上的晶胞。
該陣列垂直配置，以致于相鄰的垂直陣列在x和y 二個(gè)維度上為一該 晶胞的間距的一預(yù)定比值(最好為1/2)偏移。該結(jié)構(gòu)包括配置與該陣列互相 連接的通路，以致于使每一中心導(dǎo)體以緊接該中心導(dǎo)體的上、下與陣列的 一導(dǎo)電環(huán)連接，并且以致于使每一導(dǎo)電環(huán)以緊接該導(dǎo)電環(huán)的上、下與陣列 的一中心導(dǎo)體連接。
每一中心導(dǎo)體最好呈一正方形板，而該每一導(dǎo)電環(huán)最好為一包圍該中 心導(dǎo)體的正方形環(huán)。該中心導(dǎo)體以及導(dǎo)電環(huán)最好具有大致相等的厚度。
該晶胞這樣靠近，以致于在該晶胞之間做到三維電容耦合。該電容結(jié) 構(gòu)的總電容包括一部分由該中心導(dǎo)體與包圍它們的導(dǎo)電環(huán)之間的橫向耦合 所組成的電容， 一部分由該晶胞的垂直重疊所組成的電容，以及一部分在 相鄰層之間的邊緣耦合所組成的電容。用一標(biāo)準(zhǔn)CMOS制作方法來(lái)制成，并不需要專
門的制作步驟。所得到的結(jié)構(gòu)提供了一適用于許多應(yīng)用的線性集成電容。
通過(guò)以下的附圖和對(duì)一些實(shí)施例的詳細(xì)描述，本發(fā)明的進(jìn)一步特征和 優(yōu)點(diǎn)對(duì)本領(lǐng)域的普通技術(shù)人員將是顯而易見。


-圖la為本發(fā)明的晶胞的一俯視-圖lb為沿圖la的晶胞中A-A線截取的剖視-圖2a為本發(fā)明的晶胞的陣列的一俯視-圖2b為沿圖2a的陣列中B-B線截取的剖視-圖3a為本發(fā)明的集成電容的一俯視圖；以及
-圖3b為沿圖3a的結(jié)構(gòu)中C-C線截取的剖視圖。
具體實(shí)施例方式
本發(fā)明為一三維集成電容結(jié)構(gòu)，其能夠提供一相對(duì)高的電容密度，并 且以標(biāo)準(zhǔn)的制作次序來(lái)制成。該結(jié)構(gòu)特別適用于以一般方法制成的沒有專 門的電容結(jié)構(gòu)的ICs。
該電容結(jié)構(gòu)由多層陣列的晶胞構(gòu)建。圖la示出了一典型的晶胞的俯 視圖，圖lb中所示為沿圖la中A-A線截取的相應(yīng)剖視圖。每一晶胞10包 括一中心導(dǎo)體12，以及一包圍該中心導(dǎo)體的導(dǎo)電環(huán)14。形成的電容結(jié)構(gòu)作 為IC的一部分；中心導(dǎo)體12以及導(dǎo)電環(huán)14均在該IC的同一層16上構(gòu) 成。
晶胞組合成一陣列，該陣列包括多個(gè)以一預(yù)定間距鋪在一給定的IC 層上的晶胞。圖2a示出了一這樣的陣列20的俯視圖，圖2b中所示為沿圖 2a中B-B線截取的相應(yīng)剖視圖。在這實(shí)施例中，陣列20包括四個(gè)晶胞 22、 24、 26、 28，它們彼此相鄰地鋪在同一 IC層30上。相鄰的晶胞以預(yù) 定的"間距"分隔，并定為一晶胞上的一參考點(diǎn)與相鄰的晶胞上的同一參 考點(diǎn)之間的距離。
為了構(gòu)建本發(fā)明的電容結(jié)構(gòu)，將多個(gè)晶胞陣列垂直堆疊，以致于相鄰 的垂直陣列在x和y 二個(gè)維度上為一該晶胞的間距的一預(yù)定比值偏移。圖 3a示出了一這樣的結(jié)構(gòu)40的俯視圖，圖3b中所示為沿圖3a中C-C線截取 的相應(yīng)剖視圖。本發(fā)明可包括兩個(gè)或多個(gè)陣列；在這實(shí)施例中，如圖所 示，具有三個(gè)陣列，而每一陣列均有四個(gè)晶胞。應(yīng)當(dāng)注意的是，對(duì)一實(shí)際 的器件來(lái)說(shuō)，每一陣列通常均包含超過(guò)4個(gè)晶胞。
第一陣列42位于第一層43上，第二陣列44位于第一層下面的第二 層45上，以及第三陣列46位于第二層下面的第三層47上。如上所述，相 鄰的垂直陣列42、 44和46在x和y 二個(gè)維度上為一該晶胞的間距的一預(yù) 定比值偏移。在這實(shí)施例中，每一晶胞的中心導(dǎo)體均呈正方形板，以及該 每一導(dǎo)電環(huán)也呈正方形；該中心導(dǎo)體以及其相應(yīng)的導(dǎo)電環(huán)的厚度優(yōu)選為大
致相等。對(duì)于這正方形導(dǎo)體/正方形環(huán)的結(jié)構(gòu)來(lái)說(shuō)，優(yōu)選的比值為1/2。因 此，如果該晶胞的間距為10ym，陣列44在x方向上偏離陣列42 5um， 以及在y方向上偏離陣列42 5 y m，以及陣列46在x和y兩個(gè)方向上均偏 離陣列44 5 um。當(dāng)這樣設(shè)置時(shí)，陣列42的每一晶胞的中心導(dǎo)體緊接陣列 44的一晶胞的導(dǎo)電環(huán)的上方，以及陣列44的每一晶胞的中心導(dǎo)體緊接陣列 42的一晶胞的導(dǎo)電環(huán)的下方。類似地，陣列46的每一晶胞的中心導(dǎo)體緊接 陣列44的一晶胞的導(dǎo)電環(huán)的下方，以及陣列44的每一晶胞的中心導(dǎo)體緊 接陣列46的一晶胞的導(dǎo)電環(huán)的上方。
該三個(gè)陣列使用通路50互相連接，以致于，使每一中心導(dǎo)體通常以 緊接該中心導(dǎo)體的上、下與該陣列的一導(dǎo)電環(huán)連接，并且以致于使每一導(dǎo) 電環(huán)以緊接該導(dǎo)電環(huán)的上、下與該陣列的一中心導(dǎo)體連接。該結(jié)構(gòu)的連接 透過(guò)一末端52與一陣列的導(dǎo)電環(huán)連接，以及另一末端54與該陣列的中心 導(dǎo)體連接來(lái)達(dá)到。
晶胞的中心導(dǎo)體是否呈正方形，或者導(dǎo)電環(huán)是否呈正方形并不重要。 其它的晶胞形狀也能夠使用，只要該晶胞在x、 y和z方向這樣配置，以致 于該中心導(dǎo)體和導(dǎo)電環(huán)能夠緊密靠近并且按需要相互連接以提供一具有相 對(duì)高電容的結(jié)構(gòu)。優(yōu)選以晶胞的1/2間距偏移的正方形導(dǎo)體及導(dǎo)電環(huán)鋪
成，因這提供最有效率的結(jié)構(gòu)。此外，還可采用，例如，矩形的中心導(dǎo)體
及導(dǎo)電環(huán)來(lái)制成一效率較低的結(jié)構(gòu)。然而，需要不同的x-y間距以提供適 當(dāng)?shù)倪B接性。
該晶胞陣列可在IC的相應(yīng)層上制成。通常，該IC的導(dǎo)電層通常與每 一晶胞陣列的相鄰對(duì)之間設(shè)置的介電層一起使用。該結(jié)構(gòu)應(yīng)當(dāng)這樣制成， 以致于該晶胞這樣靠近，以致于在該晶胞之間做到三維電容耦合。當(dāng)這樣 配置時(shí)，該結(jié)構(gòu)的總電容將包括一部分由該中心導(dǎo)體與包圍它們的導(dǎo)電環(huán) 之間的橫向耦合所組成的電容， 一部分由該晶胞的垂直重疊所組成的電 容，以及一部分在相鄰層之間的邊緣耦合所組成的電容。
本發(fā)明的電容結(jié)構(gòu)的一好處在于它可以采用標(biāo)準(zhǔn)的CMOS制作方法來(lái) 制成，而不需任何專門的制作步驟。
IC的制作方法一般具有一套相應(yīng)的設(shè)計(jì)規(guī)則，其中之一規(guī)定一可制 作的金屬的單個(gè)實(shí)例的最小區(qū)域-本文稱為"最小金屬區(qū)域"。晶胞的中 心導(dǎo)體的表面面積最好相當(dāng)于用來(lái)制成該結(jié)構(gòu)的制作方法的最小金屬區(qū)域 的表面面積。中心導(dǎo)體可較該指定的最小區(qū)域大，但這會(huì)給每單位面積較 小的電容。然而，在一些應(yīng)用中，可能需要將晶胞的中心導(dǎo)體設(shè)計(jì)成比最 小金屬區(qū)域大以達(dá)致較佳的產(chǎn)量，或者與具有一較大的最小金屬區(qū)域設(shè)計(jì) 規(guī)則的不同金屬層面接。
本發(fā)明的結(jié)構(gòu)可作為一多用途電容，以及在需要一線性集成電容時(shí)使 用。例如，本發(fā)明的電容結(jié)構(gòu)可適合作為一補(bǔ)償電容，其一般需要一高電 容以為打算用它提供電路穩(wěn)定性。由于沒有任何專門的制作步驟，本發(fā)明 特別適合供沒有專門層電容也適宜制作的方法。
本發(fā)明的電容結(jié)構(gòu)通常能夠利用一仿真程序來(lái)評(píng)估。較精確的數(shù)值可 由如本文所述制成的有源的電容器結(jié)構(gòu)的特性獲得。
雖然本文業(yè)己詳細(xì)地揭示及描述本發(fā)明的較佳實(shí)施例，對(duì)本領(lǐng)域的普 通技術(shù)人員來(lái)說(shuō)將有各種變型和改型的實(shí)施例。因此，這意味著只有所附 的權(quán)利要求書才可對(duì)本發(fā)明作出限定。
權(quán)利要求
1. 一種供一集成電路(IC)之用的集成電容結(jié)構(gòu)，其包括至少兩種晶胞在所述IC的相應(yīng)層上的陣列，每一晶胞包括一中心導(dǎo)體；以及一包圍所述中心導(dǎo)體的導(dǎo)電環(huán)，其中所述中心導(dǎo)體以及所述導(dǎo)電環(huán)均在所述IC的同一層上構(gòu)成；所述每一陣列包括多個(gè)以一預(yù)定間距鋪在一給定的所述層上的晶胞；所述陣列垂直配置，以致于相鄰的垂直陣列在x和y二個(gè)維度上為一所述晶胞的間距的一預(yù)定比值偏移；以及配置與所述陣列互相連接的通路，以致于使每一中心導(dǎo)體以緊接所述中心導(dǎo)體的上、下與陣列的一導(dǎo)電環(huán)連接，并且以致于使每一導(dǎo)電環(huán)以緊接所述導(dǎo)電環(huán)的上、下與陣列的一中心導(dǎo)體連接。
2. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的預(yù)定比值 為1/2。
3. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的每一中心 導(dǎo)體均呈 一正方形板以及所述的每一導(dǎo)電環(huán)均呈一正方形環(huán)，其厚度大 致等于其中心上中心導(dǎo)體的厚度。
4. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的每一中心 導(dǎo)體均呈一矩形板以及所述的每一導(dǎo)電環(huán)均呈一矩形環(huán)，其厚度大致等 于其中心上中心導(dǎo)體的厚度。
5. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的陣列在所 述IC的相應(yīng)的導(dǎo)電層上構(gòu)成。
6. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的晶胞這樣 靠近，以致于在所述晶胞之間做到三維電容耦合。
7. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的晶胞這樣 靠近，以致于所述結(jié)構(gòu)的總電容包括一部分由所述中心導(dǎo)體與包圍它們的導(dǎo)電環(huán)之間的橫向耦合所組成的電容， 一部分由所述晶胞的垂直重疊 所組成的電容，以及一部分在相鄰層之間的邊緣耦合所組成的電容。
8. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的IC以及電容結(jié)構(gòu)均采用一標(biāo)準(zhǔn)CMOS制作方法來(lái)制成。
9. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的IC以及 電容結(jié)構(gòu)均采用一具有一相關(guān)的最小金屬區(qū)域的制作方法來(lái)制成，所述 的每一中心導(dǎo)體的表面面積與所述的最小金屬區(qū)域的表面面積大致相 等。
10. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的電容結(jié)構(gòu) 提供一線性集成電容。
11. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的電容結(jié)構(gòu) 提供一補(bǔ)償電容。
12. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的電容結(jié)構(gòu) 由三個(gè)在所述IC的相應(yīng)層上的陣列構(gòu)成。
13. 如權(quán)利要求1所述的電容結(jié)構(gòu)，其特征在于所述的電容結(jié)構(gòu) 進(jìn)一步包括所述陣列的相鄰對(duì)之間設(shè)置的介電層。
全文摘要
一種三維集成電容結(jié)構(gòu)包括至少兩種“晶胞”在所述IC的相應(yīng)層上的陣列，每一晶胞包括一中心導(dǎo)體以及一包圍該中心導(dǎo)體的導(dǎo)電環(huán)。每一陣列包括多個(gè)以一預(yù)定間距鋪在一給定的IC層上的晶胞。所述陣列垂直配置，以致于相鄰的垂直陣列在x和y二個(gè)維度上為一所述晶胞的間距的一預(yù)定比值-最好為1/2-偏移。配置與所述陣列互相連接的通路，以致于使每一中心導(dǎo)體以緊接所述中心導(dǎo)體的上、下與陣列的一導(dǎo)電環(huán)連接，并且以致于使每一導(dǎo)電環(huán)以緊接所述導(dǎo)電環(huán)的上、下與陣列的一中心導(dǎo)體連接。
文檔編號(hào)H01L23/522GK101390211SQ200680053396
公開日2009年3月18日 申請(qǐng)日期2006年11月2日 優(yōu)先權(quán)日2005年12月28日
發(fā)明者R·L·佩蒂特 申請(qǐng)人:模擬設(shè)備股份有限公司